DE69020204T2

DE69020204T2 - Mehrschichtige gedruckte Leiterplatte.

Info

Publication number: DE69020204T2
Application number: DE69020204T
Authority: DE
Inventors: Michael Scott Dampier; Ronald Jay Prilik; Norman Richard Rapoport
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1989-03-29
Filing date: 1990-03-14
Publication date: 1996-02-15
Anticipated expiration: 2010-03-15
Also published as: JPH02281794A; JPH0724336B2; US4928061A; EP0389865A3; EP0389865A2; EP0389865B1; DE69020204D1

Description

Diese Erfindung bezieht sich im allgemeinen auf mehrschichtige gedruckte Leiterplatten und insbesondere auf mehrschichtige Leiterplatten, die besonders für die Verwendung in Geräten zum Tesen integrierter Schaltungschips angepaßt sind. Eine gedruckte Leiterplattenstruktur mit den Elementen, die in dem einleitenden Abschnitt des Abspruchs 1 dargestellt werden, ist in WO-A- 81/00949 beschrieben. Dort wird ein Halbleiterchipträger mit doppeltem Hohlraum für eine (permanente) Chipmontage offenbart. Eine vertikale Zwischenverbindung wird in dem Träger sowohl durch interne Leitungen, die als Durchkontakte bekannt sind, als auch durch metallisierte Leiterbahnen in Nuten auf den Umfangsflächen des Trägers bereitgestellt.
In der Herstellungsfolge integrierter Schaltungschips ist es erforderlich, die Chips einzeln zu testen, um festzustellen, ob dje Chips wirklich zufriedenstellend ohne Defekte gefertigt werden, oder ob es Defekte oder Fehler innerhalb des Chips gibt. Dies erfordert das Anlegen von Signalen an alle Eingangsanschlüsse des Chips, wobei die Signale vorprogrammiert oder vorgewählt sind, um ein bestimmtes Muster zum Testen der unterschiedlichen Bauelemente auf dem Chip durch jedes der Signaleingangsanschlüsse bereitzustellen. Im Fall eines sogenannten Flip- Chip-Typs eines integrierten Schaltungschips, sind die Eingangsanschlüsse quer über dessen Oberfläche angeordnet und nicht rund um die Kante, wie es im allgemeinen bei der Chiptechnologie des DIP-Typs mit Drahtverbindung der Fall ist, und die Testvorrichtung muß derart versorgt werden, daß Eingangssignale für all die verschiedenen Eingangsanschlüsse auf der sogenannten "Anschlußstiftkonfiguration" bereitgestellt werden.
Es wurden Geräte entwickelt, die unterschiedliche Arten von Knlckleitersonden verwenden, die auf einem Trägerteil befestigt sind und mit einer Art externer Signalgeneratoren oder Programmgeber verbunden sind. Das Chiptestgerät erfordert, daß die Verdrahtung, die mit der externen Signalquelle verbunden ist, durch die gedruckte Leiterplatte hindurch verdrahtet wird, die ihrerseits zum Bereitstellen der erforderlichen Signale einen Kontakt irit der Knickleitersonde herstellt. Es ist erforderlich, daß Signale bei verschiedenen unterschiedlichen Pegeln zusätzlich zum Nasse-Pegel an verschiedene unterschiedliche Eingänge der Chips angeschlossen werden, weil der Chip selbst, wenn er betrieben wird, normalerweise einige unterschiedliche Signalpegel als Eingangssignale aufweisen wird.
Eine der Schwierigkeiten, die eine gedruckte Leiterplatte beürifft und die manchmal als Raumtransformation der Sonde bezeichnet wird, ist es, einen Plattenentwurf und ein Fertigungsverfahren bereitzustellen, das ermöglicht, die Spannung genau von der eyternen Signalquelle zu empfangen und genau an die gewünschte Anschlußflächenposition des Chips anzulegen. Es hat viele unterschiedliche Typen von Leiterplattenkonstruktionen gegeben, die Signale empfangen und transformieren können. Repräsentanten gedruckter Schaltungen oder dergleichen werden in den US-Patentschriften 2 816 273 und 4 311 979 gezeigt. Die US-Patentschrift 4 027 935 zeigt im allgemeinen, wie eine Knickleitersonde verwendet werden kann, um einen dip-Anschluß mit Testsignalen zu versorgen.
Eine Herausforderung ist es, eine gedruckte Leiterplatte als eine Raumtransformationsonde bereitzustellen, die die verschiedenen Signalpegel empfängt und dann die verschiedenen empfangenen Signalpegel an den Chip anlegt, wobei jeder Signalpegel an die genaue Eingangsanschlußfläche auf einem gegebenen Chip geiegt wird. Es können tatsächlich auf irgend einem gegebenen Chip soviel wie fünf oder mehr unterschiedliche Spannung derlich sein, und jeder Spannungsanschluß muß an jede der verschiedenen Ahschlußflächen, die diese Verbindung erfordern, aber zu keinem anderen, angeschlossen werden.
Die oben festgestellten Schwierigkeiten werden durch die mehrschichtige gedruckte Leiterplatte, wie in Anspruch 1 erläutert, mit weiteren bevorzugten Ausführungs formen der Erfindung, die in den Unteransprüchen gekennzeichnet werden, überwunden.
Es ist anzumerken, daß zur leichteren Lesbarkeit die Bezugszeichen, die zu den Ansprüchen hinzugefügt werden, mit Bezug auf die Zeichnungen gekürzt wurden, d.h. durch Auslassen der nachgesetzten Buchstabenkennungen, die die spezifischen Abschnitte kennzeichnen.
Im Folgenden wird eine bevorzugte Ausführungsform der Erfindung im Einzelnen mit Bezug auf die Zeichnungen beschrieben, in denen:
Figur 1 eine Draufsicht eines Testgeräts ist, das eine gedruckte Leiterplatte als eine Raumtransformationssonde gernäß der vorliegenden Erfindung einschließt;
Figur 2 eine Schnittansicht ist, die im wesentlichen entlang der Ebene, die durch die Linie 2-2 der Figur 1 gekennzeichnet wird, aufgenommen ist;
Figur 2a eine Darstellung in auseinandergezogener Anordnung des Gerätes ist, das in Figur 2 gezeigt wird;
Figur 3 eine Darstellung in auseinandergezogener Anordnung der Raumtransformationseinheit ist, die in dem Gerät der Figuren 1 und 2 verwendet wird;
Figur 4 eine Darstellung in auseinandergezogener Anordnung verschiedener Schichten der gedruckten Leiterplatte ist, die in der Transformationseinheit verwendet wird;
Figur 5 eine Schnittansicht ist, die im wesentlichen entlang der Ebene, die durch die Linie 5-5 in Figur 3 gekennzeichnet wird, aufgenommen ist; und
Figur 6 eine Detailansicht ist, die eine kapazitive Verbindung zwischen der Grundplatte und der Leiterplatte zeigt.
Bezugnehmend nun auf die Zeichnung und vorläufig zu den Figuren 1, 2 und 2a, wird eine Chip-Testvorrichtung 10 gezeigt, die die Raumtransformation der vorliegenden Erfindung einschließt. Die Schaltungsanordnung und Konstruktion der Testvorrichtung 10 ist ziemlich komplex und detailliert, aber da sie nicht für sich ein Teil der vorliegenden Erfindung bildet, wird sie nur sehr allgemein mit besonderem Bezug nur zu solchen Abschnitten beschrieben, die sich an die Raumtransformation, welche die Hauptsache der vorliegenden Erfindung ist, anschließen. Folglich wurde zu diesem Zweck vieles von der Schaltungsanordnung und anderer Konstruktionsdetails in der Zeichnung zur Klarheit der Erläuterung weggelassen, weil diese für sich keinen Teil der Erfindung bilden.
Die Chip-Testvorrichtung 10 wird zum Testen integrierter Schaltungschips (I/C) verwendet, von denen einer als 12 in den Figuren 2 und 2a gezeigt wird. Die Chip-Testvorrichtung 10 umfaßt einen ringförmigen Stützring 14, der eine Raumtransformationsform 16 trägt, die an dem inneren Umfang der stützenden gedruckten Leiterplatte 17 befestigt ist. Die Raumtransformationsform 16 schließt elektrische Stecker 18 ein, die sich durch dessen zentralen Abschnitt hindurch erstrecken und in den Mustern des Lötlandeplatzes auf dem zu testenden Chip angeordnet sind. Die elektrischen Stecker 18 werden durch eine obere Kontaktform 19 mit einer Gehäusebaugruppe 20 verbunden, die an der Paumtransformationsform 16 mittels Schrauben befestigt ist. Die Gehäusebaugruppe 20 hat einen Stützrahmen 22, der die untere Form 24 des Knickleiters trägt. Die untere Form 24 des Knickleiters seinerseits hält die Knickleiter 26, die derart positioniert und angeordnet sind, um die verschiedenen Eingangsverbindungen zu dem I/C-Chip 12 zu kontaktieren.
Die Signale werden an der unteren Form 24 der Knickleiter durch die elektrischen Stecker 18 von einer mehrschichtigen gedruckten Leiterplattenbaugruppe 28 bereitgestellt. Die mehrschichtige gedruckte Leiterplattenbaugruppe 28 ist an der Raumtransformationsform 16 mittels Schrauben 29 befestigt. Wie am besten in den Figuren 3 bis 5 zu sehen ist, schließt die Baugruppe 28 eine mehrschichtige gedruckte Leiterplatte 30 von im allgemeinen ringförmiger Gestalt ein und weist eine innere Umfangsfläche 31 und eine äußere Umfangsfläche 32, einen Isolator 33 und eine Grundplatte 34 auf, die alle in einer gestapelten übereinanderliegenden Eeziehung angeordnet sind. Der Isolator 33 dient zum Isolieren der mehrschichtigen Leiterplatte 30 von der Grundplatte 34.
Die mehrschichtige Leiterplatte 30 umfaßt mehrere Schichten aus dielektrischen Scheiben 36, die in übereinanderliegender Beziehung angeordnet sind, die Struktur jeder der Scheiben wird in Figur 4 in auseinandergezogener Anordnung gezeigt. Die mehrschichtige gedruckte Leiterplatte 30 ist in dieser Ausführungsform aus bis zu sechs Schichten von übereinanderliegenden dielektrischen Scheiben 36 hergestellt, wobei jede Schicht, wie vorliegend beschrieben, ein deutlich ausgebildetes Muster aus leitendem Material, das darauf plattiert ist, aufweist. Jede der Scheiben 36 ist jedoch identisch und unterscheidet sich nur in dem Muster aus elektrischen Leitern, die auf jeder der Scheibenschichten plattiert sind. Die auf jeder der Schichten plattierten Muster werden in einigem Detail beschrieben, weil es diese Muster der Plattierung und die elektrische Verbindung, welche diese bereitstellen, sind, was die vorliegende Erfindung darstellt.
Jede der Scheiben 36 weist fünf Fahnen 38a bis 38e auf, die auf dem Umfang im Abstand verteilt sind. Auf der Schicht 1 ist eine leitende Plattierung 40 im allgemeinen im Zentrum der Scheibe und auf der Fahne 38a, wie bei 42a gezeigt, aufgebracht und erstreckt sich bis zu der Kante der Fahne 38a, was eine Ebene von leitendem Material festlegt. Es gibt keine Plattierung auf den Fahnen 38b, 38c, 38d oder 38e der Schicht 1.
Auch ist die leitende Plattierung 40 auf der Schicht 1 von dem inneren Umfang 31 mit einem Abstand versehen und erstreckt sich nicht bis an die innere Kante, außer an zwei mit einem Abstand versehenen Positionen oder Ausbeulungen 44a und 44a'. Infolgedessen stellt das leitende Metall 40, das auf der Schicht 1 plattiert ist, einen kontinuierlichen Leitungspfad bereit, der außer bei der Plattierung 42a auf der Fahne 38a an allen Punkten von der äußeren Kante 32 mit einem Abstand versehen ist, und auf allen Positionen entlang der inneren Kante 31 mit einem Abstand versehen ist, außer an solchen Abschnitten 44a und 44a', die sich bis zur inneren Kante erstrecken.
In der Schicht 2 ist das leitende Metall 40 in ähnlicher Weise auf der Oberseite der Scheibe 36 plattiert, aber sie hat einen Abschnitt 42b, der sich bis zum äußeren Umfang auf der Fahne 38b erstreckt. In ähnlicher Weise gibt es dort ein Paar innere Ausbeulungen 44b und 44b'. Diese Ausbeulungen 44b und 44b' befinden sich auf dem Umfang in einem Abstand von der Position der Ausbeulungen 44a und 44a' auf der ersten Schicht des dielektrischen Materials.
Es gibt auch in jeder der Schichten 3 bis 5 eine Plattierung von elektrisch leitendem Material 40 in einer ähnlichen Form, aber mit den Fahnen, die bei 42c auf Fahne 38c plattiert sind, bei 42d auf Fahne 38d bzw. 42e auf Fahne 38e plattiert sind, und mit Abständen versehene Ausbeulungen 44c und 44c' bis 44e und 44e'. Deshalb wird jede der Schichten aus dielektrischem Material 36 eine leitende Schicht 40, die sich zu der Kante einer der Fahnen eistreckt, aufweisen, wenn die Schichten 1 bis 5 mit ihren Fahnen 38a, 38b, 38c, 38d und 38e ausgerichtet und in einer überlagerten aufeinandergestapelten Beziehung angeordnet sind, wobei jede Fahne eine andere der Fahnen ist. Auch wird jede der Schichten aus dielektrischem Material 36 zwei innere Ausbeulungen 44a und 44a' bis 44e und 44e' aufweisen, welche auf dem Umfang einen Abstand mit Bezug auf die anderen inneren Ausbeulungen, die sich bis zu den Kanten von jeder der anderen Schichten erstrecken, aufweisen.
Eine Schicht 6, die die oberste Schicht ist, weist eine Plattierung mit einer unterschiedlichen Gestalt zu denen der Schichten 1 bis 5 auf. Die Schicht 6 hat diskrete Anschlußflächen aus leitendem Material 46a bis 46e, die auf den Fahnen 38a bis 38e abgeschieden und voneinander elektrisch isoliert sind. Die Oberseite der Schicht 6 hat auch Reihen von diskreten metallischen Anschlußflächen 47a und 47a' bis 47e und 47e', die jeweils mit den Ausbeulungen 44a und 44a' bis 44e und 44e' auf den Schichten 1 bis 5 ausgerichtet sind. Die Anschlußflächen 47a und 47a' bis 47e und 47e' werden diskret auf der Oberfläche der Schicht 6 abgeschieden und sind voneinander elektrisch isoliert und erstrecken sich bis zum inneren Umfang 31 der Scheibe. Die sechs dielektrischen Scheiben 36 mit darauf plattierten leitenden Schichten werden in einer gestapelten übereinanderliegenden Beziehung montiert, wobei ihre Ausrichtung durch darin gebildete Positionslöcher 49 gewährleistet wird, die ihnen ermöglichen, daß jede genau in Bezug auf jede andere indiziert wird. Dies ist die Konfiguration, die in den Figuren 3 und 5 gezeigt wird. In dieser Konfiguration werden auf den äußeren Flächen der Fahnen 38a bis 38e der dielektrischen Ringe äußere Stege 50a bis 50e plattiert. Die Stege 50a bis 50e sind in elektrischem Kontakt mit dem jeweiligen leitenden Material 46a bis 46e rund um die obere Fläche des dielektrischen Ringes 36 auf der sechsten Schicht. Abnliche innere Stege 52a und 52a' bis 52e und 52e' werden auf dem inneren Umfang plattiert, die mit der Position der inneren Anschlußflächen 47a und 47a' bis 47e und 47e' korrespondieren.
Deshalb ist es erkennbar, daß mit dieser Konfiguration, wie sie in den Figuren 3 bis 5 gezeigt wird, nur das leitende Material 40, das dieser Steg 50a kontaktiert, das Material ist, das sich bis zur äußeren Oberfläche der Fahne 38a auf der ersten Schicht erstreckt, obwohl der Steg 50a mit allen Fahnen 38a von jeder der Schichten in Kontakt steht, und er keinen Kontakt mit irgendeinem der anderen leitenden Materialien auf den Schichten 2, 3, 4 oder 5 herstellt. Auf ähnliche Weise kontaktiert elektrisch der Steg 50b auf der äußeren Oberfläche der Fahne 38b nur das leitende Material auf der Fahne 38b in der Schicht 2 und so weiter in Bezug auf die Schichten 3, 4 und 5.
In ähnlicher Form kontaktiert der innere Steg 52a, während er sich über die gesamte Länge des inneren Umfangs des Stapels erstreckt, nur die Ausbeulung 44a auf der Schicht 1, der Steg 52a' kontaktiert nur die Ausbeulung 44a' auf Schicht 1 und keiner ist in elektrischem Kontakt mit irgendeinem der anderen leitenden Materialien 40 auf den anderen Schichten. Dies gilt auch in Bezug auf die Stege 52b und 52b' bis 52e und 52e'.
Folglich ist mit dieser Konfiguration erkennbar, daß eine Spannung, die an die Anschlußfläche 46a gelegt wird, nur zu den Anschlußflächen 47a und 47a' über den Steg 50a, über das plattierte Material 42a auf der Schicht 1, über die Schichten 44a und 44a' auf der Schicht 1 und über die Stege 52a und 52a' geleitet wird. Eine Spannung, die an die Anschlußfläche 46b gelegt wird, wird nur zu den Anschlußflächen 47b und 47b' usw. geleitet. Die Spannung von den Anschlußflächen 47a und 47a' bis 47e und 47e' kann dann über die nicht gezeigte Schaltungsanordnung zu den unterschiedlichen Knickleitern 26 geleitet werden. Auf diese Weise wird eine sehr vorteilhafte Verbindung zwischen den Ebenen des leitenden Materials auf verschiedenen Schichten in einer mehrschichtigen gedruckten Leiterplatte ohne die Notwendigkeit des Bohrens von Durchkontakten oder Öffnungen durch die gestapelte Konfiguration bereitgestellt, wobei alle Verbindungen außen an dem Stapel hergestellt werden. Dieses beseitigt eine große Vielzahl elektrischer Probleme, die sich bei Durchkontakten oder gebohrten Verbindungen zwischen den Schichten entwickeln können und stellt einen sehr vorteilhaften Weg zur Transformation einer Spannung, die an die Anschlußflächen 46a bis 46e gelegt wird, zu der Ausgangsverbindung bei den Anschlußflächen 47a und 47aV bereit, die dann an den Chip geliefert wird. Der Isolator 33 und die Grundplatte 34 haben jeweils Löcher (nicht numeriert), um sie mit den Löchern 49 in dem Stapel auszurichten. Die äußeren Verbindungen zu den Anschlußflächen 46a bis 46e sowie zu den anderen Verbindungen werden sehr schematisch in den Figuren 2 und 2a gezeigt. Der Stecker 53 dient als eine Signalverbindung, der Stecker 53a dient als eine Spannungsverbindung und der Stecker 53b dient als eine Masseverbindung.
In der tatsächlichen Konstruktion der gedruckten Leiterplattenbaugruppe 35 ist das bevorzugte Verfahren zur Bildung der Struktur folgendes: Die verschiedenen Scheiben 36 jeder Schicht werden mit einer kreisförmigen äußeren Umfangsfläche 32 und einer inneren Umfangsfläche 31 der gezeigten Konfiguration gebildet. Die notwendige Plattierung wird durchgeführt und die Scheiben werden zu der Struktur 30 gestapelt. Danach werden sowohl die innere als auch die äußere Umfangsfläche 31 und 32 mit dem Material plattiert, das die Stege 50a bis 50e, 52a bis 52e und 52a' bis 52e' bilden wird. Dann wird, um eine vollständige Trennung der Stege zu sichern, die äußere Umfangsfläche gefräst, um Nuten 56 zwischen jedem der benachbarten Stege 50 bis 50e herzustellen. Auf ähnliche Weise wird die innere Umfangsfläche mit Nuten 58 zwischen jedem der benachbarten Stege 52a bis 52e und 52a' bis 52e' gefräst. Dies wird die elektrische Trennung der Stege ohne Rücksicht darauf, ob die Plattierung diese Bereiche ausfüllt, sichern.
Um die Konstruktion zu vervollständigen, schließt die mehrschichtige gedruckte Leiterplattenbaugruppe 28, wie oben gezeigt, einen Isolator 33 und eine Grundplatte 34 ein, um die erforderliche Erdung des Chips bereitzustellen. Um eine kapazitive Kopplung zwischen der mehrschichtigen gedruckten Leiterplatte 30 und der Grundplatte 34 zu erreichen, werden eine Reihe von Kondensatoren 60a, 60h, 60c, 60d und 60e jeweils zwischen den Anschlußflächen 46a bis 46e und der Grundplatte 34, wie in Figurl gezeigt, eingesetzt. Zusätzliche Kondensatoren, die zwischen den Anschlußflächen 47a und 47a' bis 47e und 47e' und der Grundplatte geschaltet werden, können, falls gewünscht, verwendet werden. Eine Verbindung zwischen einem der Kondensatoren 60 und der Grundplatte 34 wird in Figur 6 gezeigt.

Claims

1. Mehrschichtige gedruckte Leiterplatte (30), umfassend einen Stapel dielektrischer Teile (36),

elektrisch leitende Mittel (40), die auf mindestens einer Oberfläche von jedem der dielektrischen Teile (36) gebildet sind und überwiegend mit einem Abstand von deren Kante (31, 32) versehen sind,

mindestens einen Leitungsabschnitt (42, 44) der elektrisch leitenden Mittel (40) auf jedem Teil (36), der sich bis zu der Kante (31, 32) darauf erstreckt,

die Leitungsabschnitte (42, 44) des elektrisch leitenden Mittels (40), die sich bis zu der Kante (31, 32) auf mindestens zwei der dielektrischen Teile (36) erstrecken, die sich auf Positionen in einem Abstand voneinander entlang der Kante befinden,

und eine Mehrzahl von leitenden Stegen (50, 52), mit einem Steg für jede Kantenposition (31, 32), wobei es einen Leitungsabschnitt (42, 44) gibt, der auf der Kante des Stapels angeordnet ist,

dadurch gekennzeichnet, daß

die Kanten der dielektrischen Teile (36) eine innere Umfangskante (31) und eine äußere Umfangskante (32) sind,

jedes leitende Teile (40) einen ersten und einen zweiten Leitungsabschnitt (42, 44) aufweist, die sich bis zu einer ersten bzw. zweiten Position auf den Kanten (31, 32) erstrecken und wobei es erste und zweite Gruppen von leitenden Stegen (50, 52) entsprechend zu den ersten bzw. zweiten Leitungsabschnitten (42, 44) der leitenden Teile (40) gibt,

wobei eine Spannung, die an irgendeine der ersten Gruppe von Stegen (50) angelegt wird, auf eine der zweiten Gruppe von Stegen (52), die damit korrespondieren, übertragen wird.

2. Mehrschichtige gedruckte Leiterplatte nach Anspruch 1, die angepaßt ist, um ein Raumtransformationsgerät (16) zum Testen von Halbleiterchips (12) bereitzustellen, wobei der Chip mit externen Signalen zu Testzwecken versorgt wird.

3. Mehrschichtige gedruckte Leiterplatte nach Anspruch 1 oder 2, wobei die dielektrischen Teile (36) im allgemeinen von ringförmiger Gestalt sind.

4. Mehrschichtige gedruckte Leiterplatte nach einem der vorhergehenden Ansprüche, wobei

jedes der leitenden Teile (40) einen ersten Leitungsabschnitt (42), der sich bis zu der äußeren Umfangskante (32) an einer gegebenen Stelle erstreckt, und einen zweiten Leitungsabschnitt (44) aufweist, der sich bis zu der inneren Umfangskante (31) an einer gegebenen Stelle erstreckt,

die Stellen der elektrischen Leitung (40) sowohl bei der inneren als auch bei der äußeren Umfangskante von mindestens zwei der dielektrischen Teile (36) mit einem Abstand voneinander entlang beider Umfangskanten versehen sind,

eine erste Mehrzahl von leitenden Stegen (50) mit einem für jede Position, wobei es einen ersten Leitungsabschnitt (42) einer Leitung gibt, die entlang der äußeren Umfangskante (32) angeordnet ist,

und wobei eine zweite Mehrzahl von leitenden Stegen (52) mit einem für jede Position, an der es einen zweiten Leitungsabschnitt (44) einer Leitung gibt, der entlang der inneren Kante (31) des Stapels angeordnet ist,

wobei ein Signal, das an irgendeinen Steg angelegt wird, zu der zugehörigen Umfangskante von nur solchen Leitungsabschnitten an solchen zugeordneten Umfangskanten geleitet wird.

5. Mehrschichtige gedruckte Leiterplatte nach einem der vorhergehenden Ansprüche, die weiterhin eine Grundplatte (34) umfaßt, die von dem Stapel elektrisch isoliert und angepaßt ist, um eine Erdspannung für die zu testenden Chips (12) bereit zustellen.

6. Mehrschichtige gedruckte Leiterplatte nach Anspruch 5, die weiterhin Kondensatormittel (60) umfaßt, die mindestens zwischen einer Leitung (46, 47) und der Grundplatte verbunden sind.

7. Mehrschichtige gedruckte Leiterplatte nach einem der vorhergehenden Ansprüche,

wobei die dielektrischen Teile (36) mit einer Mehrzahl von Fahnen (38) rund um ihre äußeren Kanten (32) ausgestattet sind,

und wobei der erste Abschnitt (42) des Leitungsteils (40) auf der Kante von einer der Fahnen angeordnet ist.

8. Mehrschichtige gedruckte Leiterplatte nach einem der vorhergehenden Ansprüche,

wobei eine erste Mehrzahl von Anschlußflächen (46) auf einer freien Oberfläche des Stapels gebildet ist und jede mit einem der ersten Gruppe von Stegen (50) verbunden ist, und

eine zweite Mehrzahl von Anschlußflächen (47) auf der freien Oberfläche gebildet ist, wobei jede mit der zweiten Gruppe von Stegen (52) verbunden ist.

9. Mehrschichtige gedruckte Leiterplatte nach einem der vorhergehenden Ansprüche

wobei die Leitungsmittel Ebenen (40) umfassen und die dielektrischen Teile (36) isolierende Schichten umfassen,

und jede der Ebenen (40) von einer Gestalt ist, die im allgemeinen kleiner als jede der Schichten (36) auf jeder Seite der Ebene (40) ist und wobei mindestens ein Leitungsabschnitt (42, 44) einen Bereich umfaßt, der sich bis zu mindestens einer Kante der Schichten erstreckt,

und sich die Leitungsmittel (50, 52) von der Kante jeden Bereichs vertikal zu der Ebene (40) der Oberfläche der obersten isolierenden Schicht des Stapels erstrecken.