DE69006388T2

DE69006388T2 - Digitaldatengenerator.

Info

Publication number: DE69006388T2
Application number: DE69006388T
Authority: DE
Inventors: Mark William Richardson
Original assignee: Schlumberger SA
Current assignee: Schlumberger SA
Priority date: 1989-05-10
Filing date: 1990-05-09
Publication date: 1994-07-28
Anticipated expiration: 2010-05-10
Also published as: FR2646975B1; DE69006388D1; US5148434A; EP0397559B1; EP0397559A1; FR2646975A1

Description

Die Erfindung bezieht sich auf einen Digitaldatengenerator, wobei es insbesondere um einen Generator geht, der serielle Daten in einem Formt gemäß einer Telekommunikationsnorm erzeugt.
Es werden zahlreiche Telekommunikationsnormen benutzt, wie beispielsweise die Normen V.24, V.35, G704 und X50 des CCITT. Bei allen diesen Normen geht es um die Synchronisation einer seriellen Datenfolge, um die korrekte Erfassung von Datenwörtern zu ermöglichen, die jeweils aus einer vorgegebenen Anzahl von individuellen Datenbits bestehen. Das zu übertragende Digitaldatenwort (das man in der Fachsprache als Sequenz oder Binärmuster bezeichnet) wird Bit-weise über einen Taktgeber für die Definition des Datenübertragungstakts synchronisiert, um eine Datenfolge zu bilden. Im Rahmen einer typischen Übertragungsnorm ist die Datensequenz von Synchronisationsbits umgeben, die der Datenübertragungskanal benutzt, um das korrekte Empfangen und Übertragen der Daten sicherzustellen. Bei einer einfachen Norm enthält die Datenfolge zu Beginn ein Präfix in Form eines vorgegebenen Codes (die "Start"-Bits) und am Ende einen zweiten vorgegebenen Code (die "Stopp"-Bits). Die Daten können im Anschluß an die Erkennung der Startbits empfangen werden, während die Erkennung der Stoppbits gewährleistet, daß die Synchronisation nicht verlorengegangen ist und daß die Sequenz in gültiger Form empfangen wurde. Die aus der Sequenz und den Synchronisationsbits bestehende Datenfolge wird als Raster bezeichnet. In zahlreichen Normen werden die Raster wiederum zu Mehrfachrastern zusammengefaßt, die jeweils eine vorgegebene Anzahl von Rastern enthalten, wobei jedes Mehrfachraster seine eigenen Synchronisationsbits besitzt. Dadurch wird die Synchronisation verbessert und das Multiplexing von Daten, die aus einer bestimmten Anzahl unterschiedlicher Quellen stammen, in einem einzigen Mehrfachraster ermöglicht. So kann beispielsweise eine Sequenz aus jeder Quelle an der gleichen Rasterposition in jedem Mehrfachraster übertragen werden. Eine Norm spezifiziert in charakteristischer Form die Anzahl der Sequenzbits, die Anzahl und die Position der Synchronisationsbits (beispielsweise die Anzahl der Startbits und der Stoppbits), die Anzahl der Raster pro Mehrfachraster sowie die Anzahl und die Position der Synchronisationsbits des Mehrfachrasters. Außerdem spezifiziert die Norm die Merkmale der Wellenform, welche die Datenfolge bildet, beispielsweise Spannungspegel für Bits im High-Zustand und im Low-Zustand sowie Anstiegzeiten der Wellenform bei den Übergängen zwischen Bits.
Es besteht die Notwendigkeit, Telekommunikationsnetze zu testen, um zu überprüfen, ob die Kommunikation gemäß der ausgewählten Norm erfolgt und ob diese Norm eine Übertragung mit einer angemessen niedrigen Fehlerrate ermöglicht. Für die Durchführung eines derartigen Tests verwendet man einen Datengenerator zur Einspeisung von Daten in das Netz. Am Empfängerende können Messungen vorgenommen werden, um verschiedene Parameter in bezug auf das Netz zu bestimmen, und es könnten beispielsweise Tests zur Beantwortung der folgenden Fragen durchgeführt werden:
i) Sind die Wellenformen, die am Empfängerende auftreten, gemäß der Norm akzeptabel?
ii) Kann eine gemäß der Norm funktionierende Empfangseinrichtung korrekt synchronisiert werden? Und:
iii) Können die Daten in zuverlässiger Form empfangen werden?
Bei einem Test des vorstehend beschriebenen Typs (i) könnte es sich um einen relativ einfachen Test handeln, der mit einem Meßinstrument, beispielsweise mit einem Oszilloskop, durchgeführt wird. Für die Ausführung eines Tests des vorstehend beschriebenen Typs (ii) ist eine gewisse Empfangseinrichtung erforderlich (die zumindest die Synchroniationskreise umfaßt), während ein Test des Typs (iii) einen kompletten Empfänger mit Möglichkeiten für die Decodierung und den Vergleich/die Aufzeichnung der Daten erfordert.
Allen genannten Testarten ist die Notwendigkeit eines Datengenerators gemeinsam, der in der Lage ist, eine repräsentative Datenfolge gemäß der benutzten Norm zu erzeugen. Herkömmliche Datengeneratoren umfassen einen Sequenzgenerator mit einem Taktgebereingang, dergestalt daß beispielsweise bei jedem Taktimpulsübergang ein Datenbit gesendet wird, sowie eine gewisse Steuereinrichtung, um zum gegebenen Zeitpunkt eine Sequenz auszulesen und um Synchronisationsbits in die Impulsfolge einzufügen. Sequenzgeneratoren sind nach dem bisherigen Stand der Technik hinlänglich bekannt. Sie können beispielsweise Sequenzdaten nach einem vorgegebenen Algorithmus oder einer vorgegebenen Funktion erzeugen (beispielsweise nach einer Polynomialfunktion), so daß bestimmt werden kann, ob der Empfang fehlerfrei ist, oder ein Zufallssignal, um statistische Merkmale in bezug auf das Übertragungsnetz zu ermitteln.
Es wäre wünschenswert, daß ein Datengenerator in der Lage ist, nach mehreren Normen zu arbeiten, da es sich bei einer deratigen Einrichtung typischerweise um ein tragbares Gerät handelt, das für Tests bei laufendem Betrieb vorgesehen ist, und da zahlreiche verschiedene Übertragungsnetznormen existieren, die zu testen sind.
Wenn es Unterschiede hinsichtlich der Datenübertragungsfolge zwischen den zu testenden Netzen gibt, kann eine einfache Taktänderung ausreichen. Wenn jedoch unterschiedliche Normen im Spiel sind, werden andere Steuervorrichtungen erforderlich. Die Datengeneratoren umfassen typischerweise Schalter für das Umschalten der Steuervorrichtungen (beispielsweise Zeitglieder, Gatter und Zählwerke) für die Steuerung des Sequenzgenerators gemäß der jeweiligen Norm. Oder aber diese Generatoren weisen eine modulare Konzeption auf, so daß Karten eingefügt werden können, auf denen geeignete Steuervorrichtungen für die betreffende Norm angebracht sind.
Bei den auf diese Weise konzipierten Datengeneratoren bleibt eine Reihe von Mängeln bestehen. So können nur Netze getestet werden, die den Normen entsprechen, für die eine Steuervorrichtung zur Verfügung steht. Bei der Anpassung eines vorhandenen Generators an eine neu spezifizierte Norm können sich Schwierigkeiten ergeben, und der Benutzer muß im günstigsten Fall eine gewisse Wartezeit in Kauf nehmen, bevor er eine neue Steuervorrichtung erhält. Derartige Generatoren lassen sich nicht leicht auf Tests zu mehreren Normen abstimmen, wobei diese Art von Test mit modularen Generatoren unmöglich ist.
Ein erfindungsgemäßer Datengenerator umfaßt die folgenden Bestandteile:
eine Speichereinrichtung, die inkrementell von einem vorgegebenen Wert aus in Abhängigkeit von einem Taktgeber adressiert wird,
die Vorrichtung, welche die Datenwörter enthält, wobei jedes Bit der einzelnen Datenwörter einen Zustand eines Steuersignals während eines Rasters repräsentiert,
logische Elemente für die Verbindung der Steuersignale, so daß sich ein zusätzliches Steuersignal für einen Sequenzgenerator ergibt, und außerdem für die Verbindung dieser Signale mit dem Ausgangssignal des Sequenzgenerators, um eine Datenfolge zu erzeugen,
wobei mindestens eines der vorgenannten Steuersignale eine Rasterlänge repräsentiert und so konzipiert ist, daß es die Adressierung der Einrichtung von einem vorgegebenen Wert aus erneut beginnen läßt.
Vorzugsweise sind andere Signale aus der Gesamtheit der vorgenannten Steuersignale repräsentativ für die Sequenzlänge, für die Mehrfachrasterlänge, Raster-Synchronisationsbits und Mehrfachraster-Synchronisationsbits.
Die Ausgangsdaten werden vorteilhafterweise in Flipflop-Schaltungen gespeichert, und es existieren vorteilhafterweise Elemente, um während eines Taktintervalls in die Speichereinrichtung zu schreiben. Auf diese Weise können die Merkmale der erzeugten Daten geändert werden, wobei gleichzeitig ein durchgehender Betrieb des Generators ermöglicht wird.
Weitere Merkmale und Vorteile der Erfindung gehen deutlicher aus der nachfolgenden Beschreibung hervor, die sich auf eine nur als Beispiel angeführte Ausführungsform unter Bezugnahme auf die beigefügten Zeichnungen bezieht, in denen folgendes dargestellt ist:
Figur 1 zeigt einen erfindungsgemäßen Datengenerator.
Figur 2 zeigt ein Ablaufdiagramm zu Wellenformen gemäß der in Figur 1 dargestellten Ausführungsvariante.
Figur 3 zeigt eine weitere Ausführungsform der Erfindung.
Figur 4 und 5 zeigen Ablaufdiagramme, die sich auf die Ausführungsform von Figur 3 beziehen.
In einem Datengenerator (Figur 1) enthält eine Speichereinrichtung 10 Adreßeingänge 11 sowie eine Reihe von Datenausgängen (D0-D4). Die Adreßeingänge sind mit den Ausgängen eines Zählers 12 verbunden, an dessen Taktgebereingang ein Grundtaktgeber 14 angeschlossen ist. Der Speicher 10 wird auf diese Weise inkrementell auf der Grundlage der Taktperiode von einem vorgegebenen Wert aus adressiert, der in den Zähler geladen werden kann, beispielsweise von Null aus, wenn der Zähler 12 auf Null gesetzt wird. An den Nulleingang des Zählers 12 ist der Ausgang D0 des Speichers 10 angeschlossen, was zur Folge hat, daß jedesmal, wenn sich die Daten, die in Bit D0 des Speichers 10 unter der durch den Zähler 12 definierten Adresse geladen werden, im High-Zustand befinden, der Zähler auf Null gesetzt wird und die inkrementelle Adressierung des Speichers erneut von Null an beginnt.
Das Bit D0 des Speichers 10 liefert ein Steuersignal, das repräsentativ für die Raster- oder Mehrfachrasterlänge ist, und der Speicher 10 wird so programmiert, daß er einen hohen Wert unter der Adresse enthält, deren Wert die für die gewünschte Rasterstruktur (bzw. Mehrfachrasterstruktur) erforderliche Gesamtzahl der Grundtaktzyklen repräsentiert. Bei einer Mehrfachrasterstruktur, die 16 Bits belegt, würde D0 beispielsweise im High-Zustand unter der Adresse 15 (sechzehnte Position) programmiert, um den Zähler alle 16 Taktperioden auf Null zu setzen. Bei diesem zyklischen Betrieb werden andere Datenbits des Speichers 10 so programmiert, daß sie andere Steuersignale repräsentieren, die für die Rasterstruktur erforderlich sind. Die Datenbits werden mit Ausnahme von Bit D0 unter der Einwirkung des Taktgebers 14 in einem Sperrnetz 100 gesperrt.
Das Bit D1 liefert ein Impulssignal für die Mehrfachraster-Synchronisation Cmfe, während das Bit D2 ein Impulssignal für die Raster-Synchronisation Cfe liefert. Das Bit D3 enthält Deten für die Mehrfachraster- und Raster-Synchronisation.
Das Bit D4 liefert ein Signal Cse, das auf den High-Zustand gesetzt wird, um einen Sequenzgenerator 17 anzusteuern, wobei jeder Impuls, der vom Sequenzgenerator empfangen wird, ein Bit eines Datenworts in der Sequenz zum Zeitpunkt des Empfangs eines Taktsignals liefert. Der Sequenzgenerator 17 ist so konzipiert, daß er Taktimpulse über ein UND-Gatter 18 empfängt, um das Sequenzdatensignal Csd zu erzeugen, wenn er über das Signal Cse angesteuert wird. Die Datensignale werden schließlich über ein ODER- Gatter 19 verbunden, um ein Übertragungssignal Tx gemäß der vorgegebenen Übertragungsnorm zu erzeugen.
Es folgt nun eine eingehendere Beschreibung der Funktionsweise der in Figur 1 dargestellten Ausführungsform und der Programmierung des Speichers.
Als Beispiel wird von einer Übertragungsnorm ausgegangen, die durch ein Acht-Bit-Raster spezifiziert wird, in dem das erste Bit ein Raster-Synchronisationsbit ist, während die nächsten sechs Bits für die Einfügung einer Sequenz reserviert sind. Das letzte Bit ist für die Mehrfachraster-Synchronisation vorgesehen, wobei das Mehrfachraster zwei Teilraster enthält. Für die Rastersynchronisation befinden sich die Synchronisationsbits stets auf dem niedrigen Pegel, während bei der Mehrfachraster-Synchronisation das erste Teilraster des Mehrfachrasters ein Synchronisationsbit auf dem hohen pegel und das zweite Teilraster ein Bit auf dem niedrigen Pegel aufweist. Um Daten gemäß der vorgenannten Norm zu liefern, wird der Speicher wie folgt programmiert: Adresse
Figur 2 zeigt ein Ablaufdiagramm zur Funktionsweise der in Figur 1 dargestellten Ausführungsform, wobei der Speicher in der vorstehend angeführten Weise programmiert ist. Aus diesem Diagramm ist zu entnehmen, daß Bit 1 des erzeugten Signals Tx das Raster-Synchronisationsbit (0) enthält, während die Bits 2 bis 7 ein eingefügtes Sequenzwort und Bit 8 ein Mehrfachraster-Synchronisationsbit (0) enthalten. Bit 9 enthält das Raster-Synchronisationsbit (0) für das zweite Raster, die Bits 10 bis 15 enthalten ein Sequenzwort, und Bit 16 enthält ein Mehrfachraster-Synchronisationsbit (1). Wenn der Zähler den Wert 15 erreicht, bewirkt der hohe Wert von D0 einen Nullimpuls, was zur Folge hat, daß die Adressierung erneut beginnt, wobei in zyklischer Abfolge nach Bit 16 jeweils Bit 1 folgt und so weiter. Auf diese Weise erhält man ein Datensignal in Übereinstimmung mit der spezifizierten Übertragungsnorm.
Wenn ein Datensignal benötigt wird, das nach einer anderen Übertragungsnorm erzeugt wird, kann der Speicher umprogrammiert werden. Wenn beispielsweise die Raster- Synchronisationsbits auf den niedrigen Pegel gesetzt werden sollen, kann der Speicher mit Hochpegel-Bits bei D3 unter den Adressen 0 und 8 programmiert werden. Bei komplexeren Mehrfachraster-Strukturen wird ein Synchronisationscode anstelle der einzelnen Bits im vorangehenden Beispiel spezifiziert. Dies kann direkt erfolgen, indem man den entsprechenden Synchronisationsimpuls (Cmfe oder Cfe) so programmiert, daß er über die Länge des Codes auf den hohen Pegel gesetzt wird, und indem man den Code selbst an den entsprechenden Datenpositionen (Cfd) programmiert. Wenn in dem vorstehenden Beispiel die Rastersynchronisation von einem Bit auf drei Bits erweitert werden soll, wäre das Bit D2 an den Positionen 0, 1 und 2 auf dem hohen Pegel zu programmieren, während das Bit D3 mit dem Code an den gleichen Positionen programmiert würde. Die Vorgehensweise für die Umprogrammierung der anderen Positionen und die Verlagerung des "hohen" Pegels von D0 von Adresse 15 zu Adresse 19 sind für den Fachmann offensichtlich. Es können weitere Codes, beispielsweise Mehrfachraster-Vorsatzcodes, im Signal Cfd eingebaut werden. Die Signale Cfe, Cmfe, Cse sowie beliebige andere Freigabesignale werden als Ausgangssignale geliefert, um die Ausführung einer Schnittstelle zu einer anderen Einrichtung, beispielsweise zu einem Störgenerator, zu ermöglichen. Diese Signale bilden Taktsignale für die Steuerung einer Einrichtung, die in der Lage ist, direkt auf Synchronisationsimpulse und Sequenzfreigabesignale zu reagieren.
In einer weiteren Ausführungsform der Erfindung (Figur 3) wird eine Speichereinrichtung 30 inkrementell durch einen Zähler 31 in Abhängigkeit von einem Taktgeber 32 adressiert. Der Zähler 31 wird durch das Datenbit D0 des Speichers 30 auf Null gesetzt, um eine zyklische inkrementelle Adressierung zu bewirken. Ausgangsbits D1 bis D9 werden auf ein Sperrnetz 34 angewendet, an dessen Taktgebereingang der Grundtaktgeberausgang 32 angeschlossen ist. Das Sperrnetz 34 ist so konzipiert, daß es auf der Vorderseite in positiver Richtung des Taktgebers 32 geladen wird, damit die Ausgangssignale des Sperrnetzes während jeder Taktperiode konstant bleiben. Die Ausgangsbits der Speichereinrichtung 30 repräsentieren Steuersignale, bei denen es sich um Freigabe- oder Datensignale handelt.
Analog zu dem Ablauf, der im Zusammenhang mit der in Figur 1 dargestellten Ausführungsform beschrieben wurde, steuert das Signal Cse die Anwendung von Taktimpulsen auf einen Sequenzgenerator 324 über ein UND- Gatter 325. Das Ausgangssignal Csd des Sequenzgenerators wird mit dem Signal zu programmierten Raster-Synchronisationsdaten Cfd verbunden, so daß man das gewünschte Binärmustersignal Cseq erhält.
In der vorstehend beschriebenen Ausführungsform werden die Datenbitausgangssignale, aus denen die Steuersignale bestehen, wie folgt bezeichnet:
D0 Nullstellung des Zählers
D1 Freigabe Mehrfachraster-Synchronisation Cmfe
D2 Freigabe Raster-Synchronisation Cfe
D3 Raster-Synchronisationsdaten Cfd
D4 Freigabe des Sequenzgenerators Cse
D5 Freigabe des Paritätsgenerators CPe1
D6 Stopp des Paritätsgenerators CPe2
D7 Freigabe des Alarmgenerators Cae1
D8 Steuerung des Alarmgenerators Cae2
D9 Steuerung des Alarmgenerators Cae3
Es ist festzustellen, daß bei dieser Struktur die Möglichkeit besteht, Signale gemäß jeder beliebigen Telekommunikationsnorm zu erzeugen, wobei diese Möglichkeit auch - falls dies gewünscht wird - das Setzen der Start-, Stopp- und Paritätsbits auf bestimmte Werte umfaßt.
Desweiteren ist festzustellen, daß die vorstehend beschriebene Ausführungsform der Erfindung gemäß jeder beliebigen existierenden Norm und virtuell gemäß jeder beliebigen denkbaren Norm programmierbar ist. So liefert diese Ausführungsform insbesondere direkt Signale für die Steuerung eines Alarmgenerators 320, eines Störgenerators 321 und eines Paritätsgenerators.
Der Alarmgenerator 320 kann über die drei erzeugten Steuer-/Freigabesignale Cae1, Cae2 und Cae3 gesteuert werden. Gemäß der üblichen Praxis bestehen die Steuersignale aus einem Zeitsignal (Cae1), d.h. einem Signal, das die Stelle in der Sequenz angibt, an dem Daten einzufügen sind, und aus Signalen für die Voreinstellung auf hohen Pegel (Cae2) und für die Voreinstellung auf niedrigen Pegel, die jeweils einen Impuls erzeugen, wenn die Daten auf den hohen bzw. den niedrigen Pegel gesetzt werden müssen. Außerdem reagiert der Alarmgenerator 320 auf ein externes Eingangssignal EXT, das festlegt, ob die Bits eingefügt werden sollen oder nicht. Dabei ist zu beachten, daß bei Verwendung des Alarmgenerators die Möglichkeit besteht, Bits je nach Bedarf an einer beliebigen Stelle im Binärmuster einzusetzen. Es werden typischerweise eingesetzte Bits oder Alarmsignale verwendet, um bestimmte Ereignisse in der Empfangs- oder Kontrollanlage auszulösen. Alarmsignale können aus einem einzigen Bit (auf hohem oder niedrigem Pegel) an einer bestimmten Position im Raster, in einer repetitiven Konfiguration innerhalb des Rasters oder in einer Bit-weise an bestimmten Positionen in mehreren Rastern übertragenen Konfiguration bestehen.
In einem Acht-Bit-Raster, in dem das Bit Null für eine Alarmfunktion reserviert ist, könnte beispielsweise der Alarm durch die jeweilige Sequenz 1010 definiert werden. Für die Einfügung eines derartigen Alarms würde das Bit D7 (Cae1) programmiert werden, um das Signal zu erzeugen, das in Figur 4 dargestellt ist. Der Alarmgenerator erzeugt ein HIGH-Ausgangssignal (Bit für die Pegelvoreinstellung auf High-Zustand) und ein LOW-Ausgangssignal (Bit für die Pegelvoreinstellung auf Low-Zustand), die mit dem Binärmustersignal Cseq über ein ODER-Gatter 327 und ein UND-Gatter 326 kombiniert werden, um das gewünschte Binärmustersignal (Cseq') zu erzeugen. Ein Alarm könnte typischerweise in einer vorgegebenen Sequenz bestehen, die mit jeweils einem Bit auf 15 Mehrfachraster eingefügt wird. Die übrigen Bits D8, Cae2 und D9, Cae3 werden für die Erzeugung der übrigen Alarmsignale verwendet.
Der Störgenerator 321, der eine nach dem Stand der Technik bekannte Konfiguration aufweisen kann, wird für die Einfügung von Fehlern in das erzeugte Signal benutzt, indem der Zustand eines Bits umgekehrt oder ein Bit im Zustand LOW gehalten wird (um einen Signalverlust zu simulieren). Ein derartiger Generator wäre kennzeichnenderweise in der Lage, alle "m" Bits "n" aufeinanderfolgende Fehler zu erzeugen, wobei gilt: 1 ≤ n ≤ 250 und n ≤ m ≤ 1 x 10&sup7;. Neben dem Datensignal Cseq empfängt der Generator die Mehrfachraster- und Raster-Synchronisationssignale sowie die Sequenzsignale Cmfe, Cfe und Cse, so daß die Möglichkeit besteht, Fehler nur in den Rasterbits oder in den Mehrfachrasterbits zu erzeugen, wenn dies gewünscht wird. Es existiert ein Ausgang, der einen Eingang eines EXKLUSIV-ODER-Gatters 328 steuert, dessen anderer Ausgang das erzeugte, nicht gestörte Bitmuster empfängt.
Die Aufgabe des Paritätsgenerators 322 besteht darin, eine Kontrollsumme mit (beispielsweise) 4 Bits innerhalb jeder Mehrfachrasterhälfte zu erzeugen und anschließend diese vier Bits an entsprechenden vorgegebenen Positionen in der folgenden Mehrfachrasterhälfte einzusetzen. In einer Telekommunikationsverbindung wäre ein derartiger Generator am Empfängerende vorhanden, und die Kontrollsummen würden nach dem Auslesen der entsprechenden Bits verglichen. Für die Steuerung dieser an sich bekannten Form eines Paritätsgenerators wird der Speicher 30 in bezug auf die Bits D5 und D6 so programmiert, daß Steuersignale Cpe1 und Cpe2 erzeugt werden, die jeweils Bitpositionen am Ende jeder Mehrfachrasterhälfte angeben. Für ein Mehrfachraster mit der Länge M (Figur 5), die durch einen über das Speicherdatenbit D0 gelieferten Nullimpuls 40 angegeben wird, könnten die entsprechenden Positionen der Kontrollsummenbits beispielsweise P1, P2, P3 und P4 sein. Das Bit D5 (Cpe1) wird dann so programmiert, daß ein Impuls bei jeder Bitposition erzeugt wird, während das Bit D6 (Cpe2) programmiert wird, um den Anfang jeder Sequenz von Bitpositionen anzugeben. Außerdem empfängt der Generator 321 das nicht gestörte Binärsequenzsignal Cseq, so daß eine Kontrollsumme gebildet werden kann. Der Paritätsgenerator 321 liefert jedesmal einen Impuls an seinem LOW- Ausgang, wenn ein einzusetzendes Paritätsbit auf niedrigem Pegel steht, während er einen Impuls am HIGH-Ausgang liefert, wenn ein einzusetzendes Paritätsbit auf hohem Pegel steht. Die Signale der HIGH- und LOW-Ausgänge werden durch das ODER-Gatter 330 und das UND-Gatter 329 mit dem Binärmustersignal (Cseq') kombiniert, um das gewünschte Binärmustersignal Tx (Cseq"') zu erhalten.
Außerdem ist zu beachten, daß die Ausführungsform auf der Grundlage der Länge einer beliebigen Einzelkomponente der Datenfolge und ihres Inhalts leicht zu programmieren ist. Um die Steuerung eines externen Sequenzgenerators zu ermöglichen, werden die Signale (Cmf) (Mehrfachraster-Synchronisation), Cf (Raster-Synchronisation), Ct (Startcode), Cp (Stoppcode), P (Paritätscode), Mf (Mehrfachraster-Vorsatz), H (Rastervorsatz) und Cseq (Sequenzgeneratortakt) jeweils auf besondere Ausgänge angewendet.
Obwohl das System durch die Voreingabe von Daten in einer Festspeichereinrichtung (ROM), welche die Einrichtung 30 bildet, programmiert werden kann, und obgleich das System durch den Austausch von Festspeichern umprogrammiert werden kann, bedeutet die Stabilität der Daten, daß der Speicheradreßbus 308 und der Datenbus 309 während der Taktperiode frei sind. Von daher kann als Speichereinrichtung 30 ein Direktzugriffsspeicher verwendet werden, der während der Taktperioden programmiert und umprogrammiert werden kann.
Zu diesem Zweck wird ein Controller verwendet, dessen Aufgabe darin besteht, die Datenbusse 308 und 309 zu übernehmen, wenn eine Umprogrammierung vorgenommen werden soll. Der Betrieb des Controllers wird nach dem Grundtaktgeber über die Leitung 311 synchronisiert. Um die Umprogrammierung vorzunehmen, werden die Daten, welche die vorgegebene neue Norm definieren, zunächst in einem Controllerspeicher in Form einer Datentabelle in Abhängigkeit von der Adresse zusammengestellt, d.h. in einer Form, die den oben als Beispiel angeführten Datentabellen entspricht. Wenn Daten mit einer bestimmten Adresse von der zu dem betreffenden Zeitpunkt im Direktzugriffsspeicher 30 enthaltenen Adresse abweichen, werden die Ausgänge des Datenbusses des Controllers 312 auf Werte gesetzt, die der zu ändernden Adresse entsprechen. Diese Adresse wird in einem Adressensperrnetz 313 unter dem Einfluß eines Taktsignals (Adressen Schreiben) aufgezeichnet, das der Controller 310 auf den Taktgebereingang des Adressensperrnetzes anwendet. Die Ausgänge des Datenbusses des Controllers 312 werden nun auf Werte gesetzt, die den erforderlichen Daten im Direktzugriffsspeicher 30 entsprechen, und zwar unter der Adresse, die zuvor im Adressensperrnetz 313 gesperrt worden ist. Diese Daten werden entsprechend im Datensperrnetz 314 durch ein Signal "Daten Schreiben" gesperrt. Nachdem die Daten gesperrt worden sind, wendet der Controller 310 ein Signal RAM-Schreiben am WE-Eingang (Schreibfreigabe) 315 des Direktzugriffsspeichers 30 an. Unter dem Einfluß dieses Signals werden die im Datensperrnetz 314 befindlichen Daten in den Direktzugriffsspeicher 30 geladen, und zwar unter der Adresse, die im Adressensperrnetz 314 gesperrt ist. Dabei ist zu beachten, daß alle beliebigen anderen Adressen, unter denen Daten nicht mit der vorgegebenen neuen Norm übereinstimmen, in entsprechender Form für die Umprogrammierung des Direktzugriffsspeichers 30 gemäß der neuen Norm geändert werden können.
Als Abschluß der Beschreibung der vorliegenden Ausführungsform ist darauf hinzuweisen, daß während des Normalbetriebs das Signal RAM-Schreiben die Taktausgangssignale am Adreßbus über dessen Freigabeeingang 317 in aktivem Zustand hält und in entsprechender Form die Daten des Adressensperrnetzes (313) über den Inverter 316 entaktiviert. Die Ausgänge des Datensperrnetzes 314 werden entsprechend vom Datenbus 309 getrennt, so daß der Direktzugriffsspeicher 30 den Bus steuern kann. Umgekehrt wird während der Umprogrammierung der Speicher 30 unter dem Einfluß des an seinem WE-Eingang anstehenden Signals entaktiviert.
Der Controller 310 empfängt das Taktsignal 311, um zu bewirken, daß die Umprogrammierung nicht zum Zeitpunkt einer Zählerumschaltung erfolgen kann. Wenn dies gewünscht wird, kann die Umprogrammierung nach der Mehrfachraster- Wiederherstellung synchronisiert werden, wobei das am Eingang 318 des Controllers anstehende Signal berücksichtigt wird.
Der Controller 310 kann eine Benutzerschnittstelle umfassen, die wiederum so programmiert wird, daß sie Benutzeranweisungen aufnimmt und die erforderlichen Steuersignale liefert, wie dies vorstehend beschrieben wurde. Der Controller kann aus einem Mikrocomputer-System bestehen, wobei der Fachmann leicht die für dieses System notwendigen Programmier- und Schnittstellenfunktionen ausführen kann.
An der beschriebenen und dargestellten Vorrichtung können selbstverständlich zahlreiche Änderungen vorgenommen werden, ohne daß dadurch der Anwendungsbereich der Erfindung verlassen wird.

Claims

1. Digitaldatengenerator für die Erzeugung einer Ausgangsdatenfolge nach einem Rasterformat gemäß einer Telekommunikationsnorm, dadurch gekennzeichnet, daß er die folgenden Bestandteile umfaßt: eine Speichereinrichtung (10; 30) für die Aufzeichnung von Datenwörtern (D0, D1, ... D4; D0, D1, ... D9), wobei jedes Bit der einzelnen Datenwörter einen Zustand eines Signals aus einer Gesamtheit von Steuersignalen während eines Rasters repräsentiert; Elemente (12; 31) zur inkrementellen Adressierung der Speichereinrichtung von einem vorgegebenen Wert aus unter der Einwirkung eines Taktgebers (14; 32), wobei mindestens ein Steuersignal eine Rasterlänge repräsentiert und auf die Adressierelemente angewendet wird, um den Neubeginn der Adressierung der Speichereinrichtung von einem vorgegebenen Wert aus zu steuern; einen Sequenzgenerator (17; 324) für die Erzeugung eines Sequenzdatensignals in Abhängigkeit von mindestens einem Steuersignal; und ferner logische Elemente für die Verbindung des Sequenzdatensignals mit mindestens einem Steuersignal, um die Ausgangsdatenfolge (Tx) bereitzustellen.

2. Digitaldatengenerator nach Anspruch 1, dadurch gekennzeichnet, daß die Steuersignale außerdem Signale umfassen, die repräsentativ für die Sequenzlänge, die Mehrfachrasterlänge, Raster-Synchronisationsbits und Mehrfachraster-Synchronisationsbits sind.

3. Digitaldatengenerator nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß er außerdem mit der Speichereinrichtung (10; 30) verbundene und durch den Taktgeber (14; 32) gesteuerte Sperrelemente (100; 34) umfaßt, um während jedes Taktgeberintervalls die aus der Speichereinrichtung ausgelesenen Daten zu sperren.

4. Digitaldatengenerator nach Anspruch 3, dadurch gekennzeichnet, daß er außerdem Programmierlemente (310, 313) umfaßt, die dazu bestimmt sind, während eines Taktgeberintervalls Daten in die Speichereinrichtung (30) zu schreiben, damit diese Datenwörter gewechselt werden können, um die Merkmale der Ausgangsdatenfolge zu modifizieren und gleichzeitig einen durchgehenden Betrieb des Generators zu ermöglichen.

5. Digitaldatengenerator nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß er außerdem einen Störgenerator (321) umfaßt, der dazu dient, Fehler in die Ausgangsdatenfolge einzufügen.

6. Digitaldatengenerator nach Anspruch 5, dadurch gekennzeichnet, daß der Störgenerator (321) Steuersignale, die repräsentativ für die Raster- und Sequenzsynchronisationen sind, sowie das Sequenzdatensignal empfängt, um Fehler an ausgewählten Positionen im Raster einzufügen und um eine gestörte Ausgangsdatenfolge zu erzeugen.

7. Digitaldatengenerator nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß er außerdem einen Paritätsgenerator (322) umfaßt, der das Sequenzdatensignal empfängt, um Paritätsbits zu erzeugen, die in die Ausgangsdatenfolge einzufügen sind.

8. Digitaldatengenerator nach Anspruch 7, dadurch gekennzeichnet, daß die Speichereinrichtung (30) Datenwörter aufzeichnet, welche die Steuersignalzustände darstellen, die repräsentativ für die Bitpositionen sind, an denen Paritätsbits in der Ausgangsdatenfolge eingefügt werden sollen, und die auf den Paritätsgenerator (322) angewendet werden.

9. Digitaldatengenerator nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß er außerdem einen Alarmgenerator (320) umfaßt, der dazu dient, Alarmbits in die Ausgangsdatenfolge einzufügen.

10. Digitaldatengenerator nach Anspruch 9, dadurch gekennzeichnet, daß die Speichereinrichtung (30) Datenwörter aufzeichnet, welche die Steuersignalzustände darstellen, die repräsentativ für die Bitpositionen, an denen Alarmbits in der Ausgangsdatenfolge eingefügt werden sollen, sowie für den Wert der Alarmbits sind und die auf den Alarmgenerator (320) angewendet werden.