DE68927147T2

DE68927147T2 - Prüfgerät und -verfahren zur Prüfung eines elektronischen Geräts und Halbleitergerät mit diesem Prüfgerät

Info

Publication number: DE68927147T2
Application number: DE68927147T
Authority: DE
Inventors: Koichiro Ueda
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-10-28
Filing date: 1989-10-25
Publication date: 1997-01-23
Anticipated expiration: 2009-10-26
Also published as: EP0366553B1; US5053698A; EP0366553A3; KR900006789A; KR930001547B1; DE68927147D1; JPH02118474A; EP0366553A2

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft allgemein eine Vorrichtung zum Testen einer Elektronikvorrichtung und betrifft spezieller eine Testvorrichtung, die geeignet ist, um eine Laufzeit einer Vorrichtung, wie beispielsweise einer Halbleitervorrichtung, und eine intermittierende Änderung eines Ausgangssignals zu messen. Ferner betrifft die vorliegende Erfindung ein Verfahren zum Testen einer Elektronikvorrichtung. Ferner betrifft die vorliegende Erfindung eine Halbleitervorrichtung, die mit der Testvorrichtung ausgestattet ist.
Vor nicht langer Zeit wurde eine Halbleitervorrichtung, wie beispielsweise eine Speichervorrichtung mit einer großen Kapazität realisiert, diemit einer sehr hohen Geschwindigkeit arbeitet. Es bedarf daher einer sehr langen Zeitdauer, um Daten für die Auswertung der Qualität der Halbleitervorrichtung zu erhalten. Im allgemeinen wird ein Eingabemuster, welches einer Testbedingung entspricht, einer zu testenden Vorrichtung zugeführt und es wird dann bestimmt, ob die unter Test stehende Vorrichtung gut ist oder nicht gut ist, basierend auf den daraus abgeleiteten Aus gangsdaten. Dann wird die Testbedingung geändert und es wird ein entsprechendes Eingabemuster der unter Test stehenden Vorrichtung zugeführt. Um Daten zu erhalten, die ausreichend sind, um die unter Test stehende Vorrichtung zu bewerten, wird die oben erläuterte Prozedur wiederholt durchgeführt.
Die Laufzeit einer Vorrichtung stellt einen der wichtigsten Faktoren insbesondere bei einer Speichervorrichtung dar. Die Laufzeit einer Vorrichtung wird in der folgenden Weise gemessen. Es wird ein Eingabemuster einer zu testenden Vorrichtung zugeführt. Es sei erwähnt, daß allgemein ein Eingabemuster nicht dazu verwendet wird, um lediglich die Laufzeit zu messen, sondern auch dazu verwendet wird, um verschiedene Eigenschaften der Vorrichtung zu messen. Es wird dann bestimmt, ob die unter Test stehende Vorrichtung gut ist oder nicht. Wenn das Ergebnis nicht gut ist, wird die unter Test stehende Vorrichtung mit einem anderen bzw. verschiedenen Eingabemuster beschickt, mit der Absicht, ein "gutes" Ergebnis zu erhalten. Es wird dann bestimmt, ob die unter Test stehende Vorrichtung gut ist oder nicht gut ist. In dieser Weise werden verschiedene Eingabemuster wiederholt der unter Test stehenden Vorrichtung zugeführt und es wird die Laufzeit derselben auf der Grundlage der Ergebnisse berechnet, die für die jeweiligen Testbedingungen (Muster) erhalten wurden. Aus der obigen Beschreibung kann ersehen werden, daß es sehr lange dauert, um die Laufzeit zu erhalten. Um ferner eine intermittierende Anderung des Ausgangssignals zu finden, das von der unter Test stehenden Vorrichtung abgeleitet wird, müssen verschiedene Eingabemuster wiederholt dieser zugeführt werden.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist demzufolge eine Hauptaufgabe der vorhegenden Erfindung, eine Testvorrichtung für eine Elektronikvorrichtung zu schaffen, bei der die zuvor erläuterten Nachteile beseitigt sind.
Es ist ein spezifischeres Ziel der vorliegenden Erfindung, eine Testvorrichtung zu schaffen, die verschiedene Eigenschaften der unter Test stehenden Vorrichtung messen kann, speziell eine Laufzeit derselben, und zwar un ter Verwendung eines einzelnen Eingabemusters, so daß die Testzeit extrem reduziert wird.
Die oben genannte Aufgabe der vorliegenden Erfindung wird mit Hilfe einer Testvorrichtung für eine Elektronikvorrichtung, wie im Anspruch 1 angegeben, gelöst. Ein anderes Ziel der vorliegenden Erfindung besteht darin, ein Verfahren zum Testen einer Elektronikvorrichtung zu schaffen, welches die Möglichkeit bietet, verschiedene Eigenschaften der unter Test stehenden Vorrichtung zu messen, speziell die Laufzeit derselben, und zwar unter Verwendung eines einzelnen Eingabemusters, so daß die Testzeit extrem reduziert wird.
Diese Aufgabe der vorliegenden Erfindung wird durch ein Verfahren zum Testen einer Elektronikvorrichtung, wie im Anspruch 13, angegeben, gelöst.
Ein noch anderes Ziel der vorliegenden Erfindung besteht darin, eine Halbleitervorrichtung zu schaffen, die die zuvor erwähnte Testvorrichtung enthält, wobei eine solche Vorrichtung im Anspruch 14 definiert ist.
Weitere Ziele, Merkmale und Vorteile der vorhe genden Erfindung ergeben sich aus der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnun gen.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1A ist ein Blockschaltbild, welches das Prinzip der vorliegenden Erfindung veranschaulicht;
Fig. 1B ist ein Wellenformdiagramm von Signalen, die an Teilen der in Fig. 1A gezeigten Konfiguration erscheinen;
Fig. 2A zeigt ein Blockschaltbild eines Testsysterns, welches eine Testvorrichtung gemäß der vorliegenden Erfindung enthält;
Fig. 2B ist ein äquivalentes Blockschaltbild der Konfiguration, die in Fig. 2A gezeigt ist;
Fig. 3 ist ein Blockschaltbild einer Entscheidungseinheit, die in Fig. 2A gezeigt ist;
Fig. 4A ist ein Schaltungsdiagrarnm eines Pegel- Komparators, der in Fig. 3 gezeigt ist;
Fig. 4B ist ein Blockschaltbild eines digitalen Komparators, der in Fig. 3 gezeigt ist;
Fig. 4C ist ein Schaltungsdiagramm von Bereichsschaltungen, die in Fig. 3 gezeigt sind;
Fig. 5A ist ein Wellenformdiagramm, welches eine Operation der Bereichsschaltungen veranschaulicht;
Fig. 5B ist ein Wellenformdiagramm, welches die Detektion einer intermittierenden Anderung eines Ausgangssignals veranschaulicht, welches von einer unter Test stehenden Vorrichtung zugeführt wird;
Fig. 5C zeigt ein Speicherformat eines Speichers, der in der zweiten Ausführungsform verwendet wird;
Fig. 5D zeigt ein Beispiel von Daten, die in dem Speicher abgespeichert sind;
Fig. 5E zeigt ein Wellenformdiagramm der Ausgangssignale für unterschiedliche Eingabemuster;
Fig. 6 ist ein Blockschaltbild einer Entscheidungseinheit gemäß der zweiten Ausführungsform der vorliegenden Erfindung; und
Fig. 7 ist ein Schaltungsdiagramm einer alternativen Anordnung von Bereichsschaltungen.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Es soll eine Beschreibung des Prinzips der vorliegenden Erfindung folgen.
Gemäß den Fig. 1A und 1B wird ein Eingabemuster entsprechend einer Testbedingung einer unter Test stehenden Vorrichtung DUT zugeführt. Ein von der Vorrichtung DUT abgeleitetes Ausgangssignal OUTa wird zu N digitalen Komparatoren DC zugeführt. Ein Bezugsausgangssignal oder erwartetes Ausgangssignal OUTe, welches mit dem Ausgangssignal OUTa zu vergleichen ist, wird den N Komparatoren DC zugeführt. N Vergleichsspeicher CM sind an die jeweiligen Komparatoren DC angeschlossen. Ein Strobesignal S wird an den Komparator 1 der ersten Stufe angelegt. Der Komparator 1 vergleicht das Ausgangssignal OUTa mit dem erwarteten Ausgangssignal OUTe und gibt das Vergleichsergebnis aus, wenn das Strobesignal S daran angelegt wird. Es sei nun angenommen, daß die Vorrichtung DUT ein Signal OUTa ausgibt, wie in Fig. 1B gezeigt ist, und daß die Komparatoren DC mit einem erwarteten Ausgangssignal OUTe beschickt werden, wie in Fig. 1B gezeigt ist. Der Komparator 1 arbeitet mit der Zeitsteuerung eines Strobesignals S&sub1;, welches das daran angelegte Strobesignal S ist und vergleicht das Ausgangssignal OUTa mit dem erwarteten Ausgangssignal OUTe. In dem veranschaulichten Fall hat das Ausgangssignal OUTa einen Wert, der verschieden ist von demjenigen des erwarteten Ausgangssignals OUTe. Es wird daher ein Vergleichsergebnis von "1" in dem Speicher CM abgespeichert, der dem Komparator 1 zugeordnet ist.
Der Komparator 2 wird mit einem Strobesignal S&sub2; beschickt, welches hinter dem Strobesignal S&sub1; um eine Zeit t&sub1; nachläuft. Mit der Zeitsteuerung des Strobesignals S&sub2; vergleicht der Komparator 2 das Ausgangssignal OUTa mit dem erwarteten Ausgangssignal OUTe. In dem veranschaulichten Fall hat das Ausgangssignal OUTa einen Wert, der verschieden ist von dernjenigen des erwarteten Ausgangssignals OUTe. Daher wird ein Vergleichsergebnis von "1" in den Speicher CM eingeschrieben, der dem Komparator 2 zugeordnet ist.
Der Komparator 3 wird mit einem Strobesignal S&sub3; beschickt, welches hinter dem Strobesignal S&sub2; um eine Zeit t&sub2; nacheilt. Mit der Zeitsteuerung des Strobesignals S&sub3; vergleicht der Komparator 3 das Ausgangssignal OUTa mit dem erwarteten Ausgangssignal OUTe. In dem veranschaulichten Fall hat das Ausgangssignal OUTa den gleichen Wert wie das erwartete Ausgangssignal OUTe. Da im voraus in jeden der Speicher ein Wert von "0" eingeschrieben wurde, wird ein Wert von "0" in dem Speicher CM abgespeichert, der dem Komparator 3 zugeordnet ist, d.h. dieser Wert wird gehalten, wie er ist. Mit anderen Worten werden keine Daten in den Speicher CM eingeschrieben, der dem Komparator 3 zugeordnet ist.
Der Komparator 4 wird mit einem Strobesignal S4 beschickt, welches hinter dem Strobesignal S&sub3; um eine Zeit T&sub3; nacheilt. Mit der Zeitsteuerung des Strobesignals S4 vergleicht der Komparator 4 das Ausgangssignal OUTa mit dem erwarteten Ausgangssignal OUTe. Bei dem veranschaulichten Fall hat das Ausgangssignal OUTa den gleichen Wert wie das erwartete Ausgangssignal OUTe. Daher wird ein Wert von "0" in dem Speicher CM abgespeichert, der dem Komparator 4 zugeordnet ist, und dieser Wert wird gehalten, wie er ist. Mit anderen Worten werden in dem Speicher CM, der dem Komparator 4 zugeordnet ist, keine Daten eingeschrieben.
In dieser Weise werden die Strobesignale S&sub1;, S&sub2; ..., SN den jeweiligen Komparatoren 1, 2, ..., N zugeführt und es werden die Vergleichsergebnisse in den jeweiligen Speichern CM abgespeichert. Es ist daher möglich, die Laufzeit der Vorrichtung DUT, die unter Test steht, von den Inhalten der Speicher CM zu erhalten. Mit anderen Worte kann die Laufzeit der Vorrichtung DUT unter Verwendung eines einzelnen Eingabemusters erhalten werden. Von diesem Gesichtspunkt aus betrachtet, ist die vorliegende Erfindung extrem effektiv bei einem Fall, bei dem eine große Anzahl von Vorrichtungen getestet werden muß, um die Laufzeit zu messen. Es sei darauf hingewiesen, daß gemäß der herkömmlichen Prozedur vier Vergleichsergebnisse für die Strobesignale S&sub1; - 34 dadurch erhalten werden, indem unabhängig der Vorrichtung DUT das gleiche Eingabemuster viermal zugeführt wird.
Das Ausgangssignal OUTa wird durch Andern der Testbedingung (Eingabemuster) geändert. Beispielsweise erscheint eine Zeit, wenn das Ausgangssignal OUTa sich von "0" nach "1" ändert, vor oder nach der veranschaulichten Anderung In diesem Fall wird ein entsprechendes erwartetes Ausgangssignal den Komparatoren DC zugeführt. Die Inhalte der Speicher CM können für jede Testbedingung ausgelesen werden. Alternativ werden Vergleichsergebnisse, die für eine Reihe von unterschiedlichen Testbedingungen erhalten wurden, in den Speichern CM abgespeichert und werden zusammen zur Durchführung einer Entscheidung ausgelesen.
Es folgt eine Beschreibung einer ersten Ausführungsform der vorliegenden Erfindung. Gemäß Fig. 2A ist ein Testsystem veranschaulicht. Das Testsystem enthält eine Eingabeeinheit IP, eine Ausgabeeinheit OP, eine Testvorrichtung TD, die aus einer Mustererzeugungseinheit PGU und einer Entscheidungseinheit DU zusammengesetzt ist. Die Eingabeeinheit IP wird dazu verwendet, um ein Signal zu empfangen, welches von einer externen Vorrichtung (nicht gezeigt) zugeführt wird und die Ausgabeeinheit OP wird dazu verwendet, um zu der externen Vorrichtung ein Signal zuzu-
ühren, welches von dem Testsystem abgeleitet wurde. Die Mustererzeugungseinheit PGU erzeugt verschiedene Eingabernuster und erwartete Ausgabesignale (Daten), die selektiv der unter Test stehenden Vorrichtung DUT zugeführt werden. Ein Host-Computer, wie beispielsweise eine zentrale Verarbeitungseinheit (CPU) , schickt über einen Bus BUS ein Testmuster zu der Mustererzeugungseinheit FGU, welches Ursprungsdaten enthält, aus welchen die verschiedenen Eingabemuster und erwarteten Ausgangsdaten durch die Mustererzeugungseinheit PGU erzeugt werden. Die Mustererzeugungseinheit PGU besteht aus einem Zeitsteuergenerator TG, einem Mustergenerator PG, einem Formatregler FC und einem Pegelgenerator VI/VO. Die Entscheidungseinheit DU besteht aus einer digitalen Vergleichseinheit DCU und einer Vergleichsspeichereinheit CMU. Die zuvor erwähnten Elemente sind mit dem Bus BUS gekoppelt, an den die zentrale Verarbeitungseinheit (CPU) gekoppelt ist.
Die Mustererzeugungseinheit PGU ist in äquivalenter Weise konfiguriert, wie in Fig. 2B gezeigt ist. Der Zeitsteuergenerator TG erzeugt ein erstes Zeitsteuersignal, welches dem Mustergenerator PG zuzuführen ist, und erzeugt ein zweites Zeitsteuersignal, welches der Vergleichseinheit DCU zuzuführen ist. Das zweite Zeitsteuersignal entspricht dem zuvor erwähnten Strobesignal S, welches dem Komparator 1 der ersten Stufe zugeführt wird, die in Fig. 1A gezeigt ist. Der Mustergenerator GF erzeugt ein Eingabemuster aus einem Testmuster, welches von der CPU in Abhängigkeit von dem ersten Zeitsteuersignal zugeführt wird. Das erzeugte Eingabemuster wird dem Formatregler FC zugeführt, der ein Wellenformsignal (Treibersignal) erzeugt, um die unter Test stehende Vorrichtung DUT zu treiben. Der Pegelgenerator VI/VO dient als Treiber für die Vorrichtung DUT und legt die Pegel des Treibersignals fest (Adressensignal in einem Fall, bei dem die Vorrichtung DUT eine Speichervorrichtung ist). In dem Fall, bei dem die Vorrichtung DUT eine TTL (Transistor-Transistor-Logik) ist, setzt der Pegelgenerator VI/VO den niedrigen Pegel auf ca. 0 V und den hohen Pegel auf ca. 3 V. In dem Fall, bei dem die Vorrichtung eine ECL (emittergekoppelte Logik) ist, setzt der Pegelgenerator VI/VO den niedrigen Pegel auf ca. -1,8 V und den hohen Pegel auf ca. -0,9 V. Das Eingabemustersignal, welches auf diese Weise erzeugt wurde, wird der unter Test stehenden Vorrichtung DUT zugeführt. Auf diese Weise können der Mustergenerator PG, der Formatregler FC und der Pegelgenerator VI/VO verschiedene Eingabemuster und erwartete Ausgangssignal aus dem Testmuster generieren, welches von der CPU zugeführt wird. Die erwarteten Ausgangssignale werden selektiv der digitalen Vergleichseinheit DCU über den Bus BUS zugeführt.
Fig. 3 zeigt ein Blockschaltbild der Entscheidungseinheit DU, die in Fig. 2A gezeigt ist. Gemäß Fig. 3 besteht die Entscheidungseinheit DU aus einem Pegelkomparator (COMP) 11, N 1-Bereichsschaltungen (R) 12&sub1;, 12&sub2;, ..., 12N-1, und N Entscheidungsschaltungen 13&sub1;, 13&sub2;, ..., 13N. Der Pegelkomparator 11 bestimmt, ob das Ausgangssignal OUTa, welches von der unter Test stehenden Vorrichtung DUT zugeführt wurde, ein niedriger Pegel oder ein hoher Pegel ist. Für den Fall, daß die Vorrichtung DUT direkt mit den Entscheidungsschaltungen 13&sub1;, 13&sub2;, ..., 13N verbunden ist, wird eine Lastbedingung am Ausgang der Vorrichtung DUT geändert. Es ist in diesem Fall schwierig, die Vorrichtung DUT richtig zu testen. Das Vorhandensein des Pegelkomparators 11 verhindert dieses Problem. Es sei erwähnt, daß die Entscheidungsschaltungen 13&sub1; - 13N lediglich Pegelinformationen des Ausgangssignals OUTa benötigen.
Fig. 4A ist ein Schaltungsdiagramm des Pegelkomparators 11. Wie dargestellt, ist der Pegelkomparators 11 zusammengesetzt aus den Komparatoren C1 und C2, die mit einer hochpegeligen Bezugsspannung VOH und einer niedrigpege ligen Bezugsspannung Vol jeweils beschickt werden. Wenn das von der Vorrichtung DUT zugeführte Ausgangssignal OUTa gleich ist oder größer ist als die Bezugsspannung VOH, ist V1 = V2 = H (hoher Pegel), worin V1 und V2 jeweils Ausgangsspannungen der Komparatoren C1 und C2 sind. Wenn das Ausgangssignal OUTa gleich ist oder niedriger ist als die Bezugsspannung Vol, dann gilt V1 V2 = L. Wenn das Ausgangssignal OUTa zwischen VOH und VOL liegt, gilt V1 = L und
Die zwei Ausgangssignale V1 und V2 werden über Signalleitungen L1 und L2 jeweils zu jeder der Entscheidungsschaltungen 13&sub1; - 13N zugeführt. Das durch den Zeitsteuergenerator TG, der in den Fig. 2A und 28 gezeigt ist, erzeugte Strobesignal S wird direkt der Entscheidungsschaltung 13&sub1; und der Bereichsschaltung 12&sub1; zugeführt. Die Be reichsschaltungen 12&sub1; - 12H-1 sind in Reihe geschaltet und versorgen die Entscheidungsschaltungen 13&sub2;, 13&sub3;, ..., 13N mit den jeweils verzögerten Strobesignalen S&sub2;, S&sub3;, ..., SN Wie an früherer Stelle beschrieben wurde, besitzen die Bereichsschaltungen 12&sub1; - 12N-1 jeweils Verzögerungszeiten T&sub1;, T&sub2;,..., TH-1. Beispielsweise wird jede Verzögerungszeit T&sub1;, T&sub2;,..., TN-1 gleichgesetzt mit T. In bevorzugter Weise wird eine Verzögerungszeit AT zu der Verzögerungszeit T addiert, da das Ausgangssignal OUTa nicht an den Entscheidungsschaltungen 13&sub1; - 13N zum gleichen Zeitpunkt ankommt, und zwar aufgrund der Laufzeitverzögerung jeder der Signalleitungen L1 und L2. Die Verzögerungszeit ΔT wird dazu verwendet, um die Laufzeitverzögerung zu kompensieren. Die Fig. 5A zeigt ein Wellenformdiagramm der Strobesignale S&sub1;, S&sub2; und S&sub3;.
Fig. 4C zeigt ein Schaltungsdiagramm der Bereichsschaltungen 12&sub1; und 12&sub2;. Die Bereichsschaltung 12&sub1; besteht aus einem Gatter G1, welches als Verzögerungselement dient, und einem Schalter SW1 zum Ziehen des Ausgangssi gnals des Gatters G1. Der Schalter SW1 wird durch ein entsprechendes Bit eines Wählsignals SEL gesteuert, welches von der CPU, die in Fig. 2A gezeigt ist, zugeführt wird. Wenn das entsprechende Bit des Wählsignals SEL an den Schalter SWI angelegt wird, gibt dieser das Strobesignal S2 aus, welches an die Entscheidungsschaltung 13&sub2; angelegt wird. Die Bereichsschaltung 12&sub2; besteht aus einem Gatter bzw. Torsteuerschaltung G2 und einem Schalter SW2 in der gleichen Weise wie die Bereichsschaltung 12&sub1;. Das Strobesignal S&sub2;, welches von dem Schalter SW2 gezogen wird, hat eine Verzögerungszeit, die durch die Torsteuerschaltungen G1 und G2 vorgesehen werden. Die anderen Bereichsschaltungen 12&sub3; - 12N-1 sind in der gleichen Weise konfiguriert.
Jede der Entscheidungsschaltungen 13&sub1; - 13N besteht aus einem digitalen Komparator DC und einem Vergleichsspeicher CM. Fig. 48 zeigt ein Schaltungsdiagramm des digitalen Komparators DC. Der digitale Komparator DC enthält einen Komparator C3, der aus einem Exklusiv-ODER- Gatter beispielsweise mit einer Verriegelungsfunktion gebildet ist. Der Komparator C3 wird mit dem entsprechenden Strobesignal S beschickt, dem entsprechenden erwarteten Ausgangssignal OUTe, welches von der CPU zugeführt wird, und mit den Spannungssignalen V1 und V2, die als das Ausgangssignal OUTa jeweils über die Signalleitungen L1 und L2 zugeführt werden. Wenn das Strobesignal S dem Komparator C3 zugeführt wird, bestimmt dieser, ob der Pegel des Ausgangssignals OUTa, der durch die Spannungen V1 und V2 definiert ist, gleich ist dem entsprechenden erwarteten Ausgangssignal OUTe, und gibt das Vergleichsergebnis an den entsprechenden CM aus. Das heißt, wie in Fig. 5B gezeigt ist, die Entscheidungsschaltungen 13&sub1; - 13N führen eine H/L-Entscheidung zu den Zeitpunkten t&sub1;, t&sub2;, ..., tN durch.
Die Speicher CM der Entscheidungsschaltungen 13&sub1; - 13N sind aus einem Einwort x N Bit-Speicher beispielsweise gebildet. Ein Wort entspricht einer Adresse. Die Vergleichsergebnisse, die von den Komparatoren C3 abgeleitet wurden, werden in den jeweiligen Ein-Bit-Bereichen des Speichers abgespeichert. Zu Beginn sind die Inhalte der N Ein-Bit-Bereiche auf "0" durch die CPU, die in Fig. 2A gezeigt ist, gesetzt. Wenn das Ausgangssignal OUTa identisch ist dem entsprechenden erwarteten Ausgangssignal OUTe zu einem Zeitpunkt, wird keine Information in den entsprechenden Ein-Bit-Bereich eingeschrieben. Wenn andererseits das Ausgangssignal OUTa verschieden ist von dem erwarteten Ausgangssignal OUTe, und zwar zu einem Zeitpunkt, wird ein wert "1" in den entsprechenden Ein-Bit-Bereich eingeschrieben. Nach Vervollständigung des Testes durch die Verwendung des einzelnen Eingabemusters werden die Inhalte der Speicher CM der Entscheidungsschaltungen 13&sub1; - 13N als ein Signal CMRB in Abhängigkeit von jeweiligen Wählsignalen CMBS ausgelesen. Die Laufzeit der Vorrichtung DUT kann auf der Grundlage des Signals CMRB erhalten werden.
Es sei darauf hinweisen, daß die Präzision und die Auflösung in der Messung auf dem Wert der Verzögerungszeit T basiert. Das heißt, wenn die Verzögerungszeit T auf klein gesetzt wird, ist die Auflösung hoch. Wenn andererseits die Verzögerungszeit auf groß gesetzt wird, ist die Auflösung gering. Unter Verwendung der Testergebnisse ist es möglich, nicht nur die Laufzeit der Vorrichtung DUT zu erhalten, sondern auch eine anormale intermittierende Anderung des Ausgangssignals OUTa, wie dies durch eine strichlierte Linie in Fig. 5B gezeigt ist. Wenn eine Serie von korrekten Ergebnissen gleich ist 000111111..., können beispielsweise die Ergebnisse, die aus den Speichern CM der Entscheidungsschaltungen 13&sub1; - 13N ausgelesen werden, gleich sein 0000111001...
Es folgt nun eine Beschreibung einer zweiten Ausführungsform der vorliegenden Erfindung unter Hinweis auf die Fig. 6. Die zweite Ausführungsform ist dafür ausgelegt, um Testergebnisse hinsichtlich einer Vielzahl von unterschiedlichen Eingabemustern zu speichern, die durch den Mustergenerator PG, der in den Fig. 3A und 3B gezeigt ist, erzeugt werden. Wie in Fig. SE gezeigt ist, kann dann, wenn eine Testbedingung, verschieden von derjenigen für das Ausgangssignal OUTa gesetzt ist, die unter Test stehende Vorrichtung DUT ein Signal OUTB ausgeben, welches hinter dem Ausgangssignal OUTa um eine Zeit τ nachläuft. Die zweite Ausführungsform ist für den Fall geeignet, bei dem die unter Test stehende Vorrichtung DUT aus einer Speichervorrichtung besteht. Die zweite Ausführungsform enthält N Entscheidungsschaltungen 23&sub1; - 23N, von denen jede aus dem zuvor erwähnten digitalen Komparator DC und einem Vergleichsspeicher CMA besteht. Die Speicher CMA werden durch einen Speicher gebildet, der eine Kapazität gleich M Worte x N Bits besitzt, worin M eine beliebige ganze Zahl ist. Das heißt, jeder der Speicher CMA kann Ein-Bit-Vergleichsergebnisse für M verschiedener Eingabemuster speichern.
Fig. 5C veranschaulicht einen Speicherbereich eines Speichers mit einer Kapazität von M x N Bits, der die Speicher CMA der Entscheidungsschaltungen 23&sub1; - 23N bildet. Ein Adressensignal ADD, welches von der CPU zu den Speichern CMA zugeführt wird, wird so ausgewählt, daß sie identisch mit einer Adresse für die unter Test stehende Vorrichtung DUT ist. Das Adressensignal ADD wird in einem Testprogramm gesetzt, welches durch die CPU gesteuert wird. Wenn ein Eingabemuster entsprechend einem Wert des Adressensignals ADD der unter Test stehenden Vorrichtung DUT zugeführt wird, werden die Vergleichsergebnisse in einen entsprechenden Einwort-Bereich, der aus N Bits besteht, eingeschrieben. Wenn ein unterschiedliches Eingabemuster zu der Vorrichtung DUT zugeführt wird, werden die Vergleichsergebnisse in einen entsprechenden Einwort-Bereich eingeschrieben.
Es folgt nun eine Beschreibung von Beispielen der Eingabemuster, die in dem Fall verwendet werden, bei dem die unter Test stehende Vorrichtung DUT ein Speicher ist. Bei einem herkömmlichen Test, der als SCAN bezeichnet wird, wird die folgende Schreib-/Leseoperation durchgeführt: W00, W10,..., WnO, ROO, R10,..., RnO, W01, W11,..., Wn1, R01, R11,..., Rn1, worin Wi0 und Wil das Schreiben von Daten "0" und "1" für eine Adresse i (i = 0 - n) jeweils anzeigen und worin RiO und Ril jeweils das Lesen von Daten "0" und "1" anzeigen. Bei einem anderen SCAN-Test, der als,,strip" bezeichnet wird, wird die folgende Schreib-/Leseoperation ausgeführt: W00, W11, W20,..., R00, R11, R20, ..., W01, W10, W21,..., R01, R10, R21,... Bei einem Test, der als "pingpong" bezeichnet wird, wie in Fig. 5D gezeigt ist, werden Daten "1" in den Bereich (0, 0) des Speichers eingeschrieben, wobei die erste Figur eine Reihenadresse und wobei die zweite Figur eine Spaltenadresse angibt. Als nächstes werden Daten "0" in dem Bereich (0, 1) gelesen und es werden Daten "1" in den gleichen Bereich eingeschrieben. Es werden dann Daten "0" gelesen und Daten "1" in den gleichen Bereich eingeschrieben. Solche eine Prozedur wird wieder holt durchgeführt.
Fig. 7 zeigt ein Schaltungsdiagramm einer alternativen Konfiguration einer Bereichsschaltungsanordnung. Die veranschaulichte Schaltungsanordnung enthält Reihenschaltungen, von denen jede eine spezifische Anzahl von Bereichsschaltungen enthält. Beispielsweise enthält eine Reihenschaltung für die Entscheidungsschaltung 13N die N-1 Bereichs schaltungen.
Die Testvorrichtung TD kann auf einem Halbleiterchip ausgebildet sein, so daß eine Halbleitervorrichtung mit der Testvorrichtung TD ausgebildet werden kann.
Die vorliegende Erfindung ist nicht auf die zuvor erwähnten Ausführungsformen beschränkt und es sind Abände rungen und Abwandlungen möglich, ohne dadurch den Rahmen der vorliegenden Erfindung zu verlassen.

Claims

1. Testvorrichtung für eine Elektronikvorrichtung (DUT), mit einer Mustererzeugungseinrichtung (PGU) zum Generieren von wenigstens einem Eingabemuster, wobei die unter Test stehende Elektronikvorrichtung mit dem Eingabemuster beschickt wird und ein entsprechendes Ausgangssignal (OUTa) erzeugt, dadurch gekennzeichnet, daß die Testvorrichtung folgendes aufweist:

eine Vielzahl von Komparatoren (DC), von denen jeder zum Empfangen eines entsprechenden Ausgangssignals in paralleler Form von der unter Test stehenden Elektronikvorrichtung und eines erwarteten Signals (OUTe) geschaltet ist, so daß die Komparatoren das Ausgangssignal mit dem erwarteten Ausgangssignal in Abhängigkeit von Zeitsteuersi gnalen (S, S&sub1;, S&sub2;, ... SN), die eine Aufeinanderfolge von Zeitverzögerungen festlegen, vergleichen und von denen jedes einem entsprechenden Komparator zugeordnet ist, um dadurch wechselseitig verschiedene Zeitsteuerungen des Vergleichs (t&sub1;, t&sub2;, ..., tN) zu erstellen; und

eine Speichereinrichtung (CM) zum Speichern der Vergleichsergebnisse, die von den Komparatoren zugeführt werden, wodurch die Laufzeit-Eigenschaften der unter Test stehenden Elektronikvorrichtung aus den in der Speichereinrichtung abgespeicherten Vergleichsergebnissen erhalten werden.

2. Testvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß sie ferner eine Einrichtung (TG) zum Erzeugen eines Strobesignais (S, S&sub1;,) und eine Verzögerungseinrichtung zum Verzögern des Strobesignals und zum Erzeugen einer Vielzahl von verzögerten Strobesignalen (S&sub2; - SN) enthält, die den jeweiligen Komparatoren zugeführt werden, wobei die Komparatoren das Ausgangssignal mit dem erwarteten Wert nach dessen signalmäßiger Auslösung durch die entsprechenden Strobesignale (S&sub1; - SN) vergleichen.

3. Testvorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Verzögerungseinrichtung eine Vielzahl von Verzögerungsschaltungen (R) enthält, die in Reihe geschaltet sind, und daß das durch die Strobesignal-Erzeugungseinrichtung (TG) erzeugte Strobesignal (S) an die Verzögerungsschaltung der ersten Stufe angelegt ist.

Testvorrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Verzögerungseinrichtung eine Vielzahl von Verzögerungsleitungen enthält, die an die jeweiligen Komparatoren (DC) gekoppelt sind und daß jede der Vielzahl der Verzögerungsleitungen eine spezifische unterschiedliche Zahl von Verzögerungsschaltungen (R) mit der gleichen Verzögerungszeit (T) enthält.

5. Testvorrichtung nach Anspruch 3 oder Anspruch 4, dadurch gekennzeichnet, daß jede der Verzögerungsschaltungen ein Verzögerungselement (G) enthält und einen an das Verzögerungselement angeschlossenen Schalter (SW1, SW2), über den das verzögerte Strobesignal von diesem aus zugeführt wird.

6. Testvorrichtung nach irgendeinem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß sie ferner eine Pegelvergleichseinrichtung (COMP) enthält, die zwischen die unter Test stehende Elektronikvorrichtung (DUT) und die Vielzahl der Komparatoren (DC) gekoppelt ist, um den Pegel des von der unter Test stehenden Elektronikvorrichtung zugeführten Ausgangssignals mit vorbestimmten Pegeln (VOH, VOL) zu vergleichen und um zu bestimmen, ob das Ausgangssignal von der Elektronikvorrichtung auf einem hohen Pegel oder auf einem niedrigen Pegel liegt.

7. Testvorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Pegelvergleichseinrichtung (COMP) einen ersten Komparator (C1) enthält, der das von der unter Test stehenden Elektronikvorrichtung (DUT) zugeführte Ausgangssignal mit einer hochpegeligen Bezugsspannung (VOH) vergleicht und der eine erste Spannung (V1) ausgibt, welche das Vergleichsergebnis anzeigt, und einen zweiten Komparator (C2) enthält, der das von der unter Test stehenden Elektronikvorrichtung zugeführte Ausgangssignal mit einer niedrigpegeligen Bezugsspannung (Vol) vergleicht und eine zweite Spannung (V2) ausgibt, welche das Vergleichsergebnis anzeigt, und daß die erste und die zweite Spannung als das Ausgangssignal von der unter Test stehenden Elektronikvorrichtung an die Vielzahl der Komparatoren (DC) zugeführt werden.

8. Testvorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß jeder der Komparatoren (DC) den Pegel des Ausgangssignals (OUTa), der durch die erste und die zweite Spannung (V1, V2) definiert ist, mit dem erwarteten Ausgangssignal (OUTe) vergleicht.

9. Testvorrichtung nach irgendeinem der Ansprüche 2 bis 8, dadurch gekennzeichnet, daß die unter Test stehende Elektronikvorrichtung (DUT) mit einer Vielzahl von Komparatoren über eine Signalleitung (L1, L2) gekoppelt ist und daß die Verzögerungszeit von jedem der verzögerten Strobesignale (S&sub2; - SN) eine Laufzeit (AT) enthält, die durch die Signalleitung bewirkt wird.

10. Testvorrichtung nach irgendeinem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die Mustererzeugungseinrichtung (PGU) eine Vielzahl von unterschiedlichen Eingabemustern erzeugt und daß die Speichereinrichtung eine Speicherkapazität besitzt, die ausreichend ist, um die Vergleichsergebnisse für die unterschiedlichen Eingabemuster abzuspeichern.

11. Testvorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Speichereinrichtung (CM) einen Speicher mit ausreichender Speicherkapazität enthält und daß die unter Test stehende Elektronikvorrichtung eine Speichervorrichtung ist, und daß die Testvorrichtung ferner aufweist: eine Adressenerzeugungseinrichtung (CPU) zum Erzeugen eines Adressensignais (ADD), welches dem Speicher und der unter Test stehenden Elektronikvorrichtung zuzuführen ist, und daß die Eingabemuster Werten des Adressensignais entsprechen, welches von der Adressenerzeugungseinrichtung abgeleitet wurde.

12. Testvorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die Speichereinrichtung und die unter Test stehende Elektronikvorrichtung (DUT) mit dem gleichen Adressensignal (ADD) beschickt werden, welches von der Adressenerzeugungseinrichtung (CPU) abgeleitet wurde.

13. Verfahren zum Testen einer Elektronikvorrichtung (DUT) mit dem Schritt, bei dem die unter Test stehende Elektronikvorrichtung mit wenigstens einem Eingabemuster beschickt wird, die unter Test stehende Elektronikvorrichtung ein entsprechendes Ausgangssignal (OUTa) erzeugt, dadurch gekennzeichnet, daß das Verfahren die folgenden Schritte umfaßt...

Vergleichen des Ausgangssignals mit einem erwarteten Ausgangssignal (OUTe) über eine aufeinanderfolgende Anzahl von unterschiedlichen Verzögerungszeiten unter Verwendung einer Vielzahl von Komparatoren, von denen jeder so angeschaltet ist, um eine jeweilige wechselseitig verschiedene Zeitsteuerung des Vergleichs zu erstellen (t&sub1;, t&sub2;, ... tN); und

Speichern der Vergleichsergebnisse, die mit den verschiedenen Zeitsteuerungen zugeführt werden, in einem Speicher (CM), wodurch die Laufzeit-Eigenschaften der unter Test stehenden Elektronikvorrichtung aus den in dem Speicher abgespeicherten Vergleichsergebnissen erhalten werden.

14. Halbleitervorrichtung mit:

einem Halbleiterchip; und

einer Testvorrichtung (TD) des Anspruches 10