DE3786768T2 - Halbleitergerät mit programmierbaren Nur-Lesespeicherzellen für spezifischen Modus. - Google Patents

Halbleitergerät mit programmierbaren Nur-Lesespeicherzellen für spezifischen Modus.

Info

Publication number
DE3786768T2
DE3786768T2 DE87310864T DE3786768T DE3786768T2 DE 3786768 T2 DE3786768 T2 DE 3786768T2 DE 87310864 T DE87310864 T DE 87310864T DE 3786768 T DE3786768 T DE 3786768T DE 3786768 T2 DE3786768 T2 DE 3786768T2
Authority
DE
Germany
Prior art keywords
memory
semiconductor device
circuit
programmable read
specific mode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE87310864T
Other languages
English (en)
Other versions
DE3786768D1 (de
Inventor
Atsushi Shirakaba Kop Takeuchi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Application granted granted Critical
Publication of DE3786768D1 publication Critical patent/DE3786768D1/de
Publication of DE3786768T2 publication Critical patent/DE3786768T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G06F15/7814—Specially adapted for real time processing, e.g. comprising hardware timers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleiteranordnung mit programmierbaren Festwertspeicherzellen für einen spezifischen Modus, insbesondere auf eine Halbleiteranordnung mit einem programmierbaren Festwertspeicher (PROM), um die Halbleiteranordnung in einen spezifischen Modus in Übereinstimmung mit den Inhalten des PROM zu bringen.
  • Im allgemeinen wird, um eine Halbleiteranordnung in einen spezifischen Modus zu bringen, ein Hochpotential-Signal mit einem Pegel, der höher ist als ein Normalpotential-Signal, an eine Kontaktstelle der Halbleiteranordnung angelegt. Das Hochpotential-Signal wird durch eine zusätzliche Spezialeinrichtung, wie einen Hochpotentialgenerator, während der Herstellung erzeugt, und so wird die Halbleiteranordnung nur während der Herstellung der Halbleiteranordnung in den spezifischen Modus gebracht, und daher sollte die Halbleiteranordnung nicht in den spezifischen Modus gebracht werden, während ein Benutzer die Halbleiteranordnung beim Normalpotential betreibt.
  • Es ist zu beachten, daß zum Testen derartiger Anordnungen durch ein Einbrennverfahren der Hersteller eine zusätzliche Einrichtung zum Anlegen des oben beschriebenen Signals mit hohem Potential an die Kontaktstelle der Halbleiteranordnung vorsehen muß, um die Halbleiteranordnung in den spezifischen Modus, in diesem Fall in einen Testmodus, zu bringen. Diese und andere Probleme in der verwandten Technik werden nachstehend detailliert erläutert.
  • Das Dokument DE-A-3 232 215 offenbart eine monolithische integrierte Halbleiterschaltung, mit einem Adressendecoder zum Steuern eines zu adressierenden Teils der Schaltung, Eingängen, die mit dem Adressendecoder verbunden sind, zum Zuführen externer Adressierungssignale, und einem Testdecoder, der zu kritischen Punkten der integrierten Schaltung oder zu damit monolithisch kombinierten Testschaltungen führt, wobei der Testdecoder mit dem Adressendecoder verbunden ist und mit den die externen Adressierungssignale zu führenden Zufuhreinheiten zum direkten Empfangen zumindest eines Teils der externen Adressierungssignale ohne Intervention des Adressendecoders verbunden ist, und wobei zu adressierende Schaltungsteile mit dem Testdecoder verbunden sind und von diesem gesteuert werden. Ein Umschaltabschnitt in Form eines Schaltungskreises ist mit dem Testdecoder zum Zuführen eines spezifischen Umschaltsignals verbunden, um zu bewirken, daß der Testdecoder aktiviert wird, und um zu bewirken, daß der Adressendecoder in einen Ruhezustand versetzt wird.
  • Das Dokument EP-A-0 115 170 offenbart ein Verfahren zum Programmieren für eine programmierbare Schaltung in einem Redundanzschaltungssystem, welches Redundanzschaltungssystem einen RAM, der normale und Ersatzspeicherzellenreihen aufweist, die auf einem gemeinsamen Chip gebildet sind, und die programmierbare Schaltung enthält. Die programmierbare Schaltung weist eine Vielzahl von selektiv durchbrennbaren Schmelzverbindungen auf, die während einer Testphase verwendet werden, um fehlerhafte Schaltungen durch redundante Schaltungen zu ersetzen, ohne den Betriebsmodus der gesamten Schaltung zu ändern.
  • Gemäß dieser Erfindung ist eine Halbleiteranordnung mit einer internen Schaltung für einen Betrieb unter einem normalen Modus und einem spezifischen Modus, und Anschlüssen; dadurch gekennzeichnet, daß sie ferner umfaßt:
  • einen programmierbaren Festwertspeicher;
  • eine Programmschaltung, welche operativ mit den Anschlüssen und dem programmierbaren Festwertspeicher verbunden ist, zum Programmieren des programmierbaren Festwertspeichers in Übereinstimmung mit an die Anschlüsse angelegten Potentialen; und
  • eine Diskriminierungsschaltung, die operativ mit dem programmierbaren Festwertspeicher verbunden ist, zum Diskriminieren von Inhalten des programmierbaren Festwertspeichers und zum Erzeugen eines Steuersignals, um den Betriebsmodus der internen Schaltung zu bestimmen, wobei der Betriebsmodus der internen Schaltung durch Ändern der Programmierung des programmierbaren Festwertspeichers ansprechend auf die an die Anschlüsse angelegten Potentiale geändert wird.
  • Die vorliegende Erfindung ermöglicht es, daß die Halbleiteranordnung in einen spezifischen Betriebsmodus gebracht wird und aus dem spezifischen Modus ohne zusätzliche Einrichtung geändert wird, sobald sie jedoch geändert wurde, ist es nicht wahrscheinlich, daß sie während des Betriebs durch einen Endbenutzer in den spezifischen Modus gebracht wird.
  • Die vorliegende Erfindung wird durch die Beschreibung der bevorzugten Ausführungsformen besser verständlich, wie nachstehend mit Bezugnahme auf die beigeschlossenen Zeichnungen ausgeführt, in denen:
  • Fig. 1 ein Blockbild ist, das eine herkömmliche Halbleiteranordnung mit einer Testmodus-Starteinrichtung veranschaulicht;
  • Fig. 2 ein Schaltbild ist, das ein Beispiel eines Teils der in Fig. 1 gezeigten herkömmlichen Halbleiteranordnung veranschaulicht;
  • Fig. 3 ein Blockschaltbild ist, das ein Prinzip einer Halbleiteranordnung mit programmierbaren Festwertspeicherzellen für eine spezifischen Modus gemäß der vorliegenden Erfindung veranschaulicht;
  • Fig. 4 ein Schaltbild ist, das eine bevorzugte Ausführungsform einer Halbleiteranordnung gemäß der vorliegenden Erfindung veranschaulicht;
  • Fig. 5 ein Blockschaltbild ist, das einen EPROM veranschaulicht, zu dem ein Beispiel spezifischer Modi gebracht wird; und
  • Fig. 6 ein Schaltbild zur Erläuterung eines spezifischen Modus des in Fig. 5 gezeigten EPROM ist.
  • Zum besseren Verständnis der bevorzugten Ausführungsformen werden zuerst die Probleme der verwandten Technik erläutert.
  • Fig. 1 ist ein Blockbild, das eine herkömmliche Halbleiteranordnung mit einer Testmodus-Starteinrichtung veranschaulicht. Wie in Fig. 1 gezeigt, ist eine Kontaktstelle P einer Halbleiteranordnung mit einer internen Schaltung 105 verbunden, und wird ein Signal von der Kontaktstelle P direkt zur internen Schaltung 105 übertragen. Die Kontaktstelle P ist auch mit einer Schaltung 103 zum Detektieren hoher Spannungen verbunden. Wenn ein Hochpotential-Signal mit einem Pegel, der höher ist als ein Normalpotential-Signal, an die Kontaktstelle P der Halbleiteranordnung angelegt wird, erzeugt die Schaltung 103 zum Detektieren hoher Spannungen ein Startsignal. Das Startsignal wird zu einer Schaltung 104 zum Starten eines spezifischen Tests übertragen, und die Schaltung 104 zum Starten eines spezifischen Tests führt einen spezifischen Test an der internen Schaltung 105 durch. Das heißt, wenn das Hochpotential-Signal an die Kontaktstelle P der Halbleiteranordnung angelegt wird, ist die Halbleiteranordnung einem spezifischen Testbetrieb ausgesetzt. Dieses Hochpotential-Signal wird durch eine zusätzliche Spezialeinrichtung, wie einen Hochpotentialgenerator, während der Herstellung der Halbleiteranordnung erzeugt, und so wird die Halbleiteranordnung nur während der Herstellung hiervon in den Testmodus gebracht. Demgemäß sollte der Testmodus nicht in der Halbleiteranordnung gestartet werden, während ein Benutzer die Halbleiteranordnung beim Normalpotential betreibt.
  • Fig. 2 ist ein Schaltbild, das ein Beispiel eines Teils der in Fig. 1 gezeigten herkömmlichen Halbleiteranordnung veranschaulicht. Die Schaltung 103 zum Detektieren hoher Spannungen ist in einer Halbleiteranordnung enthalten, wie in der obigen Beschreibung mit Bezugnahme auf Fig. 1. Wenn ein Hochpotential-Signal (z. B. 8 Volt) für einen Testmodus mit einem Pegel, der höher ist als ein Normalpotential-Signal, das einen vorherbestimmten Spannungsbereich (z. B. von 0 Volt bis 5 Volt) aufweist, an eine Kontaktstelle P der Halbleiteranordnung angelegt wird, erzeugt die Schaltung zum Detektieren hoher Spannungen ein Startsignal, um die Halbleiteranordnung in den Testmodus zu bringen. In dieser herkömmlichen Halbleiteranordnung wird der spezifische Test an der Halbleiteranordnung nur dann durchgeführt, wenn ein Hochpotential-Signal mit einem Pegel, der höher ist als das Normalpotential-Signal, kontinuierlich an die Kontaktstelle P angelegt wird.
  • Beispielsweise umfaßt die interne Schaltung 105 eine Speicheranordnung mit einer Vielzahl von Wortleitungen, und ist der obige Testmodus eine Auswahl aller Wortleitungen der Speicheranordnung. In dieser Auswahl aller Wortleitungen wird ein Testsignal an alle Wortleitungen angelegt, und wird ein Einbrennen an der Halbleiteranordnung in kurzer Zeit durchgeführt, da das Testsignal an alle Wortleitungen gleichzeitig angelegt werden kann, und so alle mit jeder Wortleitung verbundenen Zellen parallel und in kurzer Zeit getestet werden können. Es ist zu beachten, daß das Einbrennen verschiedene Betriebstests zum Stabilisieren der Qualität der Halbleiteranordnung und Detektieren von Substandardanordnungen einschließt. Daher ist ein Einbrennen für die Halbleiteranordnung notwendig, um die Betriebscharakteristik der Anordnung zu garantieren. Ein Betriebslebensdauertest der durch ein Einbrennen vorgenommenen Betriebstests wird vorzugsweise unter einer hohen Temperatur durchgeführt, da ein fehlerhafter Teil der Halbleiteranordnung bei einer hohen Temperatur leichter entdeckt wird.
  • Demgemäß kann, wenn ein Einbrennen unter einer hohen Temperatur erfolgt, der Betriebslebensdauertest durch ein Einbrennen rasch beendet werden, und die Anzahl für den Test benötigter Proben kann, verglichen mit der für einen Test bei Raumtemperatur erforderlichen, verringert werden.
  • In der herkömmlichen Halbleiteranordnung wird die interne Schaltung 105 nur dann in den Zustand der Auswahl aller Wortleitungen des spezifischen Modus gebracht, wenn ein Hochpotential-Signal mit einem Pegel, der höher ist als das Normalpotential-Signal, an die Kontaktstelle P angelegt wird. Dieses Hochpotential-Signal wird durch den Hochpotentialgenerator erzeugt, und daher muß der Hochpotentialgenerator für die Vorrichtung zum Testen des Betriebslebensdauertests durch ein Einbrennen vorgesehen sein, indem das Hochpotential-Signal an die Kontaktstelle P der Halbleiteranordnung kontinuierlich während des Tests angelegt wird.
  • Die zusätzliche Einrichtung, wie ein Hochpotentialgenerator, der bei einer hohen Temperatur zum Beschleunigen des Betriebslebensdauertests durch ein Einbrennen verwendet werden kann, ist jedoch für einen Hersteller schwierig vorzusehen.
  • Als nächstes erfolgt eine Beschreibung des Prinzips einer Halbleiteranordnung mit programmierbaren Festwertspeicherzellen für einen spezifischen Modus gemäß der vorliegenden Erfindung.
  • Fig. 3 ist ein Blockschaltbild, das ein Prinzip einer Halbleiteranordnung mit programmierbaren Festwertspeicherzellen für einen spezifischen Modus gemäß der vorliegenden Erfindung veranschaulicht. Wie in Fig. 3 gezeigt, bezeichnet die Bezugszahl 1 eine Programmschaltung und die Bezugszahl 2 einen PROM, der durch die Programmschaltung 1 programmiert wird. Die Bezugszahl 3 bezeichnet eine Diskriminierungsschaltung zum Diskriminieren der Inhalte des PROM 2, die Bezugszahl 4 eine Schaltung zum Starten eines spezifischen Modus und die Bezugszahl 5 eine interne Schaltung. Die Schaltung 4 zum Starten des spezifischen Modus bringt die interne Schaltung 3 in einen spezifischen Modus, beispielsweise einem Testmodus, in Übereinstimmung mit einer Ausgabe der Diskriminierungsschaltung 3. Der PROM 2 wird als Testmodus oder als normaler Modus durch die Programmschaltung 1 in Übereinstimmung mit Signalen von den drei Kontaktstellen P&sub1;, P&sub2;, P&sub3; der Halbleiteranordnung programmiert. Beispielsweise wird der PROM 2 als der Testmodus programmiert, bevor der Betriebslebensdauertest durchgeführt wird, und die Diskriminierungsschaltung 3 gibt durch Diskriminieren der Inhalte des PROM 2 ein Startsignal zur Schaltung 4 zum Starten des spezifischen Modus aus. Die Schaltung 4 zum Starten des spezifischen Modus bringt die interne Schaltung 5 in den Testmodus, wenn sie das Startsignal von der Diskriminierungsschaltung 3 empfängt. In diesem Testmodus der internen Schaltung 5 wird beispielsweise ein Betriebslebensdauertest durch ein Einbrennen an der internen Schaltung 5 durchgeführt. Nach dem Betriebslebensdauertest wird der PROM 2 auf den normalen Betriebsmodus programmiert, und die Diskriminierungsschaltung 3 gibt kein Startsignal an die Schaltung 4 zum Starten des spezifischen Modus durch Diskriminieren der Inhalte des PROM 2 aus. Daher wird die interne Schaltung 5 in den normalen Modus gesetzt und die Halbleiteranordnung für den Benutzer verfügbar.
  • Fig. 4 ist ein Schaltbild, das eine bevorzugte Ausführungsform einer Halbleiteranordnung gemäß der vorliegenden Erfindung veranschaulicht. In Fig. 4 bezeichnet die Bezugszahl 2 einen 2-Bit-PROM, der durch die Programmschaltung 1 programmiert wird. In dieser Ausführungsform hat der PROM beispielsweise löschbare, programmierbare Festwertspeicher (EPROM)-Zellen vom schwebenden Gatetyp. Die Bezugszahl 3 bezeichnet eine Diskriminierungsschaltung zum Diskriminieren von 2 Bits der Ausgänge OUT&sub1;, OUT&sub2; des PROM, und die Bezugszahl 4 bezeichnet eine Schaltung zum Starten eines spezifischen Modus, um eine interne Schaltung 5 zu vier Arten spezifischer Modi zu bringen. Wenn die interne Schaltung 5 EPROM-Zellen umfaßt, sind die vier Arten von Modi beispielsweise eine Auswahl aller Wortleitungen und aller Bitleitungen der EPROM-Zellen. Die Bezugszeichen VCC und VPP sind beispielsweise 5 V bzw. 25 V. In der obigen Beschreibung kann der 2-Bit-PROM nicht nur die löschbaren, programmierbaren Festwertspeicherzellen vom schwebenden Gatetyp verwenden, sondern auch beispielsweise elektrisch änderbare Festwertspeicherzellen und schmelzprogrammierbare Festwertspeicherzellen.
  • Die Programmschaltung 1 umfaßt vier Schaltungen 11, 12, 13, 14. Die Schaltung 11 erzeugt ein Programmsignal PRGO in Übereinstimmung mit einem Potential einer Kontakt stelle P&sub0;. In diesem Fall ist eine logische Beziehung zwischen dem Potential der Kontaktstelle P&sub0; und dem Potential des Programmsignals PRGO wie folgt:
  • Ferner erzeugt die Schaltung 12 ein erstes Programmsignal PRG1 in Übereinstimmung mit den Potentialen des Programmsignals PRG0 und einer Kontaktstelle P&sub1;, und in diesem Fall ist das Potential des Programmsignals PRG1 wie folgt:
  • Ähnlich erzeugt die Schaltung 13 ein zweites Programmsignal PRG2 in Übereinstimmung mit den Potentialen des Programmsignals PRG0 und einer Kontaktstelle P&sub2;, und in diesem Fall ist das Potential des Programmsignals PRG2 wie folgt:
  • Ferner erzeugt die Schaltung 14 eine Gatespannung VG an Zellen C&sub1;, C&sub2; im PROM 2 in Übereinstimmung mit den Potentialen des Programmsignals PRG0, und in diesem Fall:
  • Demgemäß wird im PROM 2, wenn das Potential der Kontaktstelle P&sub0; auf dem Hochpegel (HH) ist und das Potential der Kontaktstelle P&sub1; auf dem Niederpegel (L) ist, die Zelle c&sub1; programmiert, und wird, wenn das Potential der Kontaktstelle P&sub0; auf dem Hochpegel (HH) ist und das Potential der Kontaktstelle P&sub2; auf dem Niederpegel (L) ist, die Zelle C&sub2; programmiert. In dieser Ausführungsform werden die Zellen C&sub1;, C&sub2; nicht im anfänglichen Zustand programmiert, und daher sind beide Ausgänge OUT&sub1;, OUT&sub2; des PROM 2 auf dem Niederpegel. Wenn ein Test, wie ein Betriebslebensdauertest durch ein Einbrennen durchgeführt wird, sind die Ausgänge OUT&sub1;, OUT&sub2; des PROM 2 auf dem Hochpegel bzw. Niederpegel, da das Potential der Kontaktstelle P&sub0; auf dem Hochpegel (HH) ist und das Potential der Kontaktstelle P&sub2; auf dem Niederpegel (L) ist, und so wird die Zelle C&sub1; programmiert.
  • Außerdem sind, wenn der Testbetrieb beendet ist, beide Ausgänge OUT&sub1;, OUT&sub2; des PROM 2 auf dem Hochpegel, da das Potential der Kontaktstelle P&sub0; auf dem Hochpegel (HH) ist und das Potential der Kontaktstelle P&sub2; auf dem Niederpegel (L) ist, und so wird die Zelle C&sub2; programmiert.
  • Die Diskriminierungsschaltung 3 erzeugt ein Testmodus- Startsignal T durch Detektieren einer Diskrepanz zwischen den Ausgängen OUT&sub1;, OUT&sub2; des PROM 2. Daher umfaßt die Diskriminierungsschaltung 3 Leseschaltungen 31, 32 zum Lesen jedes Ausgangs OUT&sub1;, OUT&sub2; des PROM 2 und eine Exklusiv- ODER-Schaltung 33. Das heißt, die Exklusiv-ODER-Schaltung 33 erzeugt nur dann ein Hochpegelsignal, das das Testanweisungssignal T ist, wenn die beiden Ausgänge OUT&sub1;, OUT&sub2; des PROM 2 eine Diskrepanz dazwischen aufweisen.
  • Die Schaltung 4 zum Starten des spezifischen Modus enthält eine Vielzahl von UND-Schaltungen G&sub1; G&sub8; und eine Vielzahl von spezifischen Modusschaltungen 41, 42, 43, 44 in Übereinstimmung mit den Potentialen der Kontaktstellen P&sub3;, P&sub4;. Daher bringt, während das Testmodus-Startsignal T erzeugt wird, die spezifische Modusschaltung 4 die interne Schaltung 5 in den spezifischen Modus der spezifischen Modusschaltungen 41, 42, 43, 44 in Übereinstimmung mit den Potentialen der Kontaktstellen P&sub3;, P&sub4;. Wenn beide Potentiale der Kontaktstellen P&sub3;, P&sub4; auf dem Niederpegel sind, wird die interne Schaltung 5 in den spezifischen Modus der spezifischen Modusschaltung 41, beispielsweise zur Auswahl aller Wortleitungen, gebracht. Es wird nämlich ein Signal S&sub1;&sub0; der spezifischen Modusschaltung 41 zur internen Schaltung 5 ausgegeben, und die interne Schaltung 5 wird in den Zustand der Auswahl aller Wortleitungen gebracht. Wenn das Potential der Kontaktstelle P&sub3; auf dem Niederpegel ist und das Potential der Kontaktstelle P&sub4; auf dem Hochpegel ist, wird die interne Schaltung 5 in den spezifischen Modus der spezifischen Modusschaltung 42, beispielsweise in den Zustand der Auswahl aller Bitleitungen, gebracht.
  • Fig. 5 ist ein Blockschaltbild, das einen EPROM veranschaulicht, zu dem ein Beispiel spezifischer Modi gebracht wird. In Fig. 5 hat die Halbleiteranordnung, welche die EPROM-Schaltung enthält, die ein Beispiel der internen Schaltung 5 ist, eine Vielzahl von Kontaktstellen P&sub0; Pl-1, die mit einem Adressenpuffer 51 der EPROM- Schaltung 5 verbunden sind. Die Halbleiteranordnung wählt alle Wortleitungen WL&sub0; WLm-1 der EPROM-Schaltung 5 zum gleichzeitigen Testen aller Speicherzellen der EPROM-Schaltung 5 aus. Die Auswahl aller Wortleitungen erfolgt, wenn beide Potentiale der Kontaktstellen P&sub3;, P&sub4; auf dem Niederpegel sind, während das Testmodus-Startsignal T erzeugt wird. Wie oben mit Bezugnahme auf Fig. 4 beschrieben, sind die Kontaktstellen P&sub1;, P&sub2;, P&sub3; mit der Programmschaltung l verbunden, und sind die Kontaktstellen P&sub3;, P&sub4; mit der Schaltung zum Starten des spezifischen Modus verbunden. Wenn ein Ausgangssignal S&sub1;&sub0; der Schaltung 4 zum Starten des spezifischen Modus an einen Wortleitungsdecoder 52 der EPROM-Schaltung 5 ausgegeben wird, wird die EPROM-Schaltung 5 in den Zustand der Auswahl aller Wortleitungen WL&sub0; WLm-1 gebracht.
  • Fig. 6 ist ein Schaltbild zur Erläuterung eines spezifischen Modus des in Fig. 5 gezeigten EPROM. Wie in Fig. 6 dargestellt, ist ein Beispiel des spezifischen Modus eine Auswahl aller Wortleitungen WL&sub0; WLm-1 der Speicherzellen. Wenn das Signal S&sub1; auf dem Hochpegel ist, ist jedes Ausgangssignal S&sub1;&sub0; aller Inverterschaltungen I&sub0; Im-1 der spezifischen Modusschaltung 41 auf dem Niederpegel, und sind alle Wortleitungen WL&sub0; WLm-1 auf dem Hochpegel, welcher der Auswahlzustand ohne die Inhalte von Signalen A&sub0;, &sub0;, . . . , Al-1, l-1 ist, d. h. die EPROM-Schaltung 5 wird durch das Signal S&sub1;&sub0; von der Schaltung 4 zum Starten des spezifischen Modus in den Zustand der Auswahl aller Wortleitungen WL&sub0; WLm-1 gebracht. In der obigen Beschreibung hat, wenn der spezifische Modus eine Auswahl aller Bitleitungen BL&sub0; BLn-1 ist, die spezifische Schaltung 42 die gleiche Konfiguration wie die spezifische Modusschaltung 41.
  • In der obigen Beschreibung werden die mit der Programmschaltung 1 und der spezifischen Modusschaltung 4 verbundenen Kontaktstellen P&sub0; P&sub4; als Eingangs- oder Ausgangs-Kontaktstellen der internen Schaltung 5 verwendet, und werden die an die Kontaktstellen angelegten Eingangs- oder Ausgangssignale zur Zeit des Tests nicht verwendet. Daher können spezielle Kontaktstellen für den Test nicht verwendet werden. Außerdem kann der PROM 2 durch Bestrahlung mit ultravioletten Strahlen gelöscht werden, und so müssen bei der Rückkehr vom Testzustand in den Testbeendigungszustand die im PROM 2 gespeicherten Daten gelöscht werden, es ist jedoch schwierig, die im PROM 2 gespeicherten Daten nach Packen in eine IC zu löschen, da ultraviolette Strahlen nicht auf eine derartige gepackte IC eingestrahlt werden sollten. In dem Fall, in dem der EPROM eine IC mit einem Fenster zum Löschen gespeicherter Daten der gepackten IC ist, können die gespeicherten Daten gelöscht werden. Wenn die ultravioletten Strahlen auf das Fenster des PROM 2 eingestrahlt werden, werden jedoch auch die in Hauptspeicherzellen gespeicherten Daten durch die ultravioletten Strahlen gelöscht, und daher wird es bevorzugt, die ultravioletten Strahlen nicht auf das Fenster des gepackten EPROM einzustrahlen. Ferner sollte, wenn die Zellen des PROM 2 nicht-löschbare Zellen, wie eine Schmelzverbindung, sind, der Testzustand nicht durch Löschen in den Testbeendigungszustand zurückgeführt werden. Demgemäß wird die Testbeendigung vorzugsweise durch Programmieren der beiden Zellen C&sub1;, C&sub2; durchgeführt, wie in der obigen Ausführungsform beschrieben. In dieser Ausführungsform wird der PROM 2 nur dann programmiert, wenn das Potential der Kontaktstelle P&sub0; hoher ist als das Potential VCC, und daher kann ein Test nicht während eines normalen Benutzerbetriebs durchgeführt werden. Außerdem ist es zum Programmieren des PROM 2 notwendig, ein hohes Potential an die Kontaktstelle P&sub0; anzulegen, wenn jedoch der PROM 2 bereits programmiert ist, ist es nicht notwendig, zum Durchführen des Tests das hohe Potential kontinuierlich an die Kontaktstelle P&sub0; anzulegen. Demgemäß wird, um einen Test durch ein Einbrennen durchzuführen, der PROM 2 vor und nach der Testperiode durch Testen mit einem IC-Tester programmiert, und so kann der Test ohne Anbringen einer speziellen zusätzlichen Einrichtung an die Einbrennvorrichtung durchgeführt werden.

Claims (9)

1. Halbleiteranordnung, mit:
einer internen Schaltung (5) für einen Betrieb unter einem normalen Modus und einem spezifischen Modus, und Anschlüssen (P0, P1, P2); dadurch gekennzeichnet, daß sie ferner umfaßt:
einen programmierbaren Festwertspeicher (2);
eine Programmschaltung (1), die operativ mit den Anschlüssen (P0, P1, P2) und dem programmierbaren Festwertspeicher (2) verbunden ist, zum Programmieren des programmierbaren Festwertspeichers (2) in Übereinstimmung mit an die Anschlüsse (P0, P1, P2) angelegten Potentialen; und
eine Diskriminierungsschaltung (3), die operativ mit dem programmierbaren Festwertspeicher (2) verbunden ist, zum Diskriminieren von Inhalten des programmierbaren Festwertspeichers (2) und zum Erzeugen eines Steuersignals, um den Betriebsmodus der internen Schaltung (5) zu bestimmen, wobei der Betriebsmodus der internen Schaltung (5) durch Ändern der Programmierung des programmierbaren Festwertspeichers (2) ansprechend auf die an die Anschlüsse (P0, P1, P2) angelegten Potentiale geändert wird.
2. Halbleiteranordnung nach Anspruch 1, bei welcher die genannten Anschlüsse (P0, P1, P2) operativ mit der internen Schaltung (5) als Eingangs- oder Ausgangsanschlüsse verbunden sind.
3. Halbleiteranordnung nach Anspruch 1 oder 2, bei welcher der programmierbare Festwertspeicher (2) einen Speicher mit Zwei-Bit-Zellenkonfiguration umfaßt, und die Diskriminierungsschaltung das Steuersignal durch Diskriminieren einer Diskrepanz zwischen den im Speicher (2) gehaltenen Zwei-Bit-Daten ausgibt.
4. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, bei welcher der programmierbare Festwertspeicher (2) löschbare programmierbare Festwertspeicherzellen, elektrisch veränderbare Festwertspeicherzellen oder schmelzprogrammierbare Festwertspeicherzellen umfaßt.
5. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, bei welcher der spezifische Modus eine Vielzahl von unterschiedlichen Modi umfaßt, und die Diskriminierungsschaltung zwischen diesen diskriminieren kann.
6. Halbleiteranordnung nach einem der Ansprüche 1 bis 4, bei welcher der spezifische Modus einen Testmodus der internen Schaltung (5) umfaßt.
7. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, bei welcher die interne Schaltung (5) eine Speicheranordnung umfaßt, die eine Vielzahl von Wortleitungen aufweist, und während des spezifischen Modus alle Wortleitungen ausgewählt werden.
8. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, bei welcher die interne Schaltung (5) eine Speicheranordnung umfaßt, die eine Vielzahl von Bitleitungen aufweist, und während des spezifischen Modus alle Bitleitungen ausgewählt werden.
9. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, bei welcher der programmierbare Festwertspeicher (2) eine erste Speicherzelle (C1) und eine zweite Speicherzelle (C2) enthält, wobei die interne Schaltung vom normalen Modus in den spezifischen Modus gebracht wird, wenn die erste Speicherzelle (C1) programmiert wird, und die interne Schaltung vom spezifischen Modus in den normalen Modus gebracht wird, wenn die zweite Speicherzelle (C2) programmiert wird.
DE87310864T 1986-12-20 1987-12-10 Halbleitergerät mit programmierbaren Nur-Lesespeicherzellen für spezifischen Modus. Expired - Fee Related DE3786768T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61302811A JPH0752217B2 (ja) 1986-12-20 1986-12-20 半導体装置

Publications (2)

Publication Number Publication Date
DE3786768D1 DE3786768D1 (de) 1993-09-02
DE3786768T2 true DE3786768T2 (de) 1993-11-18

Family

ID=17913385

Family Applications (1)

Application Number Title Priority Date Filing Date
DE87310864T Expired - Fee Related DE3786768T2 (de) 1986-12-20 1987-12-10 Halbleitergerät mit programmierbaren Nur-Lesespeicherzellen für spezifischen Modus.

Country Status (5)

Country Link
US (1) US4965768A (de)
EP (1) EP0272848B1 (de)
JP (1) JPH0752217B2 (de)
KR (1) KR910005033B1 (de)
DE (1) DE3786768T2 (de)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0670776B2 (ja) * 1990-02-23 1994-09-07 株式会社東芝 半導体集積回路
US5072138A (en) * 1990-08-17 1991-12-10 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with sequential clocked access codes for test mode entry
US5072137A (en) * 1990-08-17 1991-12-10 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with a clocked access code for test mode entry
US5155704A (en) * 1990-10-16 1992-10-13 Micron Technology, Inc. Memory integrated circuit test mode switching
JP3282188B2 (ja) * 1991-06-27 2002-05-13 日本電気株式会社 半導体メモリ装置
US5497475A (en) * 1993-02-05 1996-03-05 National Semiconductor Corporation Configurable integrated circuit having true and shadow EPROM registers
JPH06243677A (ja) * 1993-02-19 1994-09-02 Hitachi Ltd 半導体記憶装置とメモリ装置及びその品種設定方法
JPH06274656A (ja) * 1993-03-20 1994-09-30 Hitachi Ltd マイクロコンピュータ
DE19819265C1 (de) * 1998-04-30 1999-08-19 Micronas Intermetall Gmbh Verfahren zum Parametrieren einer integrierten Schaltungsanordnung und integrierte Schaltungsanordnung hierfür
TW514925B (en) * 2000-07-12 2002-12-21 Texas Instruments Inc Fuse circuit
CN110927562B (zh) * 2019-12-19 2022-08-05 西安紫光国芯半导体有限公司 一种兼容老化测试的方法及其芯片

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4301535A (en) * 1979-07-02 1981-11-17 Mostek Corporation Programmable read only memory integrated circuit with bit-check and deprogramming modes and methods for programming and testing said circuit
US4380805A (en) * 1980-09-08 1983-04-19 Mostek Corporation Tape burn-in circuit
GB2094086B (en) * 1981-03-03 1985-08-14 Tokyo Shibaura Electric Co Non-volatile semiconductor memory system
JPS5885995A (ja) * 1981-11-18 1983-05-23 Nec Corp 記憶装置
DE3232215A1 (de) * 1982-08-30 1984-03-01 Siemens AG, 1000 Berlin und 8000 München Monolithisch integrierte digitale halbleiterschaltung
JPS59121699A (ja) * 1982-12-28 1984-07-13 Toshiba Corp 冗長性回路変更装置
US4658380A (en) * 1986-02-28 1987-04-14 Ncr Corporation CMOS memory margining control circuit for a nonvolatile memory

Also Published As

Publication number Publication date
JPS63157077A (ja) 1988-06-30
EP0272848A3 (en) 1990-04-18
US4965768A (en) 1990-10-23
JPH0752217B2 (ja) 1995-06-05
KR910005033B1 (ko) 1991-07-22
EP0272848B1 (de) 1993-07-28
DE3786768D1 (de) 1993-09-02
KR880008341A (ko) 1988-08-30
EP0272848A2 (de) 1988-06-29

Similar Documents

Publication Publication Date Title
DE69729771T2 (de) Integrierte Schaltung mit einer eingebauten Selbsttestanordnung
DE4328605C2 (de) Halbleiterspeichereinrichtung
DE69124170T2 (de) Automatisches Prüfausrüstungssystem, das eine Stiftscheibenarchitektur verwendet
DE3516755C2 (de)
DE69514450T2 (de) Prüfung eines nichtflüchtigen Speichers
DE2555435C2 (de) Monolithische hochintegrierte Halbleiterschaltung
DE4017616C2 (de)
DE69719301T2 (de) Flüchtiger Speicherchip mit nicht-flüchtigen Speicherplätzen zur Speicherung von Qualitätsinformation
DE69323681T2 (de) Stressprüfung für Speichernetzwerke in integrierten Schaltungen
DE4322994C2 (de) Halbleiterspeichervorrichtung und Verfahren zum Setzen des Test-Modus einer Halbleiterspeichervorrichtung
DE3833713A1 (de) Halbleiterspeichereinrichtung mit einer vorrichtung zum pruefen und korrigieren von fehlern
DE3906494C2 (de)
DE3782775T2 (de) Integrierte halbleiterschaltung.
DE69412230T2 (de) Verfahren zur Programmierung von Redundanzregistern in einer Spaltenredundanzschaltung für einen Halbleiterspeicherbaustein
DE3786768T2 (de) Halbleitergerät mit programmierbaren Nur-Lesespeicherzellen für spezifischen Modus.
DE3106727A1 (de) "verfahren und vorrichtung zum automatischen pruefen elektrischer und elektronischer schaltkreise"
DE69414960T2 (de) Halbleiterspeichergerät zur Ausführung einer Speicherprüfung
DE69724742T2 (de) Speicherfeldprüfschaltung mit Fehlermeldung
DE60311117T2 (de) Verfahren und schaltkreise zum identifizieren schwacher bit in einem mram
DE19615660A1 (de) Schaltung zur Aufbringung einer Belastungsspannung in eine Blockeinheit für die Verwendung in einer Halbleiterspeichervorrichtung
DE19807237C2 (de) Halbleiterbauelement-Testgerät
DE3827174A1 (de) Halbleiter-speichervorrichtung
DE69100796T2 (de) Integrierte Speicherschaltung mit Redundanz und verbesserter Adressierung in Testbetriebsart.
DE69326329T2 (de) Speicherzellen-Stromleseverfahren in Mikrosteuergerät
DE69300165T2 (de) Verfahren zur Reparatur defekter Elemente in einem Redundanzspeicher.

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee