JPS6066524A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
- Publication number
- JPS6066524A JPS6066524A JP17484683A JP17484683A JPS6066524A JP S6066524 A JPS6066524 A JP S6066524A JP 17484683 A JP17484683 A JP 17484683A JP 17484683 A JP17484683 A JP 17484683A JP S6066524 A JPS6066524 A JP S6066524A
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- Japan
- Prior art keywords
- converter
- value
- output
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
不発ｑ（４、アナログ／デジタル変換の分野で利用され
る。
る。
本発明は、逐次比較型Ａ／Ｄ変換器の改良に関する。
←）従来技術
逐次比較型Ａ／Ｄ変換器は、高速Ａ／Ｄ変換器として広
く使用されており、その代表例ｒまグ１，１図の通り構
成される。その図中で、１］ｉ４コンパレーク、１２汀
逐次比較レジスタ、１３はＤ／Ａ変換器、１８はラッチ
回路である。なお、タイミング用クロック発生器の図示
は省略さ、れている。
く使用されており、その代表例ｒまグ１，１図の通り構
成される。その図中で、１］ｉ４コンパレーク、１２汀
逐次比較レジスタ、１３はＤ／Ａ変換器、１８はラッチ
回路である。なお、タイミング用クロック発生器の図示
は省略さ、れている。
しかし、このような従来例にならって、高速、高分解能
の逐次比較型Ａ／Ｄ変換器を製作しようとする場合、高
速、高精度、つ−すりビット数の大きいＤ／Ａ変換器が
必要であり、従って、このようなり、／Ａ変換器の組合
わせだけで、価格が急激に上る１、例えば、１６ビツト
分解能のｊ丁次比較型Ａ／Ｄ ７Ａ′換器を製作しよう
とすると、１６ビツトのＤ／Ａ変換器が必要になって、
価格がつり上る。
の逐次比較型Ａ／Ｄ変換器を製作しようとする場合、高
速、高精度、つ−すりビット数の大きいＤ／Ａ変換器が
必要であり、従って、このようなり、／Ａ変換器の組合
わせだけで、価格が急激に上る１、例えば、１６ビツト
分解能のｊ丁次比較型Ａ／Ｄ ７Ａ′換器を製作しよう
とすると、１６ビツトのＤ／Ａ変換器が必要になって、
価格がつり上る。
（ハ）目的
木発り１の目的は、ビット数の小さなり／Ａ変換器を使
用して、少くともその倍のビット数によりデジタル値が
出力される、高速、高分解能の逐次比較型Ａ／Ｄ変換器
を提供することである。
用して、少くともその倍のビット数によりデジタル値が
出力される、高速、高分解能の逐次比較型Ａ／Ｄ変換器
を提供することである。
し９構成
前記の目的は、従来の逐次比較型Ａ／Ｄ変換器に対し、
変換終了によりレジスタ出力値を１つのラッチ回路にシ
フトシて、その時のＤ／Ａ変換器出力値とアナログ入力
値との差分値を出力する減算器と、その差分値をレジス
タのビット数による最大値で乗算する乗算器と、この乗
算出力値をアナログ入力値としてコンパレータに切換え
入力させる切換器とを付加して、変換スタートを繰返し
かけ、その変換終了により同様にレジスタ出力値を他の
下位ビットのラッチ回路に切換えシフトすることにより
、達成される。
変換終了によりレジスタ出力値を１つのラッチ回路にシ
フトシて、その時のＤ／Ａ変換器出力値とアナログ入力
値との差分値を出力する減算器と、その差分値をレジス
タのビット数による最大値で乗算する乗算器と、この乗
算出力値をアナログ入力値としてコンパレータに切換え
入力させる切換器とを付加して、変換スタートを繰返し
かけ、その変換終了により同様にレジスタ出力値を他の
下位ビットのラッチ回路に切換えシフトすることにより
、達成される。
（ホ）実施例
本発明の好適な実施例は、第２図について説明される。
ここでけ、１１が同様にコンパレータ、１２も同様に逐
次比較レジスタ、１３ｉｄ８ビツトのＤ／Ａ変換器、１
４ハバツフア、１５ハザンブル ホールド回路、ｌ６（
ｒｉ差動アンプ、１７ｆｌ増幅率か２（＝２５６）ノ増
幅器、１８ 七１９ ／ｉ各８ビットのラッチ回路であ
る。寸た、ａ ”−ｅはスイッチを示す。
次比較レジスタ、１３ｉｄ８ビツトのＤ／Ａ変換器、１
４ハバツフア、１５ハザンブル ホールド回路、ｌ６（
ｒｉ差動アンプ、１７ｆｌ増幅率か２（＝２５６）ノ増
幅器、１８ 七１９ ／ｉ各８ビットのラッチ回路であ
る。寸た、ａ ”−ｅはスイッチを示す。
この動作は、最初にスイッチａ、ｂを閉成して逐次比較
動作を行々−１８ビットの出力をラッチ回路１８にため
こむ。次に、Ｄ／Ａ変換器１３の出力をそのま１にして
、スイッチａ、ｂを開き、スイッチＣを閉成して、その
Ｄ／Ａ ｒＢ力値をサンプル ホールド回路１５にため
こむ。サンプル ホールド回路１５ ［Ｄ／Ａ出力値が
クロックにより正確にためこ才れたとき、スイッチＣを
開放して、スイッチｄ、ｅを閉成し、２回目の逐次比較
動作を行なう。
動作を行々−１８ビットの出力をラッチ回路１８にため
こむ。次に、Ｄ／Ａ変換器１３の出力をそのま１にして
、スイッチａ、ｂを開き、スイッチＣを閉成して、その
Ｄ／Ａ ｒＢ力値をサンプル ホールド回路１５にため
こむ。サンプル ホールド回路１５ ［Ｄ／Ａ出力値が
クロックにより正確にためこ才れたとき、スイッチＣを
開放して、スイッチｄ、ｅを閉成し、２回目の逐次比較
動作を行なう。
このとき、差動アンプ１６はアナログ入力値と最初の変
換終了時に得たＤ／Ａ出力値との差をとり、これを増幅
器１７で２５６倍して、この乗算出力値を２回目動作の
ためコンパレータｌｌｌ’ｒ入カする。この２回目の逐
次比較のデータは下位ビットのランチ回路１９にたくわ
えられる。２回目の変換終了後に、２つのラッチ目１路
１８．１９を読み出して１６ビツトのデジタルデータが
得られる。つまり、８ビツトのＤ／Ａ変換器１３で、２
倍の１６ビツトの出力が得られたわけである。なお、こ
の図示例でに、スイッチａ ”’−ｅのタイミング動作
用、また変換終了により比較レジスタ］２の出力をとり
こむラッチ回路へのタイミングパルスなどのクロック発
生器は、図示が省略されてｂる。変換時間Ｕ、デジタル
出力コードのビット数て決捷るので、スイッチａ ”
ｅの動作タイミングは容易に行なえる。
換終了時に得たＤ／Ａ出力値との差をとり、これを増幅
器１７で２５６倍して、この乗算出力値を２回目動作の
ためコンパレータｌｌｌ’ｒ入カする。この２回目の逐
次比較のデータは下位ビットのランチ回路１９にたくわ
えられる。２回目の変換終了後に、２つのラッチ目１路
１８．１９を読み出して１６ビツトのデジタルデータが
得られる。つまり、８ビツトのＤ／Ａ変換器１３で、２
倍の１６ビツトの出力が得られたわけである。なお、こ
の図示例でに、スイッチａ ”’−ｅのタイミング動作
用、また変換終了により比較レジスタ］２の出力をとり
こむラッチ回路へのタイミングパルスなどのクロック発
生器は、図示が省略されてｂる。変換時間Ｕ、デジタル
出力コードのビット数て決捷るので、スイッチａ ”
ｅの動作タイミングは容易に行なえる。
スイッチの構成は、図示実施例に限定されない。
例えば、スイッチｂ、ｃｉｒｊ１つの三路スイッチで構
成してもよい。
成してもよい。
水元ＩＪＩによれば、２０ビットのＡ／Ｄ変換器を設計
する場合、１０ビツトのＤ／Ａ変換器が使用可能であり
、増幅器の増幅率は、２１０ Ｋすればよい。
する場合、１０ビツトのＤ／Ａ変換器が使用可能であり
、増幅器の増幅率は、２１０ Ｋすればよい。
ｋ）＃Ｉ＋ 月１
水元ＥＩＩＩＵ、目的出力ビツト数の半分を有する、つ
まり安価なり／Ａ変換器が使用できて、全体のコストを
大きく節減できるという効果を奏する。
まり安価なり／Ａ変換器が使用できて、全体のコストを
大きく節減できるという効果を奏する。
第１図は従来例のブロック図、第２図はイ（発明の１実
施例を示すブロック図である。 １１ハコンパレーク、１２は逐次比較レジスタ、１３は
Ｄ／Ａ変換器、１６は差動アンプ、１７は増幅器、１８
と１９ハラッチ回路である。
施例を示すブロック図である。 １１ハコンパレーク、１２は逐次比較レジスタ、１３は
Ｄ／Ａ変換器、１６は差動アンプ、１７は増幅器、１８
と１９ハラッチ回路である。
Claims (2)
- （１） コンパレータ、逐次比較レジスタ及びＤ／Ａ変
換器を組合わせた逐次比較型Ｄ／Ａ変換器において、変
換終了によりレジスタ出力値をラッチ回路に／フトシて
、その時のＤ／Ａ変換器出力値とアナログ入力値との差
分値を出力する減算器と、その差分値をレジスタのビッ
ト数による最大値で乗算する乗算器と、この乗算出力値
をアナログ入力値さしてコンパレークに切換え入力させ
る切換器とを付加して、変換スタートを繰返しかけ、そ
の変１！ｌｉ！ｌ終了にＪ：り同様にレジスタ出力値を
他の下位ビットのランチ１０回路に切換えシフトして、
高分解能のデータが得られるようにしたことを特徴とす
る、Ａ／Ｄ変換器。 - （２） Ｄ／Ａ変換器、差動アンプ、増幅器、切換器及
びコンパレークのアナログ入力端予きが直列に接続され
、レジスタの出力に対し少くとも２つのラツチレ１路が
可動に接続されているこ七を特徴とする特許請求の範囲
第１項に記載のＡ／Ｄ変換器、・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17484683A JPS6066524A (ja) | 1983-09-21 | 1983-09-21 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17484683A JPS6066524A (ja) | 1983-09-21 | 1983-09-21 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6066524A true JPS6066524A (ja) | 1985-04-16 |
Family
ID=15985671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17484683A Pending JPS6066524A (ja) | 1983-09-21 | 1983-09-21 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6066524A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5028926A (en) * | 1988-12-07 | 1991-07-02 | Fujitsu Limited | Successive type analog-to-digital converter with a variable reference voltage for the digital to analog converter |
| EP0564143A2 (en) * | 1992-03-31 | 1993-10-06 | Texas Instruments Incorporated | Multi-mode analog to digital converter and method |
| JP2009164914A (ja) * | 2008-01-07 | 2009-07-23 | Toshiba Corp | Ａ／ｄ変換装置 |
| JP2012109948A (ja) * | 2010-10-19 | 2012-06-07 | Yamaha Corp | ヒシテリシス装置 |
-
1983
- 1983-09-21 JP JP17484683A patent/JPS6066524A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5028926A (en) * | 1988-12-07 | 1991-07-02 | Fujitsu Limited | Successive type analog-to-digital converter with a variable reference voltage for the digital to analog converter |
| EP0564143A2 (en) * | 1992-03-31 | 1993-10-06 | Texas Instruments Incorporated | Multi-mode analog to digital converter and method |
| EP0564143A3 (en) * | 1992-03-31 | 1997-01-29 | Texas Instruments Inc | Multi-mode analog to digital converter and method |
| JP2009164914A (ja) * | 2008-01-07 | 2009-07-23 | Toshiba Corp | Ａ／ｄ変換装置 |
| JP2012109948A (ja) * | 2010-10-19 | 2012-06-07 | Yamaha Corp | ヒシテリシス装置 |
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