DE68926158T2

DE68926158T2 - Einchip-Mikrorechner mit EPROM

Info

Publication number: DE68926158T2
Application number: DE68926158T
Authority: DE
Inventors: Mikio C O Nec Corporatio Saito
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Electronics Corp
Priority date: 1988-12-14
Filing date: 1989-12-14
Publication date: 1996-12-12
Anticipated expiration: 2009-12-15
Also published as: JPH0752405B2; EP0374733A1; JPH02161544A; EP0374733B1; DE68926158D1; US5093909A

Description

Hintergrund der Erfindung

Gebiet der Erfindung

Die vorliegende Erfindung betrifft einen Ein-Chip-Mikrocomputer und insbesondere einen Ein-Chip-Mikrocomputer, der einen löschbaren Festwertspeicher (in der Beschreibung als EPROM bezeichnet) aufweist, der beschrieben gelesen und gelöscht werden kann.

Beschreibung des Standes der Technik

Ein Ein-Chip-Mikrocomputer weist im allgemeinen eine Zentraleinheit zur Durchführung der Datenverarbeitung, einen Speicherbereich zur Speicherung von Programmen und Daten sowie einen Eingabe-/Ausgabebereich zur Durchführung von Datenübertragungen zwischen dem Mikrocomputer und einer externen Vorrichtung auf, wobei die Zentraleinheit, der Speicherbereich und der Eingabe/Ausgabebereich auf einem einzigen IC-Chip montiert sind. Dieser Typ Mikrocomputer, der eine von gespeicherten Programmen gesteuerte Vorrichtung ist, kann durch die Veränderung eines Programms unterschiedliche Verarbeitungsschritte ausführen und hat daher auf verschiedenen Gebieten als Steuervorrichtung breite Anwendung gefunden.
Ein Programmspeicher und ein Datenspeicher müssen jedoch unterschiedliche Kapazitäten aufweisen, die in Abhängigkeit von den Anwendungssystemen und den auszuführenden Verarbeitungsschritten benötigt werden. Daher sind nunmehr unterschiedliche Mikrocomputer entwickelt und hergestellt worden, die Zentraleinheiten und Eingabe-/Ausgabebereiche mit denselben Funktionen, jedoch eine unterschiedliche Speicherkapazität aufweisen.
Andererseits sind bei einer kürzlich entwickelten IC-Technologie Ein- Chip-Mikrocomputer mit einem EPROM als Programmspeicher verwendet worden und zwar zusätzlich zu denen, die einen Festwertspeicher mit einem Programm aufweisen, das im Verlauf seiner Herstellung in Übereinstimmung mit einem speziell kreierten Muster bzw. einer Maske (im nachfolgenden als Masken-ROM bezeichnet) fest implementiert wurde.
Der Ein-Chip-Mikrocomputer mit dem in ihm enthaltenen EPROM hat den Vorteil, daß, auch nachdem der Ein-Chip-Mikrocomputer in einem Paket montiert und in seine Endform als IC gebracht wurde, ein Programm in den EPROM des Ein-Chip-Mikrocomputers geschrieben werden kann. Da der Ein-Chip- Mikrocomputer die Zeit, die vom Entwurf eines Programms bis hin zum tatsächlichen Betrieb des Systems benötigt wird, verringern kann, hat der Ein- Chip-Mikrocomputer für die Programmauswertung während der Systementwicklung sowie für die Herstellung kleiner Mengen breite Anwendung gefunden.
Falls der Ein-Chip-Mikrocomputer mit dem in ihm enthaltenen EPROM dazu verwendet wird, ein Programm auszuwerten, das bei einer Vorrichtung verwendet werden soll, in der ein Masken-ROM enthalten ist, kommt es in manchen Fällen vor, daß aufgrund der unterschiedlichen Speicherkapazitäten des EPROM und des Masken-ROM keine vollständig äquivalente Auswertung durchgeführt werden kann.
Wenn der Mikrocomputer mit dem EPROM und der Mikrocomputer mit dem Masken-ROM eine unterschiedliche Speicherkapazität aufweisen, ist zum Beispiel in einem System, das die Funktion aufweist, Programmspeicherplatz zu unterscheiden und einen Befehl aus einem externen Speicher abzuholen, wenn Speicherplatz, auf den zugegriffen wird, sich nicht in dem im Ein-Chip- Mikrocomputer enthaltenen Speicher befindet, die Grenze zwischen dem internen Speicher und dem externen Speicher im Mikrocomputer mit dem EPROM verschieden von der internen/externen Speichergrenze im Mikrocomputer mit dem Masken-ROM, und daher ist auch der Speicherplatz unterschiedlich, von dem ein Befehl gelesen wird. Wenn ein interner Datenspeicher eine unterschiedliche Kapazität aufweist, kann darüber hinaus in äquivalenter Weise ein Speicherzugriff auf einen Speicherplatz durchgeführt werden, der einem Speicher mit kleiner Speicherkapazität entspricht, aber die in einem Speicherbereich mit großer Speicherkapazität gespeicherten Daten werden unterschiedlich. Um ein Programm unter Verwendung eines Systems mit unterschiedlicher Speicherkapazität auszuwerten, ist es dementsprechend notwendig, das Programm unter Berücksichtigung der Unterschiedlichkeit zu entwerfen und zu überprüfen, ob ein Zugriff auf einen Speicher erfolgt, der nicht wirklich existiert, oder ob nicht. Aufgrund der oben erwähnten Umstände ist eine Vorrichtung mit einem EPROM notwendig geworden, die zu einer Vorrichtung mit einem Masken-ROM absolut äquivalent ist.
Gegenwärtig beträgt jedoch die Häufigkeit, mit der Vorrichtungen mit dem EPROM verwendet werden, ein Zehntel oder weniger im Vergleich dazu, wie häufig Vorrichtungen mit dem Masken-ROM verwendet werden. Es wäre daher sehr teuer und nicht sehr wirtschaftlich, ein System zu entwickeln und herzustellen, das eine Reihe von EPROMS enthält, die unterschiedlichen Speicherkapazitäten entsprechen.
Das Dokument EP-A-0 255 414 offenbart eine Speicherschutz- Schaltung, die die Steuerung des Zugriffs auf verschiedene Speicherbereiche eines EPROM ermöglicht und zwei EPROM-Zellen enthält, die von einer Auswahlschaltung gesteuert und durch eine PLA (programmierbare Logikanordnung) programmiert werden.

Zusammenfassung der Erfindung

Dementsprechend besteht eine Aufgabe der vorliegenden Erfindung darin, einen Ein-Chip-Mikrocomputer mit einem in ihm enthaltenen EPROM zu schaffen, der die oben erwähnten Nachteile des herkömmlichen Ein-Chip- Mikrocomputers vermeidet.
Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, einen Ein-Chip-Mikrocomputer zu schaffen, der einen einzigen EPROM aufweist, jedoch dazu in der Lage ist, eine Operation auszuführen, die äquivalent zu einer Operation einer Vorrichtung ist, die eine unterschiedliche Speicherkapazität aufweist, um dadurch die Anforderungen an die die Programmentwicklung zu reduzieren.
Die oben genannten sowie weitere Aufgaben der vorliegenden Erfindung werden gemäß der vorliegenden Erfindung durch einen gemäß Anspruch 1 beanspruchten Ein-Chip-Mikrocomputer gelöst.
Bei der oben erwähnten Anordnung des Ein-Chip-Mikrocomputers weist der im Ein-Chip-Mikrocomputer enthaltene EPROM eine feste Speicherkapazität auf. Da jedoch eine Einrichtung zur Veränderung der Grenze zwischen dem internen Speicher und dem externen Speicher vorgesehen ist, so daß der Ein- Chip-Mikrocomputer eine Operation ausführen kann, die äquivalent zu einer Operation einer Vorrichtung ist, deren interne Speicherkapazität kleiner ist als die des EPROM des Ein-Chip-Mikrocomputers.
Da die Informationen zur Unterscheidung eines Speicherbereichs im EPROM gespeichert sind und die Grenze zwischen dem internen Speicher und dem externen Speicher auf der Basis der im EPROM gespeicherten Informationen gesteuert wird, ist es darüber hinaus möglich, eine gewiinschte Speicherkapazität einzustellen, nachdem der Ein-Chip-Mikrocomputer in seine Endform als IC gebracht worden ist. Darüber hinaus werden die im EPROM gespeicherten Informationen zur Unterscheidung eines Speicherbereichs auch nach der Abschaltung (der Stromzufuhr) aufrechterhalten.
Die oben erwähnten sowie weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung bevorzugter Ausführungsbeispiele der Erfindung unter Bezugnahme auf die beiliegenden Zeichnungen deutlich.

Kurze Beschreibung der Zeichnungen

Figur 1 ist ein Blockdiagramm einer ersten Ausführungsform des Ein- Chip-Mikrocomputers gemäß der vorliegenden Erfindung;
Figur 2 ist ein Blockdiagramm des Programmspeichers in dem in Figur 1 gezeigten Ein-Chip-Mikrocomputer;
Figur 3 ist ein Blockdiagramm einer zweiten Ausführungsform des Ein- Chip-Mikrocomputers gemäß der vorliegenden Erfindung; und
Figur 4 ist ein Blockdiagramm, das die Datenspeicherbereich-Steuerung in dem in Figur 1 gezeigten Ein-Chip-Mikrocomputer erläutert.

Beschreibung der bevorzugten Ausführungsformen

Es wird nun auf Figur 1 Bezug genommen, in der ein Blockdiagramm einer ersten Ausführungsform des Ein-Chip-Mikrocomputers gemäß der vorliegenden Erfindung gezeigt ist.
Der allgemein durch die Bezugsziffer 10 gekennzeichnete Ein-Chip- Mikrocomputer besteht hauptsächlich aus einer Zentraleinheit (CPU) 12 zur Durchführung der Datenverarbeitung und zur Steuerung des gesamten Mikrocomputers, einem Datenspeicher 14 zum Speichern von Daten, einem Programmspeicher 16 zum Speichern von Programmen, einem Eingabeport 18 zum Empfangen von Daten von einer (nicht dargestellten) externen Vorrichtung, beispielsweise einem externen Speicher, einem Ausgabeport 20 zum Ausgeben von Daten an eine (nicht dargestellte) externe Vorrichtung, beispielsweise einen externen Speicher, und einer Takterzeugungsvorrichtung 22, um einen internen Takt zu erzeugen und diesen der CPU 12, dem Datenspeicher 14, dem Programmspeicher 16, dem Eingabeport 18 und dem Ausgabeport 20 über eine Leitung 24 zuzuführen. Darüber hinaus sind die Schaltungen mit Ausnahme der Takterzeugungsvorrichtung 22 mit einem internen Bus 26 gekoppelt, so daß über den internen Bus 26 Daten und Adressen zwischen diesen Schaltungen übertragen werden. Über eine Leitung 28 wird der CPU 12 und dem Programmspeicher 16 ein Rücksetzsignal RESET zugeführt.
Bei der gezeigten Ausführungsform wird ein Informationsposten zur Unterscheidung eines Speicherbereichs von einer externen Vorrichtung zugeführt und in eine spezifische Zelle des Programmspeichers 16 geschrieben. Zum Zeitpunkt der Initialisierung, die beispielsweise in Reaktion auf das Rücksetzsignal RESET stattfindet, wird ein Inhalt der spezifischen Zelle des Programmspeichers gelesen und in einer in Figur 1 nicht dargestellten Latch-Schaltung zwischengespeichert. Auf der Basis des Inhalts der Latch-Schaltung wird eine Grenze zwischen einem internen Speicher und einem externen Speicher eingestellt oder verändert. Bei einer Operation nach dem Rücksetzen arbeitet der Mikrocomputer 10 so, daß er gemäß der zwischen dem internen Speicher und dem externen Speicher eingestellten Grenze automatisch den Speicherzugriff zum internen Speicher bzw. zum externen Speicher schaltet. Der gezeigte Ein-Chip- Mikrocomputer kann daher eine Operation äquivalent zu einem Ein-Chip- Mikrocomputer ausführen, der einen Masken-ROM einer gewünschten Speicherkapazität aufweist.
Um den oben erwähnten Betrieb praktisch umzusetzen, ist der Programmspeicher 16 so aufgebaut, wie in Figur 2 gezeigt. Insbesondere weist der Programmspeicher 16 eine Vielzahl von Speicherzellenmatrix-Blöcken 30 sowie einen X-Decoder 32 und einen Y-Decoder 34 auf, die dazu dienen, eine Adresse von einem im internen Bus 26 enthaltenen Adreßbus 36 zu empfangen. Ausgänge des X-Decoders 32 sind über ein UND-Gatter 38 oder ein ODER-Gatter 40 mit entsprechenden Spalten der Speicherzellenmatrix-Blöcke 30 verbunden. Ausgänge des Y-Decoders 34 sind über ein UND-Gatter 42 oder ein ODER-Gatter 44 mit entsprechenden Übertragungsgattern 46 verbunden, die zwischen entsprechende Zeilen der Speicherzellenmatrix-Blöcke 30 und zugehörige Lesevestärker- und Schreibschaltungen 48 geschaltet sind. Die Lesevestärker- und Schreibschaltungen 48 sind mit einem Datenbus-Puffer 50 gekoppelt, der mit einem im internen Bus 26 enthaltenen Datenbus 52 gekoppelt ist.
Darüber hinaus ist eine der Leseverstärker-/Schreibschaltungen 48 mit einem Eingang D einer Latch-Schaltung 53 verbunden, die einen Gattersteuerungseingang G aufweist, der dazu dient, das Rücksetzsignal RESET zu empfangen. Ein Ausgang Q der Latch-Schaltung 53 ist mit einem Eingang eines UND-Gatters 54 verbunden, das an seinem anderen Eingang mit einem dritten signifikanten Bit 56 des Adreßbusses 36 verbunden ist. Ein Ausgang des UND-Gatters 54 ist mit einem Eingang eines drei Eingänge aufweisenden ODER- Gatters 58 verbunden, dessen andere Eingänge dazu dienen, das höchstwertige Bit 60 sowie ein nächstes signifikantes Bit 62 des Adreßbusses 36 zu empfangen. Ein Ausgangssignal des ODER-Gatters 58 wird über einen Inverter 64 dem Datenbus-Puffer 50 zugeführt. Darüber hinaus wird das Rücksetzsignal RESET den ODER-Gattern 40 und 44 sowie einem Inverter 66 zugeführt, und ein Ausgang des Inverters 66 ist mit allen UND-Gattern 38 und 42 verbunden, die dem X-Decoder 32 und dem Y-Decoder 34 zugeordnet sind.
Es wird nun der Betrieb für den Fall beschrieben, in dem ein Ein-Bit innerhalb des Programmspeichers Informationen für die Unterscheidung einer Speichergrenze liefert. Man nehme daher an, daß ein Informationsposten zur Unterscheidung eines Speicherbereichs in einer EPROM-Zelle 68 gespeichert ist, die mit dem ODER-Gatter 40 sowie mit dem Übertragungsgatter 46 verbunden ist, das durch das Ausgangssignal des ODER-Gatters 44 gesteuert wird. Das Beschreiben der der EPROM-Zelle 68 kann in wohlbekannter Weise durchgeführt werden, indem dem Adreßbus 36 eine Adresse und dem Datenbus 52 Daten zugeführt werden, und aus diesem Grund wird auf eine detaillierte Beschreibung verzichtet.
Im allgemeinen wird eine Adresse auf dem Adreßbus 36 vom X-Decoder 32 und vom Y-Decoder 34 decodiert, und es wird eine EPROM-Zelle vom X-Decoder 32 und vom Y-Decoder 34 ausgewählt. Ein in der ausgewählten EPROM-Zelle gespeicherter Inhalt wird über die Leseverstärker- und Schreib- Schaltung 48 dem Datenbus-Puffer 50 und darüber hinaus dem Datenbus 52 zugeführt.
Bevor ein Programm ausgeführt wird, wird in fast allen Fällen das gesamte System initialisiert. Bei der gezeigten Ausführungsform wird die Initialisierung ausgelöst, indem das Rücksetzsignal RESET auf einen hohen Pegel gebracht wird. Wenn das Rücksetzsignal RESET auf einen hohen Pegel gebracht wird, werden die Ausgangssignale der ODER-Gatter 40 und 44 ebenfalls auf den hohen Pegel gebracht, und zwar ohne Rücksicht auf einen Inhalt des Adreßbusses 36, und andererseits wird das Ausgangssignal des Inverters 66 auf einen niedrigen Pegel gebracht, so daß mit Ausnahme der Ausgangssingale der ODER-Gatter 40 und 44 alle Ausgangssignale der Logikgatter, die die Ausgangssignale des X- Decoders 32 und des Y-Decoders 34 empfangen, auf einen niedrigen Pegel gebracht werden. Folglich wird die spezifische EPROM-Zelle 68 ausnahmslos zum Zeitpunkt des Rücksetzens ausgewählt.
Der Inhalt der ausgewählten spezifischen EPROM-Zelle 68 wird über die Leseverstärker- und Schreib-Schaltung 48 dem Datenbus-Puffer 50 zugeführt und darüber hinaus in der Latch-Schaltung 53 zwischengespeichert, da sich der Gatter-Steuereingang G der Latch-Schaltung 53 aufgrund des Rücksetzsignals RESET auf dem hohen Pegel befindet.
Nachdem die Initialisierung abgeschlossen ist und das Rücksetzsignal RESET auf den niedrigen Pegel gebracht wurde, wird mit der Ausführung des Programms begonnen. Wenn das Rücksetzsignal RESET auf den niedrigen Pegel gebracht wird, wird das Gatter der Latch-Schaltung 53 geschlossen, und daher verändert sich der Inhalt der Latch-Schaltung nicht mehr. Andererseits sind alle UND-Gatter 38 und 42 geöffnet, so daß die Ausgangssignale des X-Decoders 32 und des Y-Decoders 34 an die Speicherzellenmatrix und das zugehörige Übertragungsgatter so ausgegeben werden, wie sie sind.
Wenn sich das Ausgangssignal der Latch-Schaltung 53 auf dem niedrigen Pegel befindet, befindet sich auch das Ausgangssignal des UND-Gatters 54 auf dem niedrigen Pegel. Wenn sich zumindest eines der höchstwertigen Bits 60 und das nächste signifikante Bit 62 des Adreßbusses 36 auf dem hohen Pegel befinden, wird daher das Ausgangssignal des ODER-Gatters 58 auf den hohen Pegel gebracht, und dementsprechend wird das Ausgangssignal des Inverters 64 auf den niedrigen Pegel gebracht. Folglich wird der Datenbus-Puffer 50 daran gehindert, den Inhalt des EPROM an den Datenbus 52 auszugeben.
Andererseits gibt der Inverter 64, wenn sich das Ausgangssignal der Latch-Schaltung 53 auf dem hohen Pegel befindet, das Tiefpegelsignal an den Datenbus-Puffer 50 aus, ähnlich dem Fall, in dem sich irgendeines der höchstwertigen Bits 60, das nächste signifikante Bit 62 und das dritte signifikante Bit 56 des Adreßbusses 36 auf dem hohen Pegel befindet. Anders ausgedrückt wird er daran gehindert, den Inhalt des EPROM über den Datenbus-Puffer 50 an den Datenbus 52 auszugeben, und zwar ohne Rücksicht auf das höchstwertige Bit 60, das nächste signifikante Bit 62 und das dritte signifikante Bit 56 des Adreßbusses 36.
Wenn der Mikrocomputer dahingehend gesteuert wird, Daten aus einem externen Speicher abzuholen, wenn sich das Ausgangssignal des ODER-Gatters 58 auf dem hohen Pegel befindet, ist es daher möglich, eine Unterscheidung dahingehend zu treffen, daß es sich um einen externen Zugriffsbereich handelt, wenn sich das Ausgangssignal des ODER-Gatters 58 auf dem hohen Pegel befindet, und daß es sich um einen internen Zugriffsbereich handelt, wenn sich das Ausgangssignal des ODER-Gatters 58 auf dem niedrigen Pegel befindet.
Man nehme beispielsweise an, daß sich der Adreßbus 38 aus 8 Bits zusammensetzt. Wenn sich das Ausgangssignal der Latch-Schaltung 53 auf dem niedrigen Pegel befindet, so wird in diesem Fall eine Unterscheidung dahingehend getroffen, daß die Adressen 00H bis 3FH (das Suffix "H" steht für eine hexadezimale Darstellungsweise), die alle die zwei höchstwertigen Bits des niedrigen Pegeis aufweisen, innerhalb eines internen Speicherbereichs liegen, und daß die Adressen 40H bis FFH innerhalb eines externen Speicherbereichs liegen. Wenn sich das Ausgangssignal der Latch-Schaltung 53 auf dem hohen Pegel befindet wird andererseits eine Unterscheidung dahingehend getroffen, daß die Adressen 00H bis 1FH, die alle die drei höchstwertigen Bits des niedrigen Pegels aufweisen innerhalb eines internen Speicherbereichs liegen, und daß die Adressen 20H bis FFH innerhalb eines externen Speicherbereichs liegen.
Wie aus der obigen Beschreibung ersichtlich ist, sieht die erste Ausführungsform so aus, daß die spezifische EPROM-Zelle zum Zeitpunkt des Rücksetzens ausgewählt und ausgelesen wird, und daß die ausgelesenen Daten in der Latch-Schaltung zwischengespeichert werden, und daß nach dem Abschluß der Rücksetz-Operation die Größe des zu verwendenden internen Speicherbereichs auf der Basis des Inhalts der Latch-Schaltung bestimmt wird. Die erste Ausführungsform des Ein-Chip-Mikrocomputers kann daher eine Operation ausführen, die äquivalent der eines Mikrocomputers mit einer gewünschten Speicherkapazität ist.
Die oben erwähnte Ausführungsform sieht so aus, daß die Grenze zwischen dem internen Speicherbereich und dem externen Speicherbereich auf der Basis der in nur einer spezifischen EPROM-Zelle gespeicherten Information festgelegt wird. Wenn die Information bezüglich der Grenze zwischen dem internen Speicherbereich und dem externen Speicherbereich jedoch in einer Vielzahl von EPROM-Zellen gespeichert wird und wenn eine entsprechende Anzahl von Latch-Schaltungen 53A ähnlich der Latch-Schaltung 53 in Kombination mit (nicht dargestellten) Logikgatter-Schaltungen vorgesehen sind, die mit dem Adreßbus und den Latch-Schaltungen gekoppelt sind, so ist es möglich, eine Vielzahl von Grenzen zwischen dem internen Speicherbereich und dem externen Speicherbereich einzustellen oder zu verändern.
Es wird nun auf Figur 3 Bezug genommen, in der ein Blockdiagramm der zweiten Ausführungsform des Ein-Chip-Mikrocomputers gemäß der vorliegenden Erfindung gezeigt ist. In Figur 3 sind Elemente, die denjenigen in Figur 1 und 2 ähnlich sind oder ihnen entsprechen, mit den gleichen Bezugsziffern bezeichnet.
Die CPU 12 weist eine Adreß-Erzeugungsvorrichtung 70 auf, die dazu dient, in Reaktion auf das über einen Inverter 72 zugeführte Rücksetzsignal RESET eine Adresse an den Adreßbus 36 auszugeben. Das Ausgangssignal des Inverters 72 wird darüber hinaus einem Zähler 74 als Löschsignal zugeführt. Ein Inhalt des Zählers 72 wird über einen Bus-Puffer 76, der durch das Rücksetzsignal RESET gesteuert wird, an den Adreßbus 36 ausgegeben. Der Adreßbus 36 ist darüber hinaus mit einem Decoder 78 gekoppelt. Dieser Decoder decodiert eine Adresse auf dem Adreßbus und dient dazu, ein Signal 80 mit hohem Pegel zu erzeugen, wenn eine Adresse detektiert wird, die Informationen zur Bestimmung eines Programmspeicherbereichs speichert, und ein Signal 82 mit hohem Pegel, wenn eine Adresse detektiert wird, die Informationen zur Bestimmung eines Datenspeicherbereichs speichert. Diese Signale 80 und 82 werden zwei UND- Gattern 84 bzw. 86 zugeführt, die ebenfalls dazu dienen, das Rücksetzsignal RESET zu empfangen. Ausgänge der UND-Gatter 84 und 86 sind mit einem Gatter-Steuereingang eines Paars von Latch-Schaltungen 88 bzw. 90 verbunden. Ein Dateneingang jeder dieser Latch-Schaltungen 88 und 90 ist mit dem Datenbus 52 gekoppelt. Ein Ausgang des Latch 88 ist mit einer Bereichs- Unterscheidungsvorrichtung 92 gekoppelt, die den Leseverstärker und Buspuffer 94 steuert, der dem EPROM-Zellenarray zugeordnet ist.
Die in Figur 3 gezeigte Ausführungsform arbeitet wie folgt:
Wenn in dem Fall, daß das Rücksetzsignal RESET auf einen niedrigen Pegel gebracht wird, ein Programm ausgeführt wird, wird das Ausgangssignal des lnverters 72 auf den hohen Pegel gebracht, um den Zähler 74 zu löschen und zu bewirken, daß die Adreß-Erzeugungsvorrichtung 70 eine Adresse des EPROM ausgibt. Die erzeugte Adresse wird auf den Adreßbus 36 gegeben und durch den X-Decoder 32 und den Y-Decoder 34 decodiert, so daß der durch die erzeugte Adresse bestimmte Inhalt der EPROM-Zelle ausgelesen und über den Leseverstärker und Buspuffer 94 an den Datenbus 52 ausgegeben wird.
Wenn das Rücksetzsignal RESET zum Zweck der Initialisierung auf den hohen Pegel gebracht wird, wird das Ausgangssignal des Inverters 72 anschließend auf den niedrigen Pegel gebracht, das Adreß-Ausgangssignal von der Adreß-Erzeugungsvorrichtung 70 wird gesperrt und der Zähler 74 beginnt mit dem Zählbetrieb. Wenn das Rücksetzsignal RESET auf dem hohen Pegel gehalten wird, wird das Ausgangsignal des Zählers 74 über den Bus-Puffer 76 dem Adreßbus zugeführt. Das Ergebnis besteht darin, daß ein Inhalt oder Daten des EPROM, die durch die Adresse bezeichnet sind, die vom Zähler 72 sequentiell inkrementiert (oder dekrementiert) wurde, sequentiell ausgelesen und an den Datenbus 52 ausgegeben wird bzw. werden.
Wenn eine Adresse, die Informationen zur Bestimmung eines Programmspeicherbereichs speichert, auf den Adreßbus 36 ausgegeben wird, erzeugt der Decoder 78, wie oben erwähnt, das Signal 80 mit hohem Pegel. Wenn eine Adresse, die Informationen zur Bestimmung eines Datenpeicherbereichs speichert, auf den Adreßbus 36 ausgegeben wird, erzeugt der Decoder 78, wie oben erwähnt, das Signal 82 mit hohem Pegel. Da sich das Rücksetzsignal RESET auf dem hohen Pegel befindet, werden die Signale 84 und 86 mit hohem Pegel, die vom Decoder 78 ausgegeben wurden, den Latch-Schaltungen 88 bzw. 90 zugeführt. Wenn das Signal 80 hochpegelig wird, werden daher die Informationen zur Bestimmung des Programmspeicherbereichs, die auf den Datenbus 52 gegeben werden, in der Latch-Schaltung 88 zwischengespeichert. Wenn das Signal 82 hochpegelig wird, werden die Informationen zur Bestimmung des Datenspeicherbereichs, die ebenfalls auf den Bus 52 gegeben werden, in der Latch-Schaltung 90 zwischengespeichert.
Die Bereichs-Unterscheidungsvorrichtung 92 unterscheidet den Programmspeicherbereich auf der Basis der in der Latch-Schaltung 88 gehaltenen Informationen und steuert den Leseverstärker und Buspuffer 94 nach Abschluß der Rücksetz-Operation dahingehend, daß verhindert wird, daß der Bereich des EPROM gelesen wird, der nicht dem des eingestellten Programmspeicherbereichs entspricht. Andererseits wird der Inhalt des Latch 90 einer (nicht dargestellten) Schaltung zur Steuerung des Datenspeicherbereichs zugeführt, so daß ein Bereich unterschieden wird, der als Datenspeicher verwendet wird.
Wenden wir uns nun Figur 4 zu, in der ein Beispiel der Schaltung gezeigt ist, die das Ausgangssignal der Latch-Schaltung 90 empfängt und dazu dient, den Datenspeicherbereich zu steuern. In der gezeigten Schaltung weist ein Direktzugriffsspeicher (RAM) 96 einen Adreß-Decodierer 96A, der mit dem Adreßbus 36 gekoppelt ist, sowie einen Leseverstärker und Lese/Schreib-Puffer 96B auf, der mit dem Datenbus 52 gekoppelt ist. Das höchstwertige Bit 98 sowie ein nächstes signifikantes Bit 100 des Adreßbus 36 sind über UND-Gatter 102 bzw. 104, die dazu dienen, Signale zu empfangen, die dem Ausgangssignal der den Datenspeicherbereich festlegenden Latch-Schaltung 90 entsprechen, mit dem Adreß-Decodierer 96A gekoppelt.
Wenn sich beide Signale 106 und 108 auf dem hohen Pegel befinden, ist es möglich, auf eine beliebige Stelle im gesamten RAM 96 zuzugreifen. Wenn sich das Signal 106 bzw. 108 auf dem niedrigen Pegel bzw. auf dem hohen Pegel befindet, ist es nur möglich, auf eine Hälfte des gesamten RAM 96 zuzugreifen, da das Ausgangssignal des UND-Gatters 102 fest auf den niedrigen Pegel eingestellt ist, so daß der Zugriff auf Adressen verhindert wird, die als höchstwertiges Bit eine "1" aufweisen. Wenn sich beide Signale 106 und 108 auf dem niedrigen Pegel befinden, ist es darüber hinaus nur möglich, auf ein Viertel des gesamten RAM 96 zuzugreifen, da die Ausgangssignale der UND-Gatter 102 und 104 fest auf den niedrigen Pegel eingestellt sind, so daß ein Zugriff auf Adressen verhindert wird, die als höchstwertiges oder als nächstsignifikantes Bit eine "1" aufweisen.
Bei der oben erwähnten Ausführungsform werden die Informationen zur Festlegung des Speicherbereichs vom EPROM aus über den Datenbus übertragen, und benötigte Informationen werden wahlweise zwischengespeichert Dementsprechend werden die Informationen zur Festlegung des Speicherbereichs auch in dem Fall, in dem jeder Speicher einen großen Speicherbereich aufweist und ein Programmspeicher weit vom Datenspeicher entfernt ist, an einer gewünschten Stelle zwischengespeichert, um zur Steuerung des Speicherbereichs verwendet zu werden.

Claims

1. Ein-Chip-Mikrocomputer (10), welcher

eine löschbare programmierbare Read-only-Speicherzellenmatrix (30) aufweist, die eine spezifische Zelle (68) umfaßt, welche einen Informationsposten zur Unterscheidung eines Speicherbereichs speichert,

dadurch gekennzeichnet, daß der Ein-Chip-Mikrocomputer aufweist:

einen Adreßbus (36) und einen Datenbus (52), an die die löschbare programmierbare Read-only-Speicherzellenmatrix (30) angeschlossen ist,

eine Vorrichtung (70) zum Liefern einer Adresse an den Adreßbus (36),

eine Decodervorrichtung (78), die an den Adreßbus (36) gekoppelt ist, um ein Signal (80, 82) zu erzeugen, wenn eine Adresse der spezifischen Zelle (68) festgestellt wird, die den informationsposten zur Unterscheidung des Speicherbereichs speichert,

eine Latch-Vorrichtung (88, 90), die an den Datenbus (52) angeschlossen ist, um in Reaktion auf ein Reset-Signal, wenn das Signal (80, 82) von der Decodervorrichtung (78) erzeugt wird, den Informationsposten zur Unterscheidung des Speicherbereichs, der von der Speicherzellenmatrix (30) auf den Datenbus (52) ausgelesen wurde, zwischenzuspeichern, und

eine Vorrichtung (92, 102, 104), die an die Latch-Vorrichtung (88, 90) gekoppelt ist, um eine Grenze zwischen einem internen Speicher (96) und einem externen Speicher auf der Basis des Informationspostens zur Unterscheidung des Speicherbereichs, der in der Latch-Vorrichtung (88, 90) zwischengespeichert ist zu definieren.

2. Ein-Chip-Mikrocomputer (10) nach Anspruch 1, wobei die Vorrichtung zur Definition der Speichergrenze (92, 102, 104) aus einem Bereichsdiskriminator (92) besteht, der an die Latch-Vorrichtung (88, 90) angeschlossen und mit der Speicherzellenmatrix (30) verknüpft ist, um einen Speicherbereich zu definieren, auf den innerhalb der Speicherzellenmatrix (30) zugegriffen werden soll.

3. Ein-Chip-Mikrocomputer (10) nach Anspruch 1, wobei die Vorrichtung zur Definition der Speichergrenze (92, 102, 104) eine Logikschaltung (102, 104) einschließt, die zwischen dem Adreßbus (36) und einem Datenspeicher (96, 96A, 968) geschaltet ist, so daß sie selektiv zumindest ein Bit einer Adresse, die von dem Adreßbus (36) an den Datenspeicher (96, 96A, 96B) geliefert wurde, auf der Basis des Informationspostens zur Unterscheidung des Speicherbereichs, der in Latch-Vorrichtung (88, 90) zwischengespeichert ist, maskiert, so daß ein Speicherbereich, auf den innerhalb des Datenspeichers (96, 96A, 96B) zugegriffen werden soll, definiert wird.

4. Ein-Chip-Mikrocomputer (10) nach Anspruch 1, welcher umfaßt:

eine löschbare programmierbare Read-only-Speicherzellenmatrix (30), die eine spezifische Zelle (68) einschließt, welche einen Informationsposten zur Unterscheidung eines Speicherbereichs speichert,

eine Decodervorrichtung (32, 34), die an den Adreßbus (36) und die Speicherzellenmatrix (30) gekoppelt ist, um eine durch eine Adresse auf dem Adreßbus (36) bestimmte Speicherzelle in einen zugreifbaren Zustand zu schreiben,

eine Lesevorrichtung (48), die an die Speicherzellenmatrix (30) gekoppelt ist, um einen in der Speicherzelle, die in den zugreifbaren Zustand geschrieben wurde, gespeicherten Inhalt zu lesen und auszugeben,

eine Puffervorrichtung (50), die an die Lesevorrichtung (48) und den Datenbus (52) gekoppelt ist, so daß sie von der Lesevorrichtung (48) ausgegebene Daten an den Datenbus (52) ausgibt,

eine Latch-Vorrichtung (53, 53A), die an die Lesevorrichtung (48) gekoppelt ist, um die von der Lesevorrichtung (48) ausgegebenen Daten zwischenzuspeichern,

eine Logikvorrichtung (54, 58), die geschaltet ist, um den Inhalt der Latch-Vorrichtung (53, 53A) und zumindest ein ausgewähltes Bit (56, 60, 62) des Adreßbusses (36) aufzunehmen und ein Steuersignal an die Puffervorrichtung (50) auszugeben, und

eine Steuervorrichtung (32, 34, 38, 40, 42, 44, 66), die eine Gatter- Vorrichtung (38, 40, 42, 44) aufweist, welche zwischen die Decodervorrichtung (32, 34) und die Speicherzellenmatrix (30) geschaltet ist, und das Reset-Signal empfängt,

wobei die Steuervorrichtung (32, 34, 38, 40, 42, 44, 66) so arbeitet, daß, wenn das Reset-Signal eine Reset-Operation anzeigt,

die Steuervorrichtung (32, 34, 38, 40, 42, 44, 66) die Gatter-Vorrichtung (38, 40, 42, 44) so steuert, daß sie nur die spezifische Zelle (68) in den zugreifbaren Zustand bringt, und die Latch-Vorrichtung (53, 53A) veranlaßt, die in der spezifischen Zelle (68) gespeicherte und durch die Lesevorrichtung (48) ausgegebene Information zwischenzuspeichern, und,

wenn das Reset-Signal sich verändert, so daß es keine Reset-Operation anzeigt,

die Steuervorrichtung (32, 34, 38, 40, 42, 44, 66) die Gatter-Vorrichtung (38, 40, 42, 44) so steuert, daß sie sie dazu veranlaßt, Ausgänge der Decodervorrichtung (32, 34) so wie sie sind an die Speichermatrix (30) weiterzuleiten, und die Latch-Vorrichtung (53, 53A) zu steuern, so daß diese die zwischengespeicherte Information, so wie sie ist, aufrechterhält, wobei,

wenn sich der Inhalt der Latch-Vorrichtung (53, 53A) in einem ersten logischen Zustand befindet, die Logikvorrichtung (54, 58, 64) das Steuersignal an die Puffervorrichtung (50) ausgibt, so daß die Ausgabe von der Lesevorrichtung (48) an den Datenbus (52) unabhängig von dem aus dem Adreßbus (36) ausgewählten Bit (56, 60, 62) verhindert wird, und,

wenn der Inhalt der Latch-Vorrichtung (53, 53A) sich in einem zweiten logischen Zustand entgegengesetzt zum ersten logischen Zustand befindet,

die Logikvorrichtung (54, 58, 62) das Steuersignal an die Puffervorrichtung (50) ausgibt, so daß in Übereinstimmung mit dem aus dem Adreßbus (36) ausgewählten einzelnen Bit (56, 60, 62) die Ausgabe von der Lesevorrichtung (48) an den Datenbus (52) verhindert wird.

5. Ein-Chip-Mikrocomputer (10) nach Anspruch 4, wobei die Gatter-Vorrichtung (38, 40, 42, 44, 66)

ein ODER-Gatter (40, 44) aufweist, das einen mit der spezifischen Zelle (68) verbundenen Ausgang, einen ersten mit einem entsprechenden Ausgang der Decodervorrichtung (32, 34) verbundenen Eingang und einen zweiten zur Aufnahme des Reset-Signals verbundenen Eingang aufweist, und

eine Mehrzahl von UND-Gattern (38, 42), von denen jedes einen ersten Eingang aufweist, der mit einem entsprechenden Ausgang der Decodervorrichtung (32, 34) verbunden ist, ausgenommen des Ausgangs, der mit dem ersten Eingang des ODER-Gatters (40, 44) verbunden ist, einen zweiten Eingang, der geschaltet ist, um über einen Inverter (66) das Reset-Signal zu empfangen, und einen Ausgang, der mit einer entsprechenden Zelle der Speicherzellenmatrix (30) verbunden ist.

6. Ein-Chip-Mikrocomputer (10) nach Anspruch 4, wobei die Logikvorrichtung (54, 64) umfaßt:

ein UND-Gatter (54), welches einen ersten Eingang aufweist, der mit dem Ausgang der Latch-Vorrichtung (53) verbunden ist, und einen zweiten Eingang, der geschaltet ist, um das ausgewählte Bit (56) des Adreßbusses (36) zu empfangen, und

einen Inverter (64), der einen Eingang aufweist, der mit einem Ausgang des UND-Gatters (54) verbunden ist, und einen Ausgang, der mit der Puffervorrichtung (50) verbunden ist.

7. Ein-Chip-Mikrocomputer (10) nach Anspruch 4, wobei die Logikvorrichtung (54, 58, 64) umfaßt:

ein UND-Gatter (54), das einen ersten Eingang aufweist, der mit dem Ausgang der Latch-Vorrichtung (53) verbunden ist, und einen zweiten Eingang, der geschaltet ist, um ein drittes signifikantestes Bit (56) des Adreßbusses (36) zu empfangen,

ein ODER-Gatter (58), das geschaltet ist, um das signifikanteste und das zweitsignifikanteste Bit (60 und 62) des Adreßbusses (36) und einen Ausgang des UND-Gatters (54) aufzunehmen, und

einen Inverter (64), der einen Eingang aufweist, der mit einem Ausgang des ODER-Gatters (58) verbunden ist, und einen Ausgang, der mit der Puffervorrichtung (50) verbunden ist.