DE4309320A1

DE4309320A1 - Halbleiterspeichervorrichtung und Betriebsverfahren

Info

Publication number: DE4309320A1
Application number: DE4309320A
Authority: DE
Inventors: Toshiyuki Ogawa; Masahiko Ishikawa
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-03-24
Filing date: 1993-03-23
Publication date: 1993-09-30
Also published as: US5379263A; KR930020459A; JPH05274862A; KR970000869B1

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichervor richtung und ein Betriebsverfahren. Insbesondere betrifft die Erfindung eine Halbleiterspeichervorrichtung, die sich durch hohe Datenflexibilität und vereinfachte Steuerung auszeichnet und insbesondere auf Video-RAMs (VRAMs) anwendbar ist.

Mit der zunehmenden Benutzung von Halbleiterspeichern in den verschiedensten elektronischen Geräten wurden zunehmend neue Funktionen benötigt. Obwohl ein Halbleiterspeicher im wesentli chen eine Funktion zum Speichern von angelegten (oder vorbe stimmten) Daten und zum Lesen der gespeicherten Daten aufweist, wurde insbesondere eine zusätzliche Zugriffsfunktion notwendig. Um insbesondere Videosignalverarbeitung oder Bildsignalverarbei tung mit hoher Geschwindigkeit durchzuführen, wurde ein seriel ler Zugriff, das heißt serielles Lesen und/oder Schreiben von Datensignalen, notwendig.

Als Speicher mit wahlfreiem Zugriff (RAM) mit serieller Zu griffsfunktion sind beispielsweise ein Video-RAM oder ein Feld speicher bekannt. Der Video-RAM weist einen wahlfreien Zugriff sport und einen seriellen Zugriffsport auf. Das angelegte Daten signal wird in einer extern bezeichneten Speicherzelle über den wahlfreien Zugriffsport gespeichert, und das gespeicherte Daten signal wird aus der extern bezeichneten Speicherzelle ausgele sen. Andererseits wird das über den seriellen Zugriffsport ange legte Datensignal seriell in einer extern bezeichneten Speicher zellenzeile gespeichert, und das gespeicherte Datensignal wird seriell aus der extern bezeichneten Speicherzellenzeile ausgele sen. Um Bildsignalverarbeitung mit hoher Geschwindigkeit durch zuführen, wird der wahlfreie Zugriffsport oft benutzt, während der serielle Zugriffsport zum Bereitstellen von verarbeiteten, d. h. gespeicherten Pixelsignalen (Bildelementsignalen) für eine Bildanzeigevorrichtung, wie beispielsweise einer Bildröhre (CRT), mit hoher Geschwindigkeit benutzt wird.

Obwohl die vorliegende Erfindung allgemein auf einen Halbleiter speicher mit serieller Zugriffsfunktion anwendbar ist, wird zur Vereinfachung der Beschreibung im weiteren die Beschreibung am Beispiel des Video-RAM durchgeführt.

Die Fig. 13 ist ein Blockschaltbild des Video-RAM zum Verdeut lichen des Erfindungshintergrundes. Wie in Fig. 13 gezeigt, umfaßt ein Video-RAM 600 ein Speicherzellenfeld 1, das mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen (nicht gezeigt) versehen ist, einen Zeilendecoder 5 zum Auswäh len einer Speicherzellenzeile als Reaktion auf ein extern ange legtes Zeilenadreßsignal, einen Spaltendecoder 6 zum Auswählen einer Speicherzellenspalte als Reaktion auf ein extern angeleg tes Spaltenadreßsignal, sowie einen Leseverstärker 2 zum Ver stärken eines aus dem Speicherzellenfeld 1 ausgelesenen Daten signals. Ein Zeilenadreßpuffer 4a legt Zeilenadreßsignale, die in extern angelegten Adreßsignalen A0-An enthalten sind, an den Zeilendecoder 5 an. Ein Spaltenadreßpuffer 4b legt Spalten adreßsignale, die in den Adreßsignalen A0-An enthalten sind, an den Spaltendecoder 6 an.

Eine wahlfreie Zugriffsoperation wird wie nachfolgend beschrie ben durchgeführt. Bei der Leseoperation wird ein Datensignal, das in einer vom Zeilendecoder 5 ausgewählten Zeile in einer Speicherzelle gespeichert ist, durch den Leseverstärker 2 ver stärkt. Der Spaltendecoder 6 wählt eine Spalte über eine I/O- Gatterschaltung 3 aus, und das verstärkte Datensignal der ausge wählten Spalte wird an einen Vorverstärker 7a angelegt. Das durch den Vorverstärker 7a verstärkte Datensignal wird über ei nen Hauptverstärker 7b als Ausgabedatum DQ bereitgestellt.

Bei der Schreiboperation wird das Eingabedatum DQ an einen DIN- Puffer (Dateneingabepuffer) 7c angelegt. Eine Schreibschaltung 7d verstärkt das eingegebene Datensignal und legt das verstärkte Signal an das Speicherzellenfeld 1 über die I/O-Gatterschaltung 3 an. Der Spaltendecoder 6 wählt eine Spalte über die I/O-Gat terschaltung 3 aus, und der Zeilendecoder 5 wählt eine Speicher zellenzeile aus. Daher wird das eingegebene Datensignal in der durch den Zeilendecoder 5 und den Spaltendecoder 6 bezeichneten Speicherzelle gespeichert.

Die serielle Zugriffsoperation wird wie im folgenden beschrieben durchgeführt. Bei der Leseoperation wählt der Zeilendecoder 5 eine Speicherzellenzeile aus, und das in der Speicherzelle in der ausgewählten Zeile gespeicherte Datensignal wird durch den Leseverstärker 2 verstärkt. Da eine Transfergatterschaltung 11 als Reaktion auf ein Transfersteuersignal Φr, das von einer Ti ming-Steuerschaltung 44 erzeugt wird, eingeschaltet wird, wird das Datensignal in einer ausgewählten Zeile an ein Datenregister 12 angelegt. Ein serieller Zähler 13 wählt sequentiell im Daten register 12 gehaltene Daten aus, als Reaktion auf ein Ausgabesi gnal eines seriellen Zählers 100. Daher wird das gespeicherte Datensignal als serielles Ausgabedatum SQ nach der Verstärkung durch einen Vorverstärker 14a und einen Hauptverstärker 14b be reitgestellt.

Die Timing-Steuerschaltung 44 (Zeitgebersteuerschaltung) emp fängt verschiedene extern angelegte Steuersignale /RAS, /CAS, /DT, /OE, /WB, /WE und /SE sowie ein serielles Taktsignal SC. Das Signal /RAS entspricht einem Zeilenadreßpulssignal. Das Si gnal /CAS entspricht einem Spaltenadreßpulssignal. Die Timing- Steuerschaltung 44 erzeugt ein Taktsignal Φsc zum Treiben des seriellen Zählers 100 als Reaktion auf das serielle Taktsignal SC. Zusätzlich erzeugt die Timing-Steuerschaltung 44 das Trans fersteuersignal Φr als Reaktion auf das Signal /RAS, das als Zustandssteuersignal dient.

Fig. 14 ist ein Zeitablaufdiagramm zum Verdeutlichen der se riellen Leseoperation des in Fig. 13 gezeigten Video-RAM. Wie in Fig. 14 gezeigt, da das Signal /RAS abfällt, wenn das Signal /DT auf niedrigem Pegel steht, wird ein Transferzyklus TCI ini tiiert.

Die extern angelegten Adreßsignale A0-An umfassen ein Zeilen adreßsignal, das eine Zeile R1 bezeichnet, sowie ein Spalten adreßsignal, das eine Spalte ΦI bezeichnet. Wenn der Transferzy klus TC1 begonnen ist, wird das Zeilenadreßsignal R1 im Zeilen adreßpuffer 4a gespeichert. Der Zeilendecoder 5 wählt eine Zeile im Speicherzellenfeld 1 aus, durch Decodieren des gespeicherten Zeilenadreßsignals R1. Das in der Speicherzelle der ausgewählten Zeile gespeicherte Datensignal wird durch den Leseverstärker 2 verstärkt.

Nachdem das Signal /CAS abfällt, wird das Spaltenadreßsignal I im Spaltenadreßpuffer 4b gespeichert. Da die Transfergatter schaltung 11 als Reaktion auf das Transfersteuersignal Φr einge schaltet wird, nach dem Anstieg des Signals /DT, wird das Daten signal, das vom Leseverstärker 2 verstärkt worden ist, zum Da tenregister 12 übertragen, um dort gespeichert zu werden. Gleichzeitig wird das im Spaltenadreßpuffer 4b gespeicherte Spaltenadreßsignal I an den seriellen Zähler 100 als Anfangswert (Initialwert) angelegt. Der serielle Zähler 100 beginnt das Zäh len und legt ein Ausgabesignal an die serielle Auswahlschaltung (serieller Selektor) 13 an, als Reaktion auf das Taktsignal Φsc, das von der Timing-Steuerschaltung 44 angelegt wird.

Die serielle Auswahlschaltung 13 wählt sequentiell Daten aus einer Zeile von im Datenregister 12 gespeicherten Datensignalen aus, beginnend mit dem Datum, das von der Spaltenadresse I be zeichnet wird. Die ausgewählten Daten werden sequentiell als serielle Ausgabedaten SQ bereitgestellt, nach einer Verstärkung durch den Vorverstärker 14a und den Hauptverstärker 14b. Das Ergebnis ist, daß als Reaktion auf das serielle Taktsignal SC das I-te Datum und darauffolgende der in der ausgewählten Zeile R1 gespeicherte Daten des Speicherzellenfeldes 1 als serielle Ausgabedaten SQ bereitgestellt werden.

Entsprechend werden Operationen im nächsten Transferzyklus TC2 ebenfalls durchgeführt. Im Transferzyklus TC2 werden in einer Zeile R2 des Speicherzellenfeldes 1 gespeicherte Daten zum Da tenregister 12 übertragen, und das J-te Datum und die darauffol genden werden seriell ausgelesen.

In einer Periode zwischen den Transferzyklen TC1 und TC2 wird die serielle Datenausgabe wie oben beschrieben durchgeführt, während eine asynchrone wahlfreie Zugriffsoperation unabhängig von der seriellen Leseoperation durchgeführt werden kann. Mit anderen Worten, da die Transfergatterschaltung 11 während dieser Periode deaktiviert (OFF) ist, kann ein wahlfreier Zugriff über einen wahlfreien Zugriffsport DQ durchgeführt werden.

Fig. 15 zeigt ein Speichermatrixdiagramm zum Verdeutlichen ei nes Konzepts von schrägem (geneigtem) Lesen im Video-RAM. Die in Fig. 15 gezeigte Speichermatrix entspricht einem Teil eines Bildschirms beim Bildaufbau. Mit anderen Worten, jedes Element der Speichermatrix entspricht jedem der Pixelsignale (Bildpunkt signale) p0-p7, p10-p17, . . . und dergleichen, zum Aufbauen eines Bildes auf dem Bildschirm.

Beim Zugreifen auf den Video-RAM wird das "schräge Lesen", wie in Fig. 15 gezeigt, gelegentlich benötigt. Beim schrägen Lesen werden, nachdem beispielsweise acht Pixeldaten p0-p7, die in Zeile R1 des Speicherzellenfeldes gespeichert sind, ausgelesen sind, acht Pixelsignale p10-p17, die in der nächsten Zeile R2 gespeichert sind, ausgelesen. Da das entsprechende Lesen auch in weiteren Zeilen benötigt ist, wird das schräge Lesen so durch geführt. Das in Fig. 15 gezeigte schräge Lesen wird beispiels weise bei der im folgenden beschriebenen Bildverarbeitung be nutzt.

Fig. 16 (a) zeigt eine Speichermatrix zum Speichern von Pixel signalen für ein Bild "A". In der Speichermatrix gespeicherte Daten werden sequentiell entlang jeder Zeile ausgelesen, wodurch das in Fig. 16 (b) gezeigte Bild aus den gelesenen Daten erhal ten wird. Daher zeigen die Fig. 16 (a) und (b) ein Beispiel von gewöhnlichem horizontalen Lesen.

Beim schrägen Lesen, wie in Fig. 16 (c) gezeigt, werden in der Speichermatrix gespeicherte Daten sequentiell in der schrägen (geneigten) Richtung ausgelesen. Das in Fig. 16 (d) gezeigte Bild kann durch Benutzen der gelesenen Daten erhalten werden. Wie sich aus einem Vergleich zwischen den Fig. 16 (b) und (d) ergibt, wird ein gedrehtes Bild durch Durchführen des schrägen Lesens erhalten. Genauer gesagt, das schräge Lesen ist nützlich für eine Rotationsverarbeitung bei der Bildverarbeitung, als einem Beispiel. Das in Fig. 16 (c) gezeigte schräge Lesen kann beispielsweise in der in Fig. 15 gezeigten Weise implementiert sein.

Obwohl, wie oben beschrieben, das schräge Lesen in der Bildver arbeitung nützlich ist, besteht das Problem, daß eine zeitliche Steuerung (Timingcontrol) von extern angelegten Steuersignalen schwierig ist. Mit anderen Worten, wie in Fig. 14 gezeigt, wenn die Zeile R1, in der das serielle Lesen ausgeführt wird, in die nächste Zeile R2 geändert wird, ist eine Synchronisation des Steuersignals /DT und des seriellen Taktsignals SC notwendig, und die Synchronisationssteuerung ist schwierig. Es ist zu be achten, daß die zeitliche Steuerung insbesondere schwierig ist, wenn eine Bildverarbeitung bei Hochgeschwindigkeitsverarbeitung durchgeführt wird.

Fig. 17 ist ein Blockschaltbild eines anderen Video-RAM mit dem Erfindungshintergrund. Ein in Fig. 17 gezeigter Video-RAM 700 besitzt eine Split-Funktion (Teilungsfunktion, Aufteilfunktion). Eine Beschreibung dieser Split-Funktion ist beispielsweise in der US 4,855,959 vorgenommen. Ein Halbleiterspeicher mit der Split-Funktion ist mit einem Datenregister versehen, das obere Bitdaten (höherwertige Bitdaten) hält, und einem Datenregister, das niedrige Bitdaten (niederwertige Bitdaten) von in einer Zei le eines Speicherzellenfeldes gespeicherten Daten hält. Ein Transfer (Übertragung) von Daten wird vom Speicherzellenfeld in eines der zwei Datenregister durchgeführt, während die seriellen Daten von dem anderen der Datenregister bereitgestellt werden.

Transfer und serielle Ausgabe von Daten aus den zwei Datenregi stern wird abwechselnd durchgeführt.

Wie in Fig. 17 gezeigt, umfaßt der Video-RAM 700 geteilte Transfergatterschaltungen 11a, 11b, geteilte Datenregister 12a, 12b sowie geteilte serielle Auswahlschaltungen (Selektoren) 13a, 13b zum Umsetzen der Split-Funktion. Der Adreßpuffer 4 umfaßt einen Zeilenadreßpuffer und einen Spaltenadreßpuffer. Die Transfergatterschaltungen 11a und 11b arbeiten als Reaktion auf ein Steuersignal, das von der Transfersteuerschaltung 10 angelegt wird.

Eine serielle Selektorsteuerschaltung 53 zum Steuern der seriel len Selektoren 13a und 13b umfaßt einen Adreßzeiger 16, einen seriellen Zähler 17, Umschaltschaltungen 31 und 32 sowie eine Abschlußbestimmungsschaltung 40 ("Finaly Determining Circuit"). Eine Timing-Steuerschaltung 45 erzeugt Steuersignale DSF, ATWL, SPWL sowie SPL zum Steuern verschiedener Operationen im Video- RAM 700.

Fig. 18 ist ein Timing-Diagramm zum Erläutern von Operationen im Transferzyklus des in Fig. 17 gezeigten Video-RAM. Unter Bezug auf die Fig. 17 und 18 werden nachfolgend Operationen im Transferzyklus beschrieben. Nachdem das Signal /DT abfällt, als Reaktion auf das Abfallen des Signals /RAS, wird der Trans ferzyklus initiiert (in Gang gesetzt), wodurch die Eingabe/ Ausgabe über den wahlfreien Zugriffsport verhindert wird. Nach dem das in der durch den Zeilendecoder 5 ausgewählten Zeile ge speicherte Datensignal durch den Leseverstärker 2 verstärkt wur de, werden die Transfergatterschaltungen 11a und 11b als Reak tion auf den Anstieg des Signals /DT eingeschaltet. Daher werden Daten einer Zeile an die Datenregister 12a und 12b angelegt, um darin gespeichert zu werden. Andererseits wird ein Spaltenadreß signal I, das eine Anfangsadresse des seriellen Lesens angibt, extern über den Adreßpuffer 4 angelegt. Das Spaltenadreßsignal I wird an den Adreßzeiger 16 über die Umschaltschaltung 31 ange legt und zum seriellen Zähler 17 über die Umschaltschaltung 32 übertragen.

Der serielle Zähler 17 initiiert eine Zähloperation von einer Initialadresse (Anfangsadresse) I als Reaktion auf ein Taktsi gnal SC, das von der Timing-Steuerschaltung 45 angelegt wird. Die seriellen Selektoren 13a und 13b wählen sequentiell in den Datenregistern 12a und 12b gehaltene Daten aus, beginnend mit dem I-ten Datum, als Reaktion auf ein Ausgabesignal des seriel len Zählers 17. Daher werden das I-te Datum und die weiteren Daten der Zeile RI sequentiell als serielle Ausgabedaten SQ be reitgestellt. Es wird darauf hingewiesen, daß Lesen und Schrei ben von Daten über den wahlfreien Zugriffsport asynchron reali siert werden können, während die serielle Ausgabe der Daten durchgeführt wird.

Fig. 19 ist ein Timing-Diagramm zum Erläutern von Operationen der Split-Funktion des in Fig. 17 gezeigten Video-RAM. Wie in Fig. 19 gezeigt, wird ein anfänglicher Transfer unter Benutzung eines normalen Transfermodus während einer Periode T30 durchge führt. Daher werden Daten der Zeile R1, die durch den Zeilende coder 5 ausgewählt worden ist, zu den Datenregistern 12a und 12b über die Transfergatterschaltungen 11a und 11b übertragen. Zu sätzlich wird das Spaltenadreßsignal I, das die Anfangsadressen angibt, ebenfalls an den seriellen Zähler 17 als Reaktion auf die Pulssignale ATWL und SPWL angelegt.

Der Split-Transfer (Split-Übertragung) wird während einer Peri ode T31 durchgeführt. Da der serielle Zähler 17 während dieser Periode ein Niedrigpegelsignal QSF erzeugt, wird die zweite Hälfte der Daten, die in einer vom Zeilendecoder 5 ausgewählten Zeile gespeichert sind, zum Datenregister 12b über die Transfer gatterschaltung 11b übertragen. Andererseits werden während die ser Periode das I-te Datum und die weiteren der im Datenregister 12a gehaltenen Daten nach außen als serielle Ausgabedaten SQ bereitgestellt, als Reaktion auf das serielle Taktsignal SC. Während dieser Periode T31 werden ferner das Zeilenadreßsignal RI und ein Spaltenadreßsignal J für den Split-Transfer in der nächsten Periode T32 an den Adreßpuffer 4 angelegt. Das Spalten adreßsignal J wird als Anfangsadresse in der nächsten Split- Transferperiode 32 benutzt. Als Reaktion auf das Pulssignal ATWL wird das Spaltenadreßsignal J an den Adreßzeiger 16 über die Umschaltschaltung 31 angelegt und darin gespeichert.

Während der Periode T32 wird der nächste Split-Transfer durch geführt. Während dieser Periode T32, da ein Hochpegelsignal QSF vom seriellen Zähler 17 erzeugt wird, wird die erste Hälfte der Daten der Zeile R1, die in der vorhergehenden Periode T31 be zeichnet worden ist, an das Datenregister 12a über die Transfer gatterschaltung 11a angelegt. Das J-te Datum und die weiteren der im Datenregister 12b gespeicherten Daten werden sequentiell nach außen bereitgestellt, als Reaktion auf das serielle Taktsi gnal SC.

Es wird darauf hingewiesen, daß ein wahlfreier Zugriff über den wahlfreien Zugriffsport, das heißt wahlfreies Lesen und wahl freies Schreiben, während der Periode T41 und T42, wie in Fig. 19 gezeigt, durchgeführt werden kann.

Fig. 11 ist ein Schaubild zum Verdeutlichen der Eingabe/Ausgabe der Datenregister 12a und 12b bei dem in Fig. 19 gezeigten Split-Transfer. Wie in Fig. 11 gezeigt, werden in der ursprüng lichen Transferperiode T30 das Zeilenadreßsignal R1 und das Spaltenadreßsignal I (nicht gezeigt) für den Split-Transfer der nachfolgenden Periode T31 angelegt. Während der Periode T31 wer den das I-te Datum und die nachfolgenden der im Datenregister 12a gespeicherten Daten über den seriellen Eingabe-/Ausgabepuf fer 14 bereitgestellt. Während dieser Periode T31 werden die Daten in der Zeile R1 zum Datenregister 12b übertragen.

Während der nächsten Split-Transferperiode T32 werden Daten der Zeile R2 zum Datenregister 12a übertragen. Während dieser Peri ode T32 werden das J-te Datum und die nachfolgenden der im Da tenregister 12b gespeicherten Daten bereitgestellt.

Ferner werden während einer Periode T33 das K-te Datum und die darauffolgenden der im Datenregister 12a gespeicherten Daten bereitgestellt, während Daten der nächsten Zeile zum Datenregi ster 12b übertragen werden.

Wie aus Fig. 11 zu sehen ist, obwohl die Spaltenadressen I, J, K, . . . und dergleichen der ersten bereitzustellenden Daten der in den Datenregistern 12a und 12b gespeicherten Daten extern bestimmt werden, kann die letzte Adresse, die von jedem der Re gister 12a und 12b bereitzustellen ist, nicht extern bezeichnet werden. Daher werden beispielsweise in der Periode T31 alle Da ten ab dem I-ten Datum (die nachfolgenden) der im Datenregister 12a gespeicherten Daten ausgelesen, unabhängig davon, ob sie benötigt werden.

Wie in Fig. 20 gezeigt, wird angenommen, daß Pixeldaten (Bild punktdaten) für die Bereiche AR1 und AR2 auf dem Bildschirm SCR benötigt werden. Aus Gründen der Vereinfachung wird angenommen, daß der Bildschirm SCR einem Speicherzellenfeld im Video-RAM entspricht. In einem derartigen Fall erzeugt der in Fig. 17 gezeigte Video-RAM 700 die in Fig. 21 gezeigten Pixeldaten, da er den in Fig. 11 gezeigten Split-Transfer durchführt.

Wie in Fig. 21 gezeigt, erzeugt der Video-RAM 700 Pixeldaten für die Flächen AR3 und AR4 auf dem Bildschirm SCR. Mit anderen Worten, da der Video-RAM 700 Daten erzeugt (bereitstellt), die tatsächlich nicht benötigt werden, wird Operationszeit für unnö tigen Zugriff verbraucht.

Wie oben beschrieben benötigt der in Fig. 13 gezeigte Video-RAM 600 eine Synchronisation des Signals /DT und des seriellen Takt signals SC, um das schräge Lesen durchzuführen, was zu dem Pro blem der schwierigen synchronen Steuerung bei einer Hochge schwindigkeitsoperation führt.

Zusätzlich, wie aus dem Vergleich der Fig. 20 und 21 zu se hen, benötigt der in Fig. 17 gezeigte Video-RAM 700 Zugriffs zeit für unnötige Daten, mit dem Problem, daß eine Hochgeschwin digkeitsoperation bei der Bildverarbeitung unnötig verlangsamt 015wird.

Aufgabe der Erfindung ist es daher, die Timing-Steuerung von extern angelegten Timing-Steuersignalen zu vereinfachen, die für das Hochgeschwindigkeitslesen in einer Halbleitervorrichtung benötigt werden. Dabei ist eine Halbleitervorrichtung zu schaf fen, die beim seriellen Lesen nur die benötigten Daten ausgibt und für einen Hochgeschwindigkeitsbetrieb geeignet ist. Ferner ist ein entsprechendes Betriebsverfahren zu schaffen.

Die Aufgabe wird durch die Halbleiterspeichervorrichtung nach den Patentansprüchen 1, 11 sowie das Verfahren nach dem Patent anspruch 9 gelöst.

Vorteilhafte Weiterbildungen sind in den Unteransprüchen be schrieben.

Gemäß einer Ausführungsform umfaßt ein Speicherzellenfeld eine Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen, eine erste und eine zweite Datenhalteschaltung, die jeweils Da ten aus einer Zeile im Speicherzellenfeld halten, eine abwech selnde Datentransferschaltung zum wechselweisen Übertragen von in den Zeilen des Speicherzellenfeldes gespeicherten Daten zur ersten oder zur zweiten Datenhalteschaltung, als Reaktion auf ein extern angelegtes Zustandssteuersignal, sowie eine Wechsel- Datenausgabeschaltung zum abwechselnden Bereitstellen von in der ersten oder der zweiten Datenhalteschaltung gehaltenen Daten als Reaktion auf ein extern serielles Taktsignal.

Während des Betriebs werden Daten des Speicherzellenfeldes ab wechselnd zur ersten und zur zweiten Datenhalteschaltung über tragen. Die übertragenden Daten werden in der ersten und der zweiten Datenhalteschaltung zum abwechselnden Bereitstellen ge halten. Da die Wechsel-Datentransferschaltung und die Wechsel- Datenausgabeschaltung, die als Reaktion auf die extern angeleg ten Signale arbeiten, vorgesehen sind, ist es auf diese Weise möglich, die Timing-Steuerung der Timing-Steuersignale zu ver einfachen, die zum Bereitstellen nur der notwendigen Daten benö tigt sind.

Gemäß einer weiteren Ausführungsform umfaßt eine Halbleiterspei chervorrichtung ein Speicherzellenfeld mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen, eine Datenhalte schaltung zum Halten von in einer Zeile des Speicherzellenfeldes gespeicherten Daten als Reaktion auf ein extern angelegtes Zu standssteuersignal, eine Anfangsadreß-Halteschaltung zum Halten einer extern angelegten Anfangsadresse sowie eine Endadreß-Hal teschaltung zum Halten einer extern angelegten Endadresse, sowie eine Datenausgabeschaltung zum seriellen Bereitstellen von durch die Anfangsadresse und die Endadresse definierten Daten, aus der Datenhalteschaltung, als Reaktion auf ein extern angelegtes se rielles Taktsignal.

Da die Endadreß-Halteschaltung zusätzlich zu der Anfangsadreß- Halteschaltung vorgesehen ist, können während des Betriebs nur die notwendigen Daten, das heißt die durch die Anfangsadresse und die Endadresse definierten gewünschten Daten, bereitgestellt werden. Daher wird keine Zugriffszeit zum Bereitstellen von un nötigen Daten verbraucht, wodurch ein Hochgeschwindigkeitsbe trieb unterstützt wird.

Ein Verfahren zum Betreiben der Halbleiterspeichervorrichtung mit einem Speicherzellenfeld mit einer Mehrzahl von in Zeilen und Spalten geordneten Speicherzellen sowie einer ersten und einer zweiten Datenhalteschaltung, die jeweils in einer Zeile des Speicherzellenfeldes gespeicherte Daten halten, umfaßt die Schritte zum abwechselnden Übertragen der in den Zeilen des Speicherzellenfeldes gespeicherten Daten zur ersten und zur zweiten Datenhalteschaltung als Reaktion auf ein extern angeleg tes Zustandssteuersignal und den Schritt zum abwechselnden Be reitstellen der in der ersten und der zweiten Datenhalteschal tung gespeicherten Daten als Reaktion auf ein extern angelegtes serielles Taktsignal.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figu ren.

Von den Figuren zeigen

Fig. 1 ein Blockschaltbild eines Video-RAM mit ei ner Ausführungsform;

Fig. 2 ein Schemadiagramm von Hauptschaltungen des in Fig. 1 gezeigten Video-RAM;

Fig. 3 ein Blockschaltbild der Zählerschaltungen 100 und 200 aus Fig. 1;

Fig. 4 ein Timing-Diagramm eines Setzmodus einer Lesebitlänge des in Fig. 1 gezeigten Video- RAM;

Fig. 5 ein Timing-Diagramm zum Verdeutlichen des Betriebs eines speziellen Transfermodus des in Fig. 1 gezeigten Video-RAM;

Fig. 6 ein Prinzipschaltbild zum Verdeutlichen des schrägen Lesens des in Fig. 1 gezeigten Video-RAM;

Fig. 7 ein Timing-Diagramm zum Verdeutlichen des Betriebs im speziellen Transfermodus der in Fig. 3 gezeigten Zählerschaltungen 100 und 200;

Fig. 8 ein Blockschaltbild des Video-RAM mit einer weiteren Ausführungsform;

Fig. 9 ein Timing-Diagramm zum Verdeutlichen des Betriebs in einer Split-Funktion für den in Fig. 8 gezeigten Video-RAM;

Fig. 10 ein Prinzipschaltbild zum Verdeutlichen der Eingabe/Ausgabe in/aus einem Datenregister bei dem in Fig. 9 gezeigten Split-Transfer;

Fig. 11 ein Prinzipschaltbild zum Verdeutlichen der Eingabe/Ausgabe in/aus dem Datenregister im in Fig. 9 gezeigten Split-Transfermodus;

Fig. 12 ein Blockschaltbild des Video-RAM mit einer weiteren Ausführungsform;

Fig. 13 ein Blockschaltbild des Video-RAM mit dem Erfindungshintergrund;

Fig. 14 ein Timing-Diagramm zum Verdeutlichen einer seriellen Leseoperation des in Fig. 13 ge zeigten Video-RAM;

Fig. 15 ein Speichermatrixdiagramm zum Verdeutlichen des Prinzips des schrägen Lesens im Video- RAM;

Fig. 16 ein Prinzipdiagramm zum Verdeutlichen eines gewöhnlichen horizontalen Lesens und des schrägen Lesens;

Fig. 17 ein Blockschaltbild eines weiteren Video-RAM mit dem Erfindungshintergrund;

Fig. 18 ein Zeitdiagramm zum Verdeutlichen des Be triebs des Video-RAM aus Fig. 17 in einem Transferzyklus;

Fig. 19 ein Zeitablaufdiagramm zum Verdeutlichen des Betriebs des in Fig. 17 gezeigten Video-RAM in der Split-Funktion;

Fig. 20 ein Prinzipdiagramm zum Verdeutlichen eines Pixel-Datenbereichs auf einem Bildschirm für den in Fig. 8 gezeigten Video-RAM; und

Fig. 21 ein Prinzipschaubild zum Verdeutlichen des Pixel-Datenbereichs auf dem Bildschirm für den in Fig. 17 gezeigten Video-RAM.

Wie in Fig. 1 gezeigt, enthält ein Video-RAM 300, verglichen mit dem in Fig. 13 gezeigten Video-RAM 600, eine verbesserte Transfergatterschaltung 11, zwei Datenregister 121 und 122 sowie eine Umschaltschaltung 19, die mit Ausgängen der Datenregister 121 und 122 verbunden ist. Die Transfergatterschaltung 11 arbei tet als Reaktion auf Transfersteuersignale Φr1 und Φr2, die von einer Timing-Steuerschaltung 41 bereitgestellt werden. Die Um schaltschaltung 90 wird als Reaktion auf ein Schaltsteuersignal Φsw gesteuert, das vom Zähler 200 bereitgestellt wird. Die Ti ming-Steuerschaltung 41 legt Steuersignale Φat, Φst sowie Φsc an den seriellen Zähler 100 an. Die Timing-Steuerschaltung 41 legt Steuersignale Φsp, Φst sowie Φsc an die Zählerschaltung 200 an. Da die übrige Schaltungskonfiguration gleich der des in Fig. 13 gezeigten Video-RAM 600 ist, wird eine Beschreibung nicht wie derholt.

Fig. 2 ist eine Schemadarstellung des in Fig. 1 gezeigten Vi deo-RAM 300. Obwohl Fig. 2 nur diejenigen Schaltungen zeigt, die eine Spalte des Speicherzellenfeldes 1 betreffen, sind die entsprechenden Schaltungen für die übrigen Spalten vorgesehen.

Wie in Fig. 2 gezeigt, umfaßt das Speicherzellenfeld 1 eine mit einer Bitleitung BL und einer Wortleitung WL verbundene Spei cherzelle MC sowie eine Ausgleichsschaltung EQ, die zwischen Bitleitungen BL und /BL verbunden ist. Die Ausgleichsschaltung EQ gleicht ein Bitleitungspaar BL, /BL als Reaktion auf ein Aus gleichssteuersignal Φ_EQ aus. Die Leseverstärkerschaltung 2 umfaßt einen Leseverstärker SA, der als Reaktion auf Aktivierungssigna le Φsa1 sowie Φsa2 aktiviert wird. Der Leseverstärker SA ver stärkt eine kleine Potentialdifferenz, die zwischen den Bitlei tungen BL, /BL auftritt.

Die I/O-Gatterschaltung 3 umfaßt zwei NMOS-Transistoren, die als Reaktion auf ein Spaltenauswahlsignal, das vom Spaltendecoder 6 bereitgestellt wird, eingeschaltet werden. Wenn die I/O-Gatter schaltung 3 eingeschaltet ist, wird ein vom Leseverstärker SA verstärktes Datensignal zum Vorverstärker 7a über ein IO- Leitungspaar 7 übertragen.

Die Transfergatterschaltung 11 umfaßt einen NMOS-Transistor 112, der mit der Bitleitung BL verbunden ist, sowie einen NMOS-Tran sistor 111, der mit der Bitleitung /BL verbunden ist. Die Tran sistoren 111 und 112 werden als Reaktion auf die Transfersteuer signale Φr1 bzw. Φr2 eingeschaltet, die von der Timing-Steuer schaltung 41 angelegt werden. Jedes der Datenregister 121 und 122 weist dieselbe Schaltungskonfiguration, wie in Fig. 2 ge zeigt, auf. Das Datenregister 121 ist mit der in Fig. 1 gezeig ten Umschaltschaltung 19 über eine Ausgabesignalleitung 81 ver bunden. Das Datenregister 122 ist mit der Umschaltschaltung 19 über eine Ausgabesignalleitung 82 verbunden. Die serielle Aus wahlschaltung 13 wählt die Datenregister 121 und 122 als Reak tion auf ein Ausgabesignal aus, das von dem seriellen Zähler 100 bereitgestellt wird.

Fig. 3 zeigt ein Blockschaltbild der in Fig. 1 gezeigten Zäh lerschaltungen 100 und 200. Wie in Fig. 3 gezeigt, umfaßt die serielle Zählerschaltung 100 eine Umschaltschaltung 101 (Schalt kreis), die als Reaktion auf das Signal Φat reagiert, eine Hauptadreßzeiger-Verriegelungsschaltung (nachfolgend als TAP- Verriegelungsschaltung bezeichnet) 102, einen Schaltkreis 103, der als Reaktion auf das Signal Φst reagiert, sowie einen seriellen Zähler 104, der als Reaktion auf das Signal Φsc be trieben wird. Die Zählerschaltung 200 umfaßt einen Schaltkreis 201, der als Reaktion auf das Signal Φsp betrieben wird, eine Verriegelungsschaltung 202, eine Inverterschaltung 203, einen Schaltkreis 204, der als Reaktion auf das Signal Φst betrieben wird, sowie einen Zähler 205, der durch das Signal Φsc betrieben wird.

Nachfolgend wird eine Beschreibung einer schrägen Leseoperation des in Fig. 1 gezeigten Video-RAM vorgenommen. In der nachfol genden Beschreibung wird das in Fig. 15 gezeigte schräge Lesen, das heißt das Beispiel, bei dem acht Datensignale für jede Zeile ausgelesen werden, exemplarisch geschrieben.

Fig. 4 ist ein Zeitablaufdiagramm eines Lesebitlängen-Setzmodus des in Fig. 1 gezeigten Video-RAM 300. Die Lesebitlänge einer Zeile des schrägen Lesens wird zuerst im Video-RAM 300 gesetzt. Wie in Fig. 4 gezeigt, nachdem das Signal /CAS abfällt, fällt das Signal /RAS ebenfalls ab. Da sich das extern angelegte Si gnal DSF zu diesem Zeitpunkt auf hohem Pegel befindet, wird der Lesebitlängen-Setzmodus gestartet. Zu diesen Zeitpunkt enthalten die extern angelegten Adreßsignale A0-An ein Datum RBL, das die Lesebitlänge beschreibt. Das Datum RBL wird an die Zählerschal tung 200 über den Spaltenadreßpuffer 4b angelegt.

Da die in Fig. 3 gezeigte Schaltung 201 als Reaktion auf das Signal Φsp, das von der Timing-Steuerschaltung 41 angelegt wird, eingeschaltet wird, wird das Lesebitlängendatum RWL in der Ver riegelungsschaltung 202 verriegelt. Das verriegelte Datum RBL bestimmt die Bitlänge einer Zeile beim schrägen Lesen, die nach folgend im Detail beschrieben wird.

Fig. 5 ist ein Zeitablaufdiagramm zum Verdeutlichen des Be triebs im speziellen Transfermodus des Video-RAM 300 aus Fig. 1. Durch eine normale Transferoperation werden zuerst während einer Periode T0 in der Zeile R1 des Speicherzellenfeldes 1 ge speicherte Daten zum Datenregister 121 übertragen. Gleichzeitig wird eine Anfangsadresse A (die in den extern angelegten Adreß signalen A0-An enthalten ist) für das serielle Lesen an den se riellen Zähler 100 über den Spaltenadreßpuffer 4b angelegt.

Während einer Periode T1 wählt der serielle Selektor 13 sequen tiell das A-te Datum und die darauffolgenden im Datenregister 121, als Reaktion auf das serielle Taktsignal SC. Daher werden Daten a0-a7 (Datenlänge = 8, die durch das oben beschriebene Datensignal RBL bestimmt ist), die im Datenregister 121 gespei chert sind, seriell bereitgestellt. Da das Schaltsteuersignal Φsw sich auf niedrigem Pegel befindet, wird während dieser Peri ode T1 die Ausgabesignalleitung 81 des Datenregisters 121 mit dem Vorverstärker 14a über den Schaltkreis 19 verbunden. Daher werden gespeicherte Pixelsignale (Bildpunktsignale) a0-a7 nach außen als Ausgabedaten SQ bereitgestellt.

Während einer Periode T2 wird der spezielle Transfermodus ge startet. Während der Periode T2 wird das Zeilenadreßsignal R2 extern angelegt, und die in der Zeile R2 gespeicherten Daten werden zum Datenregister 122 übertragen. Zusätzlich wird während dieser Periode T2 die nächste Anfangsadresse B zum Zeitpunkt eines Spaltenadreßsignals angelegt, und ein Datum B wird an den TAP-Verriegelungskreis 102, in Fig. 3 gezeigt, angelegt. Nach dem insgesamt acht Bildpunktsignale a0-a7 bereitgestellt sind, erzeugt der Zähler 207 aus Fig. 3 ein Übertragssignal als Schaltsteuersignal Φsw. Mit anderen Worten, der Zähler 205 er zeugt ein Übertragssignal Φsw nach dem Zählen des angelegten Datums RBL (= acht). Der Schaltkreis 19 verbindet die Ausgabesi gnalleitung 82 des Datenregisters 122 mit dem Vorverstärker 14a als Reaktion auf das Signal usw. Daher werden ab der Mitte einer Periode T3 acht Daten f0-f7 des B-ten Datums und der darauffol genden, die in einer neuen Zeile R2 gespeichert sind, sequen tiell ausgegeben.

Durch sequentielles Wiederholen der oben beschriebenen Operatio nen wird das schräge Lesen des Video-RAM 300 durchgeführt. Die in Fig. 5 gezeigten Perioden T2, T4 sowie T6 beschreiben je weils spezielle Transfermodusperioden. Die anderen Perioden T1, T3, T5 sowie T7 bezeichnen serielle Ausgabeperioden für Daten, und das Lesen und Schreiben über einen wahlfreien Zugriffsport kann während dieser Perioden durchgeführt werden.

Fig. 6 ist ein Prinzipdiagramm zum Verdeutlichen des schrägen Lesens bei dem in Fig. 1 gezeigten Video-RAM 300. Wie in Fig. 6 gezeigt, umfaßt aus Gründen einer einfachen Beschreibung die Speichermatrix vier Zeilen R1-R4. Jeder der Zeilen R1-R4 umfaßt vier Datenregionen. Beispielsweise umfaßt die eine Zeile R1 vier Datenregionen a-d. Jede Datenregion (jeder Datenbereich), bei spielsweise der Datenbereich a, können acht Bildpunktsignale a0- a7 speichern.

Die Datenregister 121 und 122 halten Daten einer Zeile. Während jeder Periode werden diejenigen Daten sequentiell aus dem Daten register 121 oder 122 ausgegeben, die von einer doppelten Linie umgeben sind. Durch die schräge Lesefunktion werden daher Daten aus der Speichermatrix in der Reihenfolge der Datenbereiche a, f, k, p ausgelesen. Bezugszeichen A, B, C sowie D bezeichnen Positionen der Anfangsadressen jedes Datenbereichs in der Spei chermatrix.

Fig. 7 ist ein Zeitablaufdiagramm zum Verdeutlichen des Be triebs im speziellen Transfermodus der in Fig. 3 gezeigten Zäh lerschaltungen 100 und 200. Im speziellen Transfermodus wird ein internes Signal Φspt, das den Anfang des speziellen Transfermo dus anzeigt, aktiviert. Da sich zu diesem Zeitpunkt das Signal Φst auf niedrigem Pegel befindet, wird ein Einmalimpulssignal Φat bereitgestellt. Daher wird die in den extern angelegten Spaltenadreßsignalen enthaltene Anfangsadresse an die TAP-Ver riegelungsschaltung 102 in der seriellen Zählerschaltung 100 angelegt.

Andererseits erzeugt als Reaktion auf das serielle Taktsignal SC die Timing-Steuerschaltung 41 das Taktsignal Φsc zum Treiben der Zähler 104 und 205. Der serielle Zähler 104 und der Zähler 205 werden als Reaktion auf das Signal Φsc betrieben und zählen da durch Operationen bis zu jeweiligen vorbestimmten Zählwerten.

Durch die Zähloperation des Zählers 205 wird das Übertragssignal an den Schaltkreis 19 als Schaltsteuersignal Φsw angelegt. Nach einer Änderung des Schaltsteuersignals Φsw wird der spezielle Transfermodus beendet und das interne Signal Φspt zurückgesetzt.

Wie aus Fig. 5 zu sehen, wird kein Problem bewirkt, wenn der spezielle Transferzyklus während einer Periode durchgeführt wird, wenn acht Daten, beispielsweise a0-a7, sequentiell bereit gestellt werden. Daher ist eine Synchronisation mit dem seriel len Taktsignal SC nicht notwendig, wodurch die Timing-Steuerung der extern angelegten Signale /RAS und /DT vereinfacht wird.

Fig. 8 ist ein Blockschaltbild eines Video-RAM mit einer weite ren Ausführungsform. Wie in Fig. 8 gezeigt, umfaßt ein Video- RAM 400, verglichen mit dem in Fig. 17 gezeigten Video-RAM 700, eine verbesserte serielle Selektorsteuerschaltung 51 sowie eine verbesserte Timing-Steuerschaltung 42 zum Erzeugen eines Timing- Signals zum Steuern der seriellen Selektorschaltung 51. Da die übrige Schaltungskonfiguration gleich der des in Fig. 17 ge zeigten Video-RAM 700 ist, wird eine Beschreibung nicht wieder holt.

Die serielle Selektorsteuerschaltung 51 umfaßt den Adreßzeiger 16, den seriellen Zähler 17, eine Vergleichsschaltung 20, Ver riegelungsschaltungen 21 und 22, ein Stop-Register 23, eine Ad dierschaltung 24 sowie Schaltkreise 31-36. Die Schaltkreise 31- 36 werden als Reaktion auf Schaltsteuersignale ATWL, SPWL, ATWL′, RSWL, DRS sowie RSWL′ gesteuert, die von der Timing-Steu erschaltung 41 erzeugt werden.

Fig. 9 ist ein Zeitablaufdiagramm zum Verdeutlichen des Be triebs des in Fig. 8 gezeigten Video-RAM 400 in der Split-Funk tion. Wie in den Fig. 8 und 9 gezeigt, wird der Betrieb des Video-RAM 400 beschrieben.

Während einer Periode T10 wird ein normaler Transfermodus als anfänglicher Transfer durchgeführt.

Genauer gesagt wird während dieser Periode T10 ein Spaltenadreß signal, das die Anfangsadresse I beinhaltet, an den Adreßpuffer 4 angelegt und die Anfangsadresse I wird zum Adreßzeiger 16, zum seriellen Zähler 17 und zur Verriegelungsschaltung 21 übertra gen, als Reaktion auf die Schaltsteuersignale ATWL, SPWL, bzw. ATWL′.

Während einer Periode T12 wird eine Endadreß-Setzoperation durchgeführt. Während dieser Periode T12 werden Adreßsignale A0- An, die ein Datum BL1 enthalten, das die Bitlänge für das an fängliche serielle Lesen enthalten, an den Adreßpuffer 4 ange legt. Zusätzlich wird der Schaltkreis 34 als Reaktion auf das Signal RSWL eingeschaltet und das Bitlängendatum BL1 wird in der Verriegelungsschaltung 22 verriegelt.

Während einer Periode T14 wird der Split-Transfer durchgeführt. Während dieser Periode T14 bewirkt als Reaktion auf den Anstieg des extern angelegten Signals DSF die Timing-Steuerschaltung 41, daß das Signal PL ansteigt. Als Reaktion auf den hohen Pegel des Signals SPL wird eine der Transfergatterschaltungen 11a und 11b eingeschaltet und die erste oder die zweite Hälfte der in einer Zeile des Speicherzellenfeldes 1 gespeicherten Daten wird selek tiv an das Datenregister 12a oder 12b angelegt.

Zusätzlich werden während dieser Periode T14 Adreßsignale A0-An, die eine Anfangsadresse J enthalten, an den Adreßpuffer 4 ange legt. Da der Schaltkreis 31 als Reaktion auf das Signal ATWL eingeschaltet ist, wird die Anfangsadresse J an den Adreßzeiger 16 angelegt. Gleichzeitig legt der Schaltkreis 36 in der Verrie gelungsschaltung 22 verriegelte Daten, das heißt die Bitlänge daten BL1, an das Stop-Register 23 an, als Reaktion auf das Si gnal RSWL′. Daher wird die in der Verriegelungsschaltung 21 ver riegelte Anfangsadresse I und das Bitlängendatum BL1 im Stop- Register 23 durch die Addierschaltung 24 addiert, wodurch ein Endadreßdatum FA erzeugt wird. Das Endadreßdatum FA wird an die Vergleichsschaltung 20 angelegt und dort gespeichert.

Wenn es nötig ist, im Stop-Register 23 gehaltene Daten zu än dern, wird die folgende Operation durchgeführt. Während einer Periode T15 steigt das Signal DRS an, wodurch der Schaltkreis 35 eingeschaltet wird. Dadurch wird ein Bitlängendatum L2, das wäh rend dieser Periode an den Andreßpuffer 4 angelegt wird, über den Schaltkreis 35 an die Verriegelungsschaltung 22 bzw. das Stop-Register 23 angelegt und darin gespeichert. Die Addier schaltung 24 addiert die in der Verriegelungsschaltung 21 und die im Stop-Register 23 gespeicherten Daten. Die sich durch die Addition ergebenden Daten, das heißt die serielle Adresse, müssen so gewählt werden, daß sie einen Wert haben, der kleiner als die am Ende bestimmte Gesamtzahl von Bits ist.

Die Vergleichsschaltung 20 vergleicht die vom seriellen Zähler 17 bereitgestellten Daten, das heißt die seriell ansteigenden Daten, mit einer Endadresse, die von der Addierschaltung 24 be reitgestellt wird. Wenn das seriell angestiegene Datum mit der Endadresse FA übereinstimmt, wird das Signal SPL zurückgesetzt. Genauer gesagt, während einer Periode T16 steigen als Reaktion auf das Zurücksetzen des Signals SPL die Signale SPWL und ATWL′ an, wodurch die Schaltkreise 32 und 33 eingeschaltet werden. Mit anderen Worten werden der Inhalt des seriellen Zählers 17 und der Inhalt der Verriegelungsschaltung 21 durch die im Adreßzei ger 16, also die nächste Anfangsadresse J, überschrieben. Der serielle Zähler 17 startet die Zähloperation von der neuen An fangsadresse J als Reaktion auf das Signal SC. Die Addier schaltung 24 addiert die neue Anfangsadresse, die in der Verrie gelungsschaltung 21 verriegelt ist, sowie ein Bitlängendatum, das im Stop-Register 23 gespeichert ist, und erzeugt so die neue Endadresse FA für die Vergleichsschaltung 20. Die Zähloperation durch den seriellen Zähler 17 wird wie oben beschrieben fortge führt, bis eine Übereinstimmung in der Vergleichsschaltung 20 erkannt wird, und das serielle Anstiegsdatum wird an die seriel len Selektoren 13a und 13b angelegt.

Fig. 10 ist ein Prinzipschaltbild mit der Eingabe/Ausgabe der Datenregister 12a und 12b im Split-Transfer, der in Fig. 9 ge zeigt ist. Die in Fig. 10 gezeigten Perioden T30-T33 entspre chen den in Fig. 11 gezeigten Perioden T30-T33. Wie in Fig. 10 gezeigt, wird während der Periode T30 der normale Transfermodus ausgeführt (was der in Fig. 9 gezeigten Periode T10 ent spricht). Während der Periode T31 wird das I-te bis (I+BL1)-te Datum der im Datenregister 12a gespeicherten Daten bereitge stellt.

Während der Periode T32 wird das J-te bis (J+BL3)-te Datum der im Datenregister 12b gespeicherten Daten bereitgestellt. Während der Periode T33 wird das K-te bis (K+BL4)-te Datum der im Daten register 12a gespeicherten Daten bereitgestellt.

Wie aus einem Vergleich zwischen Fig. 10 und Fig. 11 zu sehen ist, kann bei dem in Fig. 8 gezeigten Video-RAM 400 das Endda tum der von jedem der Datenregister 12a und 12b bereitgestellten Daten gesteuert werden. Mit anderen Worten, durch externes Anle gen der Bitlängendaten BL1, BL3, B14 oder dergleichen ist es möglich, nur die notwendigen Daten aus jedem der Datenregister 12a und 12b auszulesen. Umgekehrt wurden, wie in Fig. 11 ge zeigt, bei dem in Fig. 17 gezeigten Video-RAM 700 alle Daten aus jedem der Register 12a und 12b ausgelesen, unabhängig davon, ob sie benötigt wurden oder nicht. Daher kann durch die Benut zung des in Fig. 8 gezeigten Video-RAM 400 ein unnötiger Ver brauch von Zugriffszeit für unnötige Daten verhindert werden.

Fig. 12 ist ein Blockschaltbild eines Video-RAM mit einer wei teren Ausführungsform. Wie in Fig. 12 gezeigt, enthält ein Vi deo-RAM 500, verglichen mit dem in Fig. 8 gezeigten Video-RAM 400, keinen Schaltkreis 36 für die serielle Selektorsteuerschal tung 52. Da der übrige Schaltungsaufbau dem in Fig. 8 gezeigten Video-RAM 400 entspricht und ansonsten der Betrieb gleich ist, wird keine erneute Beschreibung vorgenommen.

Das Weglassen des in Fig. 8 gezeigten Schaltkreises 36 macht es schwierig, die Zeitpunkte der Steuersignale in den Bitlängen- Setzperioden (beispielsweise den Perioden T12, T16 oder ähnli che, wie in Fig. 9 gezeigt) zu steuern. Allerdings kann der Video-RAM 500 vergleichbare Vorteile wie der in Fig. 8 gezeigte Video-RAM 400 bewirken.

Wie oben beschrieben ist der in Fig. 1 gezeigte Video-RAM 300 mit den Datenregistern 121 und 122 versehen, die abwechselnd Daten von jeder Zeile im Speicherzellenfeld 1 übertragen und speichern können. Selbst wenn daher ein komplizierter Lesevor gang, wie ein schräger Lesevorgang, durchgeführt wird, kann die Timing-Steuerung der Steuersignale, wie bei extern angelegten Signalen /DT und SC, vereinfacht werden. Als Ergebnis wird ein Video-RAM erhalten, bei dem ein Datenleser mit hoher Geschwin digkeit bei der Video-Signalverarbeitung möglich ist.

Da, wie in Fig. 10 gezeigt, die aus jedem der Datenregister 12a und 12b ausgelesenen Enddaten bei den in den Fig. 8 und 12 gezeigten Video-RAMs 400 und 500 bestimmt werden, ist es mög lich, nur die benötigten Daten auszulesen. Mit anderen Worten, es kann für eine Video-Operation, für die Bildpunktdaten in den Flächen AR1 und AR2 aus Fig. 20 benötigt werden, verhindert werden, daß die Gesamtlänge der Daten der Flächen AR3 und AR4 aus Fig. 21 ausgelesen wird, das heißt nur die gewünschten Da ten werden bereitgestellt. Daher wird der Verbrauch von unnöti ger Zugriffszeit vermieden und entsprechend die Betriebsge schwindigkeit, beispielsweise für die Video-Signalverarbeitung, verbessert.

Claims

1. Halbleiterspeichervorrichtung mit
einem Speicherzellenfeld (1) mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen,
einer ersten und einer zweiten Datenhaltevorrichtung (121, 122), die jeweils in einer Zeile des Speicherzellenfeldes gespeicherte Daten halten,
einer Wechsel-Datenübertragungsvorrichtung (11) zum wechselwei sen Übertragen von in den Zeilen des Speicherzellenfeldes ge speicherten Daten an die erste und zweite Datenhaltevorrichtung als Reaktion auf ein extern angelegtes Zustandssteuersignal, und
einer Wechsel-Datenausgabevorrichtung (19, 200) zum wechselwei sen Bereitstellen von in der ersten und der zweiten Datenhalte vorrichtung gespeicherten Daten, als Reaktion auf ein extern angelegtes serielles Taktsignal.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch ge kennzeichnet, daß die Wechsel-Datenausgabevorrichtung eine erste Zählervorrichtung (200) aufweist, zum Zählen der se riellen Taktsignale bis zu einem extern angelegten Datenlängen wert zum Erzeugen eines Schaltsteuersignals, und einer Selektorschaltungsvorrichtung (19) zum selektiven Bereit stellen von in der ersten und der zweiten Datenhalteschaltung gehaltenen Daten als Reaktion auf das Schaltsteuersignal.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, ge kennzeichnet durch eine Teildaten-Auswahlvorrichtung (13, 100) zum partiellen Aus wählen von in der ersten und der zweiten Datenhaltevorrichtung gehaltenen Daten.

4. Halbleiterspeichervorrichtung nach Anspruch 3, dadurch ge kennzeichnet, daß die Teildaten-Auswahlvorrichtung eine zweite Zählervorrichtung (100) aufweist, zum Zählen des seriellen Taktsignals von einer extern angelegten Anfangsadres se, zum Erzeugen von Adressen für die erste und die zweite Da tenhaltevorrichtung, und eine serielle Selektorvorrichtung (13) aufweist, zum seriellen Auswählen von Daten in der ersten und der zweiten Datenhaltevor richtung, als Reaktion auf die von der zweiten Zählervorrichtung erzeugten Adressen.

5. Halbleiterspeichervorrichtung nach Anspruch 3 oder 4, da durch gekennzeichnet, daß die Teildaten-Auswahlvorrichtung ferner eine Anfangsadreß-Halte vorrichtung (102) aufweist, zum Halten der extern angelegten Anfangsadresse, und die Anfangsadressen-Haltevorrichtung die nächste Anfangs adresse hält, wenn die zweite Zählervorrichtung das serielle Taktsignal von der vorhergehenden Anfangsadresse, die in der Anfangsadressen-Haltevorrichtung gespeichert ist, zählt.

6. Halbleiterspeichervorrichtung nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß die Wechsel-Datenausgabevorrichtung ferner eine Datenlängenspeichervorrichtung (202) aufweist, zum Spei chern des extern angelegten Datenlängewerts, zum Bereitstellen der gespeicherten Daten an die erste Zählervorrichtung.

7. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 6, gekennzeichnet durch eine Zeilenauswahlvorrichtung (5) zum Auswählen von Zeilen im Speicherzellenfeld als Reaktion auf ein extern angelegtes Zei lenadreßsignal, wobei die Wechsel-Datenübertragungsvorrichtung wechselweise in den durch die Zeilenauswahlvorrichtung ausgewählten Zeilen ge speicherte Daten zur ersten und zur zweiten Datenhaltevorrich tung überträgt.

8. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Halbleiterspeichervorrichtung ein Video-Speicher mit wahl freiem Zugriff (300) ist.

9. Verfahren zum Betreiben einer Halbleiterspeichervorrichtung mit
einem Speicherzellenfeld (1) mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen und
einer ersten und einer zweiten Datenhaltevorrichtung (121, 122), die jeweils Daten einer Zeile des Speicherzellenfeldes halten,
mit den Schritten
wechselweises Übertragen von in den Zeilen des Speicherzellen feldes gespeicherten Daten zur ersten und zur zweiten Datenhal tevorrichtung als Reaktion auf ein extern angelegtes Zustands steuersignal und
wechselweises Bereitstellen von in der ersten und der zweiten Datenhaltevorrichtung gehaltenen Daten als Reaktion auf ein ex tern angelegtes serielles Taktsignal.

10. Verfahren nach Anspruch 9, gekennzeichnet durch den Schritt zum partiellen Auswählen von Daten, die in der er sten und der zweiten Datenhaltevorrichtung gehalten sind.

11. Halbleiterspeichervorrichtung mit
einem Speicherzellenfeld (1) mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen,
einer Datenhaltevorrichtung (12a, 12b) zum Halten von in einer Zeile des Speicherzellenfeldes gespeicherten Daten als Reaktion auf ein extern angelegtes Zustandssteuersignal,
einer Anfangsadreß-Haltevorrichtung (16) zum Halten einer extern angelegten Anfangsadresse,
einer Endadreß-Haltevorrichtung (20) zum Halten einer extern an gelegten Endadresse und
einer seriellen Datenausgabevorrichtung (13a, 13b, 17, 20) zum seriellen Bereitstellen von Daten, die durch die Anfangs- und Endadressen bezeichnet sind, aus der Datenhaltevorrichtung, als Reaktion auf ein extern angelegtes serielles Taktsignal.

12. Halbleiterspeichervorrichtung nach Anspruch 11, gekenn zeichnet durch eine Datenlängenhaltevorrichtung (22) zum Halten eines extern angelegten Datenlängenwerts und eine Addiervorrichtung (24) zum Addieren von Daten in der An fangsadreß-Haltevorrichtung und der Datenlängenhaltevorrichtung, wobei die Endadressen-Haltevorrichtung von der Addiervorrichtung erzeugte Daten als Endadresse hält.

13. Halbleiterspeichervorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die Datenausgabevorrichtung
eine Zählervorrichtung (17) aufweist, zum Zählen eines extern angelegten Taktsignals von der Anfangsadresse,
eine Vergleichsvorrichtung (20), zum Vergleichen von Ausgabeda ten der Zählervorrichtung mit der Endadresse, und
eine Transfervorrichtung (32) aufweist, zum Übertragen einer neuen Anfangsadresse, die in der Anfangsadressen-Haltevorrich tung gehalten wird, zur Zählervorrichtung, als Reaktion auf ein Ausgabesignal der Vergleichsvorrichtung.

14. Halbleiterspeichervorrichtung nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, daß die Datenhaltevorrichtung
eine erste Datenhaltevorrichtung (12a) aufweist, zum Halten der ersten Hälfte der in einer Zeile des Speicherzellenfeldes gehal tenen Daten, als Reaktion auf das extern angelegte Zustandssteu ersignal, und
eine zweite Datenhaltevorrichtung (12b) aufweist, zum Halten der zweiten Hälfte der in der einen Zeile des Speicherzellenfeldes gespeicherten Daten, als Reaktion auf das extern angelegte Zu standssteuersignal,
wobei die serielle Datenausgabevorrichtung eine Wechsel-Daten ausgabevorrichtung (13a, 13b, 17, 20) aufweist, zum wechselwei sen Bereitstellen von durch die Anfangs- und Endadresse bezeich neten Daten, aus der ersten und der zweiten Datenhaltevorrich tung, als Reaktion auf das extern angelegte serielle Taktsignal.

15. Halbleiterspeichervorrichtung nach Anspruch 14, gekenn zeichnet durch eine Wechsel-Datentransfervorrichtung (11a, 11b) zum wechselwei sen Übertragen der ersten Hälfte und der zweiten Hälfte der in einer Zeile des Speicherzellenfeldes gespeicherten Daten, zur ersten und zur zweiten Datenhaltevorrichtung.

16. Halbleiterspeichervorrichtung nach einem Ansprüche 11 bis 15, dadurch gekennzeichnet, daß die Halbleiterspeichervorrichtung ein Video-Speicher mit wahl freiem Zugriff mit Split-Funktion ist.