DE68920785T2 - Logische Schaltung. - Google Patents

Logische Schaltung.

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Description

  • Die vorliegende Erfindung betrifft eine Logikschaltung und insbesondere eine Technik zur Herstellung des Layouts einer Energiequelle einer Analogschaltung in einer integrierten Halbleiterschaltung und zur Einstellung einer Schaltungskonstante.
  • Nachstehend wird ein Komparator vom Chopper-Typ für eine typische Anwendung in herkömmlichen A/D-Komparatoren beschrieben. Figur 3 zeigt beispielhaft die Verwendung eines Komparators vom Chopper-Typ. In diesem Diagramm bezeichnet eine Bezugszahl 1 den Hauptteil eines Komparators vom Chopper-Typ, eine Bezugszahl 2 bezeichnet eine Abtast- und Halte-Schaltung des Komparators, Q1 und Q2 bezeichnen N- und P-Kanal-Feldeffekttransistoren (IG-FET), die einen Inverter 3 bilden, Q&sub3; und Q&sub4; bezeichnen Rückkopplungs- Schalttransistoren, VDD und VSS bezeichnen Energiequellen, C bezeichnet einen Kondensator, SW1 und SW2 bezeichnen Schalter, deren Schaltoperationen durch Signale und gesteuert werden, Vref bezeichnet eine Referenzspannung und Ain bezeichnet einen Komparatoreingang.
  • Unter Bezugnahme auf die Figur 3 werden der Schalter SW1 auf der Ain-Seite und die Rückkopplungsschalter Q&sub3;, Q&sub4; des Inverters 3 EIN-geschaltet, um Ladungen in dem Kondensator C anzusammeln. Da zu dieser Zeit der Eingang und der Ausgang des Inverters 3 kurzgeschlossen ist, gleicht das Potential an dem Punkt A einem Schwellwert VC des Inverters 3. Die in dem Kondensator C akkumulierten Ladungen Q können deshalb folgendermaßen ausgedrückt werden:
  • Q = (Vc - Ain) C ... (1)
  • Dann werden die Schalter SW1, Q&sub3; und Q&sub4; AUS-geschaltet und der Schalter SW2 auf der Vref-Seite wird EIN-geschaltet. Da der Betrag von in dem Kondensator C akkumulierten Ladungen sich nicht verändert, kann Folgendes abgeleitet werden, wobei VA das Potential an dem Punkt A ist:
  • Q = (VA - Vref) C ... (2)
  • Aus den Gleichungen (1) und (2) erhält man:
  • VA = Vc + (Vref - Ain) ... (3)
  • Die Figur 4 zeigt die Eingangs-Ausgangs-Kennlinie eines typischen Inverters. Der Punkt, an dem die lineare Linie Vein=Vaus die Kennlinie schneidet ist der Schwellwert VC des Inverters. Aus diesem Diagramm ist ersichtlich, daß eine Abweichung einer Eingangsspannung von VC, auch wenn diese nur geringfügig ist, in dem Ausgang in verstärkter Form auftritt. Das heißt,
  • V1' - VC = α&sub1; (VC - V&sub1;)
  • VC - V&sub2;' = α&sub2; (V&sub2; - VC)
  • wobei α&sub1; und α&sub2; Verstärkungsfaktoren des Inverters 3 sind.
  • Aus der Gleichung (3) ergibt sich deshalb der Ausgang VA1 (= Vaus) des Komparators, wenn Ain kleiner als Vref ist, zu:
  • VA1 = VC + α&sub1; (Vref - Ain)
  • α&sub1; > 1,
  • und wenn Ain größer als Vref ist, dann ist der Ausgang VA2 (= Vaus) des Komparators:
  • VA2 = VC + α&sub2; (Vref - Ain)
  • α&sub2; > 1.
  • Die herkömmlichen Komparatoren sollten einen durch die Widerstände in den Energiequellen verursachten Offset oder eine Verschiebung wegen der folgenden Gründe berücksichtigen. Da der Eingang des Inverters 3 auf dem Nittelpegel zu dem Abtastzeitpunkt (zu dem Ladungen in den Kondensator C akkumuliert werden, wobei SW1, Q&sub3; und Q&sub4; alle EIN-geschaltet sind) liegt, werden die P- und N-Typ-Transistoren Q&sub2; und Q&sub1; des Inverters beide EIN-geschaltet, um dadurch den Fluß eines Durchstroms zwischen den Energiequellen VDD und VSS zu ermöglichen. Wenn man annimmt, daß Ip der Durchstrom zu dieser Zeit ist und RS und RD ein Quellenwiderstand des Inverters auf der Seite der Referenzenergiequelle (VSS) bzw. ein Quellenwiderstand auf der Seite der Versorgungsenergiequelle (VSS) sind, dann steigt das Potential auf der VSS-Seite um IpRS, wohingegen das Potential auf der VDD-Seite um IpRD fällt. Der Schwellwert VC zu dieser Zeit beträgt dann:
  • wobei VTN und VTP die Schwellspannungen der N- bzw. P-Typ- Transistoren sind, LN und WN die Kanallänge und -breite des N-Typ-Transistors sind, Lp und Wp die Kanallänge und -breite des P-Typ-Transistors sind, uN und uP die Elektronen- und Löcher-Beweglichkeiten sind und E0X und t0X die dielektrische Konstante und Dicke eines Gateoxidfilms sind.
  • Wenn der Betrieb in eine Vergleichsperiode übergeht (im Gegensatz zur Abtastzeit wird nur der Schalter SW2 EIN- geschaltet), dann verändert sich das Eingangspotential des Inverters von VC, wodurch bewirkt wird, daß der Durchstrom Ip' wird. Der Schwellwert VC zu dieser Zeit ist:
  • Aus den Gleichungen (5) und (6) läßt sich entnehmen, daß zwischen VC und VC' der folgende Zusammenhang existiert:
  • VC' = VC + AV
  • Deshalb sind die zu dem Abtastzeitpunkt in dem Kondensator C akkumulierten tatsächlichen Ladungen Q':
  • Q' = (VC + ΔV - Ain)C.
  • Aus dieser Gleichung ergibt sich, daß das Potential VA an dem Punkt A zur Zeit eines Vergleichs folgendermaßen bestimmt ist:
  • VA = VC + (Vref) - Ain) + ΔV ... (7)
  • Wenn man die Gleichung (3) mit der Gleichung (7) vergleicht zeigt dies, daß der Offset von AV entsprechend dem Stand der Technik auftritt.
  • Um diesen von den Widerständen der Energiequellen herrührenden Offset zu verkleinern sind Anstrengungen durchgeführt worden, um die Widerstandswerte dieser Widerstände so klein wie möglich zu halten. Dies hatte dicke Energiedrähte zur Folge, was ein Grund für eine größere Chipabmessung darstellt. Die Minimierung der Widerstandswerte beschränkt ferner die Anordnung des Komparators.
  • Aus der Publikation A.H. Seidman, Integrated Circuits applications handbook, 1983, John Wiley & Sons, New York, US, pages 107-111 "CMOS-Inverters" ist ein Aufbau eines ausgeglichenen CMCS-Inverters bekannt, wobei die Dimensionierung einer Inverterschaltung beschrieben ist, um eine Spannung Vm zu erzielen, die 2,5 Volt beträgt, d.h. in der Mitte zwischen VDD = + 5 Volt und VSS = 0 Volt liegt.
  • Aus den Patent Abstract of Japan, Vol. 9, No. 277 (E-355), November 6, 1985, die auf die JP-A-60-119120 verweist, ist ein Komparator vom Chopper-Typ bekannt, der einen (n)-Kanal- MOS-Transistor und einen (p)-Kanal-MOS-Transistor umfaßt. Die Schwellspannung des (n)-Kanal-MOS-Transistors und des (p)- Kanal-MOS-Transistors ist auf 1/2 der Energieversorgungsspannung des Inverters eingestellt.
  • Demzufolge ist es eine Aufgabe dieser Erfindung, eine Veränderung des Schwellwerts eines Inverters, die von den Widerständen von Energiequellen einer Schaltung herrührt, zu reduzieren oder zu beseitigen.
  • Die vorliegende Erfindung sieht eine Logikschaltung vor, die umfaßt:
  • einen ersten Energieanschluß;
  • einen zweiten Energieanschluß, der auf ein höheres Potential als der erste Energieanschluß gesetzt ist;
  • einen ersten FET einer ersten Leitfähigkeit, der einen Strompfad aufweist, der mit dem ersten Energieanschluß über einen ersten Strompfad gekoppelt ist;
  • einen zweiten FET einer zweiten Leitfähigkeit, der einen Strompfad aufweist, der mit dem zweiten Energieanschluß über einen zweiten Strompfad gekoppelt ist;
  • wobei die ersten und zweiten FETs zwischen die ersten und zweiten Energieanschlüsse in Reihe geschaltet sind;
  • einen Eingangsanschluß, der gemeinsam mit Gateanschlüssen der ersten und zweiten FETs gekoppelt ist, und
  • einen Ausgangsanschluß, der mit dem gemeinsamen Punkt zwischen den ersten und zweiten FETs verbunden ist,
  • dadurch gekennzeichnet, daß
  • der Strompfad des ersten FET und der Strompfad des zweiten FET einen Zusammenhang aufweisen, der ungefähr durch folgende Gleichung ausgedrückt ist:
  • wobei RS der Widerstand des ersten Strompfads von dem ersten Energieanschluß zu dem Strompfad des ersten FET ist, RD der Widerstand des zweiten Strompfads von dem zweiten Energieanschluß zu dem Strompfad des zweiten FET ist,
  • WN eine Kanalbreite des ersten FET ist,
  • WP eine Kanalbreite des zweiten FET ist,
  • LN eine Kanallänge des ersten FET ist,
  • LP eine Kanallänge des zweiten FET ist,
  • uN eine Beweglichkeit eines ersten Trägers des ersten FET ist, und
  • uP eine Beweglichkeit eines zweiten Trägers des zweiten FET ist.
  • Die Veränderung des Schwellwerts in einem Inverter, der diese Erfindung nicht verkörpert, wird durch den Offset ΔV verursacht und rührt von dem Term Ip(βNRS - βpRD) in der voranstehend erwähnten Gleichung (5) her, der eine Veränderung des Schwellwerts des Inverters ist. Wenn die folgende Gleichung in diesem Term erfüllt ist und somit gilt:
  • βNRS = βpRD ... (9)
  • dann würde der Offset ΔV Null werden und auch die Veränderung des Schwellwerts würde als Folge davon Null werden.
  • Mit anderen Worten ausgedrückt ist diese Erfindung dadurch gekennzeichnet, daß den Quellenwiderständen auf den VDD und VSS-Seiten, die bisher herkömmlicherweise nicht berücksichtigt wurden, Aufmerksamkeit gewidmet wird, daß die Widerstandswerte dieser Widerstände und die Schaltungskonstante des Inverters so eingerichtet werden, daß sie die durch die Gleichung (8) gegebene Beziehung aufweisen. Beispielsweise ist im Fall eines Komparators vom Chopper-Typ der Wert AV in der Gleichung (7) gleich 0 V, wobei somit ein von ΔV herrührender Offset beseitigt wird, da der Schwellwert sich nicht verändert.
  • Diese Erfindung läßt sich vollständig aus der folgenden eingehenden Beschreibung im Zusammenhang mit den beiliegenden Zeichnungen verstehen. In den Zeichnungen zeigen:
  • Figur 1 ein Schaltbild, welches eine Ausführungsform dieser Erfindung darstellt;
  • Figur 2 ein Schaltbild, welches eine andere Ausführungsform dieser Erfindung darstellt;
  • Figur 3 ein Schaltbild zur Erläuterung eines Beispiels, auf das diese Erfindung nicht angewendet ist;
  • Figur 4 ein Diagramm, das die Eingangs-Ausgangs- Signalkennlinie eines Inverters darstellt;
  • Figur 5 ein Diagramm, welches Transistoren, die diese Erfindung verkörpern, mit der gleichen Kanalbreite und der gleichen Kanallänge darstellt;
  • Figur 6 ein Diagramm, das Transistoren, die diese Erfindung verkörpern, mit unterschiedlichen Kanalbreiten und der gleichen Kanallänge darstellt;
  • Figur 7 ein Diagramm, das Transistoren , die diese Erfindung verkörpern, mit der gleichen Kanalbreite und unterschiedlichen Kanallängen darstellt; und
  • Figur 8 ein Diagramm, welches Transistoren, die diese Erfindung verkörpern, mit unterschiedlichen Kanalbreiten und unterschiedlichen Kanallängen darstellt.
  • Eine Ausführungsform dieser Erfindung wird nachstehend unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben.
  • Figur 1 zeigt eine Schaltung gemäß dieser Ausführungsform im Vergleich mit der in Figur 3 gezeigten, wobei nur der Hauptteil eines Komparators vom Chopper-Typ dargestellt ist. Zum Vergleich und zum leichteren Verständnis werden in Figur 1 die gleichen Bezugszahlen wie die in Figur 3 gezeigten verwendet, um die identischen oder entsprechenden Elemente zu bezeichnen. RD und RS bezeichnen, wie oben schon erwähnt, die Verdrahtungswiderstände der Energiequellen VDD und VSS und diese Widerstände werden von der Schaltungskonstanten des Inverters 3 eingestellt, um die Gleichung (8) zu erfüllen. Wenn RD und RS im voraus bekannt sind, dann sollte die Schaltungskonstante des Inverters 3 verändert werden, um die Gleichung (8) zu erfüllen.
  • Mit anderen Worten ausgedrückt, wenn der Zusammenhang der Gleichung (9) in Ip (βNRS - βpRD) in der Gleichung (5) erfüllt ist, dann muß eine Veränderung des Schwellwerts, die Schwellwerte RS und RD und die Schaltungskonstante des Inverters 3 nur die Beziehung der Gleichung (8) aufweisen, d.h.
  • Die folgende Betrachtung ist ein Beispiel von Parametern, die diese Gleichungen (5) und (8) erfüllen. Die erste Kanallänge LN des ersten FET Q&sub1; ist 2,4 um, die erste Kanalbreite WN davon 6,2 um und die erste Trägerbeweglichkeit uN 200 cm²/V -sek. Hinsichtlich des zweiten FET Q&sub2; ist die zweite Kanallänge LP 2,4 um, die zweite Kanalbreite WP 14,1 um und die zweite Trägerbeweglichkeit bis zu 85 cm²/V sek.
  • Von diesen Parametern sollte die erste Kanallänge LN und die erste Kanalbreite WN des ersten FET Q&sub1; vorzugsweise 1,2 um bis 100 um sein und dies trifft auch auf die zweite Kanallänge Lp und die zweite Kanalbreite Wp des zweiten FET Q&sub2; zu.
  • Eine derartige einfache Vorgehensweise kann eine Veränderung des Schwellwerts des Inverters 3 beseitigen, um dadurch einen von den Quellenwiderständen herrührenden Offset zu eliminieren. Dies kann unabhängig von den Widerstandswerten der Quellenwiderstände erzielt werden, was deshalb die Anordnung des Komparators nicht so weitgehend beschränkt. Ferner müssen die Drähte der Energiequellen nicht dick hergestellt werden, wodurch verhindert wird, daß die Chipgröße in unerwünschter Weise vergrößert wird.
  • Figur 2 zeigt eine andere Ausführungsform dieser Erfindung, bei der zusätzlich zu den Verdrahtungswiderständen RA1D und RA1S (jeweils äquivalent zu RS und RD) von Al höhere Widerstände RD' und RS' in die Schaltung eingefügt sind. Wenn die Werte von RD' und RS' eingestellt werden, so daß RA1S und RA1D vernachlässigbar sind, dann kann die Schaltungskonstante nur von RD' und RS' bestimmt werden.
  • Mit anderen Worten ausgedrückt, gilt die folgende Beziehung, vorausgesetzt daß RA1D, RA1S « RD', RS' ist:
  • In diesem Fall müssen die voranstehend erwähnten Parameter nur eingestellt werden, um die Beziehung
  • zu erfüllen, wie bei der ersten Ausführungsform.
  • Verschiedene Einflüsse werden auf eine Herstellung einer Halbleitereinrichtung ausgeübt, und zwar in Abhängigkeit davon, welche der Parameter, die Kanallängen (LN, Lp) der zwei FETs, ihre Kanalbreiten (WN, Wp) oder die Widerstandswerte (RS, RD) der Quellenelektroden bei der Verwirklichung der obigen Gleichung eingestellt werden sollen.
  • Figur 5 zeigt Transistoren, die diese Erfindung verkörpern und die gleiche Kanalbreite und die gleiche Kanallänge aufweisen; eine Bezugszahl 50 bezeichnet eine P-Typ- Diffusion, 52 eine N-Typ-Diffusion und 54 Kontaktlöcher. Wenn die Gleichheit durch die Widerstände RS, RD der Source- Elektroden realisiert wird, während die Kanallängen LN, Lp und die Kanalbreiten WN, Wp fest eingestellt werden, wie in Figur 5 gezeigt, dann können reguläre Kanallängen und Kanalbreiten aufrechterhalten werden, womit somit eine gleichmäßige Gestalt der Einrichtung sichergestellt wird. Dies erzeugt einen derartigen Vorteil, daß keine Veränderung bei hergestellten Halbleitereinrichtungen existiert, die unvermeidbar durch Veränderung der Kanallängen LN, Lp und der Kanalbreiten WN, Wp bewirkt wird und deshalb ist es unwahrscheinlich, daß ein Fehler in der Charakteristik der Einrichtungen auftritt. Zusätzlich wird die Schaltungsfläche der Halbleitereinrichtung nicht erhöht, was ermöglicht, eine höhere Integration der Einrichtung zu verwirklichen. Die Widerstände RS, RD der Source-Elektroden können eingestellt werden, indem ein aus Polysilizium, etc. hergestellter Widerstand verwendet wird.
  • Figur 6 zeigt Transistoren, die diese Erfindung verkörpern und die unterschiedliche Kanalbreiten, aber die gleiche Kanallänge aufweisen; eine Bezugszahl 50 bezeichnet eine P- Typ-Diffusion, 52 eine N-Typ-Diffusion und 54 Kontaktlöcher. Die Gleichheit dieser Erfindung kann realisiert werden, indem die Kanalbreiten WN, WP verändert werden, während die Kanallängen LN, Lp gleich zueinander eingestellt werden, wie in Figur 6 gezeigt. Die Verwendung der gleichen Kanallänge für LN, Lp überall in der Einrichtung stellt eine Ausrichtung dieser Erfindung sicher, ohne eine Veränderung der elektrischen Charakteristik der gesamten Einrichtung zu verursachen. Zusätzlich ist der Entwurf des Musters einer Halbleitereinrichtung in diesem Fall einfacher als der Entwurf, der sich bei einem Fall ergibt, bei dem die Kanalbreiten WN, Wp verändert werden.
  • Figur 7 zeigt Transistoren, die diese Erfindung verkörpern und die gleiche Kanalbreite, aber unterschiedliche Kanallängen aufweisen; eine Bezugszahl 50 bezeichnet eine P- Typ-Diffusion, 52 eine N-Typ-Diffusion und 54 Kontaktlöcher. Die Gleichheit dieser Erfindung kann realisiert werden, indem die Kanallängen LN, Lp verändert werden, während die Kanalbreiten WN, Wp gleich zueinander eingestellt werden, wie in Figur 7 gezeigt.
  • Figur 8 zeigt Transistoren, die diese Erfindung verkörpern und unterschiedliche Kanalbreiten und unterschiedliche Kanallängen aufweisen; eine Bezugszahl 50 bezeichnet eine P- Typ-Diffusion, 52 eine N-Typ-Diffusion und 54 Kontaktlöcher. Die Gleichheit dieser Erfindung kann realisiert werden, indem sowohl die Kanalbreiten WN, Wp als auch die Kanallängen LN, Lp verändert werden, wie in Figur 8 gezeigt.
  • Obwohl die voranstehende Beschreibung hauptsächlich unter Bezugnahme auf einen Komparator vom Chopper-Typ angeführt worden ist, kann diese Erfindung auch auf einen Inverter angewendet werden, der als ein Verstärker verwendet wird.
  • Wie voranstehend beschrieben kann gemäß dieser Erfindung eine Veränderung in dem Schwellwert eines Inverters durch eine einfache Vorkehrung eliminiert werden, so daß ein von den Widerständen von Energiequellen herrührender Offset leicht beseitigt werden kann. Da die Beseitigung des Offsets unabhängig von den Werten der Quellenwiderstände realisiert werden kann, ergeben sich keine Beschränkungen hinsichtlich der Anordnung des Komparators. Ferner müssen die Drähte der Energiequellen nicht besonders dick hergestellt werden, wobei somit verhindert wird, daß die Chipgröße in unerwünschter Weise vergrößert wird.

Claims (10)

1. Eine Logikschaltung, umfassend:
einen ersten Energieanschluß (VSS);
einen zweiten Energieanschluß (VDD), der auf ein höheres Potential als der erste Energieanschluß (VSS) gesetzt ist;
einen ersten FET (Q&sub1;) einer ersten Leitfähigkeit, der einen Strompfad aufweist, der mit dem ersten Energieanschluß (VSS) über einen ersten Strompfad gekoppelt ist;
einen zweiten FET (Q&sub2;) einer zweiten Leitfähigkeit, der einen Strompfad aufweist, der mit dem zweiten Energieanschluß (VDD) über einen zweiten Strompfad gekoppelt ist;
wobei die ersten und zweiten FETs (Q&sub1;, Q&sub2;) zwischen den ersten und zweiten Energieanschlüssen (VSS; VDD) in Reihe geschaltet sind;
einen Eingangsanschluß (A), der gemeinsam mit Gate-Anschlüssen der ersten und zweiten FETs (Q&sub1;, Q&sub2;) gekoppelt ist, und
einen Ausgangsanschluß, der mit dem gemeinsamen Punkt zwischen den ersten und zweiten FETs (Q&sub1;, Q&sub2;) verbunden ist,
dadurch gekennzeichnet, daß
der Strompfad des ersten FETs (Q&sub1;) und der Strompfad des zweiten FETs (Q&sub2;) einen Zusammenhang aufweisen, der ungefähr durch die folgende Gleichung ausgedrückt wird:
wobei RS der Widerstand des ersten Strompfads von dem ersten Energieanschluß (VSS) zu dem Strompfad des ersten FETs (Q&sub1;) ist,
RD der Widerstand des zweiten Strompfads von dem zweiten Energieanschluß (VDD) zu dem Strompfad des zweiten FETs (Q&sub2;) ist,
WN eine Kanalbreite des ersten FETs (Q&sub1;) ist,
Wp eine Kanalbreite des zweiten FETs (Q&sub2;) ist,
LN eine Kanallänge des ersten FETs (Q&sub1;) ist,
Lp eine Kanallänge des zweiten FETs (Q&sub2;) ist,
uN eine Beweglichkeit eines ersten Trägers des ersten FETs (Q&sub1;) ist, und
uP eine Beweglichkeit eines zweiten Trägers des zweiten FETs (Q&sub2;) ist.
2. Logikschaltung nach Anspruch 1, gekennzeichnet durch:
einen Kondensator (C) mit einem Ende, welches gemeinsam an die Gate-Anschlüsse der ersten und zweiten FETs (Q&sub1;, Q&sub2;) gekoppelt ist;
einen ersten Schalter (SW1) mit einem Ende, welches mit dem Kondensator (C) gekoppelt ist, und mit einem anderen Ende, an das ein zu detektierendes Signal (Ain) geführt wird; und
einen zweiten Schalter (SW2) mit einem Ende, welches mit dem Kondensator (C) gekoppelt ist, und mit einem anderen Ende, an das eine Referenzspannung (Vref) angelegt ist.
3. Logikschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste Kanallänge (LN) der zweiten Kanallänge (LP) gleicht, und die erste Kanalbreite (WN) der zweiten Kanalbreite (Wp) gleicht.
4. Logikschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste Kanallänge (LN) der zweiten Kanallänge (LP) gleicht.
5. Logikschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste Kanalbreite (WN) der zweiten Kanalbreite (Wp) gleicht.
6. Logikschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste Kanallänge (LN) sich von der zweiten Kanallänge (LP) unterscheidet und die erste Kanalbreite (WN) sich von der zweiten Kanalbreite (Wp) unterscheidet.
7. Logikschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste Kanallänge (LN) des ersten FET (Q&sub1;) im Bereich von 1,2 um bis 100,0 um liegt.
8. Logikschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste Kanalbreite (WN) des ersten FETs (Q&sub1;) in einem Bereich von 1,2 um bis 100,0 u m liegt.
9. Logikschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweite Kanallänge (LP) des zweiten FETs (Q&sub2;) in einem Bereich von 1,2 um bis 100,0 um liegt.
10. Logikschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweite Kanalbreite (Wp) des zweiten FETs (Q&sub2;) in einem Bereich von 1,2 um bis 100,0 um liegt.
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