DE68917971T2 - Halbleitervorrichtung. - Google Patents

Halbleitervorrichtung.

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Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitereinrichtung mit Polysiliciumschichten, die mit p- und n-leitenden Störstellen dotiert sind, und insbesondere auf eine Halbleitereinrichtung, die mit einander verbundene störstellendotierte Polysiliciumschichten aufweist
  • Mit der Entwicklung der Miniaturisierungstechnik von MOS- Transistoren hat die Integrationsdichte der Halbleitereinrichtungen rasch zugenommen. Die meisten der miniaturisierten MOS-Transistoren verwenden Polysilicium als Elektrodenmaterial. Darüber hinaus wird die Gatterelektrode aus Polysilicium oft mit Störstellen des gleichen Leitfähigkeitstyps wie dem der Source- und Drainbereiche dotiert, um die Schwellenspannung (VTH) des MOS-Transistors in einem optimalen Bereich zu setzen oder um Kurzkanalwirkungen zu unterdrücken. Weiter wird Polysilicium oft für die Source- und Drainelektroden benutzt, um Zwischenverbindungen durch die Polysiliciumschicht herzustellen, wobei die Source- und Drainelektroden aus Polysilicium normalerweise mit Störstellen des gleichen Leitfähigkeitstyps dotiert sind wie dem der Source- und Drainbereiche, um den Kontaktwiderstand zu verringern. In diesen Fällen besitzt die Polysiliciumelektrode einen Schichtwiderstand, der relativ höher als der der Metallelektrode ist. Aus diesem Grunde wird es allgemeine Praxis, die Polysiliciumschicht dünn zu machen und eine dicke Silicidschicht, wie etwa TiSi&sub2; auf der Polysiliciumschicht zu bilden, um den Widerstand der Elektrode zu verringern.
  • Fig. 1 zeigt die Querschnittsstruktur der herkömmlichen CMOS- Halbleitereinrichtung. Bei dieser Halbleitereinrichtung ist ein n-leitender Muldenbereich 42 im Oberflächengebiet des p- leitenden Siliciumsubstrats 41 gebildet, während eine Feldisolierschicht auf dem Siliciumsubstrat 41 und dem Muldenbereich 42 gebildet ist. Weiter sind MOS-Transistoren 44A und 44B jeweils entsprechend mit p- und n-Kanal in den Elementbildungsbereichen gebildet, die durch die Feldisolierschicht 43 definiert sind. Der Source- und der Drainbereich des MOS-Transistors 44A bestehen jeweils aus n- leitenden Bereichen (nicht dargestellt), die im Oberflächengebiet des Muldenbereiches 42 gebildet sind. Die Gatterisolatoren der MOS-Transistoren 44A und 44B mit entsprechendem p- und n-Kanal sind jeweils aus Isolierfilmen 46A bzw. 46B gebildet, die auf dem Muldenbereich 42 und dem Siliciumsubstrat 41 aufgebracht sind. Weiter ist eine störstellendotierte Polysiliciumschicht 47 auf den Isolierfilmen 46A und 46B und der Feldisolierschicht 43 gebildet, und weiter ist eine Silicidschicht 48 auf der Polysiliciumschicht 47 gebildet. Der Teil 47A der Polysiliciumschicht 47 enthält p-leitende Störstellen und dient als Gatterelektrode des MOS-Transistors 44A mit p- Kanal. Der Teil 47B der Polysiliciumschicht 47 enthält n- leitende Störstellen und dient als Gatterelektrode des MOS- Transistors 44B mit n-Kanal. In Fig. 1 bezeichnet X den Abstand vom Verbindungsknoten zwischen den Gatterelektroden 47A und 47B bis zum Kanalbereich, der zwischen den Source- und Drainbereichen des MOS-Transistors 44A mit p-Kanal liegt.
  • Die obige Halbleitereinrichtung weist den folgenden Mangel auf. Das Silicid besitzt nämlich einen großen Diffusionskoeffizienten in Bezug auf die n-leitenden Störstellen. Aus diesem Grunde bewegen sich die n-leitenden Störstellen, wenn die Halbleitereinrichtung im Herstellungsprozeß nach der Bildung der Polysiliciumschicht und der Silicidschicht der Wärmebehandlung unterzogen wird, von der n-leitenden Polysiliciumschicht 47B durch die Silicidschicht 48 zur p-leitenden Polysiliciumschicht 47A und diffundieren in die p-leitende Polysiliciumschicht 47A. Da die p-leitende Polysiliciumschicht 47A als Gatterelektrode des MOS-Transistors 44B benutzt wird, wird die Schwellenspannung des MOS-Transistors in Abhängigkeit von der Änderung der Störstellenkonzentration der Polysiliciumschicht 47A auf einen Wert eingestellt, der sich von dem vorgesehenen Wert unterscheidet.
  • Fig. 2 ist ein Diagramm, das die Beziehung zwischen dem Abstand X und der Schwellenspannung (VTH) des in Fig. 1 dargestellten MOS-Transistors 44A mit p-Kanal wiedergibt. Wenn der Abstand X unendlich ist, wird angenommen, daß keine Möglichkeit besteht, daß n-leitende Störstellen durch die Silicidschicht 48 in die p-leitende Polysiliciumschicht 47A injiziert werden. Wenn jedoch der Abstand X einen endlichen Wert annimmt, nimmt die Schwellenspannung (VTH) des MOS- Transistors 44A mit p-Kanal um 50% zu, verglichen mit dem Fall, bei dem der Abstand X unendlich ist.
  • Unter der Annahme, daß n-leitende Störstellen in die Source- Elektrode (oder Drain-Elektrode) aus Polysilicium injiziert werden, steigt der Kontaktwiderstand der Elektrode und des Sourcebereichs (oder Drainbereichs) an.
  • Eine CMOS-Struktur mit p- und n-leitenden Schichten und mit einer TiN-Diffusionsschicht ist aus dem IBM Technical Disclosure Bulletin, Bd. 27, Nr. 11, April 1985, S. 6652- 6655, bekannt. Die Gatterschichten werden aber von der fertigen Einrichtung abgetrennt, und die Probleme eines n- Übergangs einer Gatterschicht werden nicht angesprochen.
  • Ein Ziel der vorliegenden Erfindung besteht in der Schaffung einer Halbleitereinrichtung, bei der der Widerstand einer Verdrahtung zum gegenseitigen Verbinden der p- und n- leitenden Polysiliciumschichten verringert werden kann, und bei der die in der n-leitenden Polysiliciumschicht enthaltenen n-leitenden Störstellen gehindert werden können, thermisch in die p-leitende Polysiliciumschicht eindiffundiert zu werden.
  • Gemäß der vorliegenden Erfindung wird eine Halbleitereinrichtung geschaffen, die aufweist: einen Halbleiterkörper; CMOS-Transistoren mit einer ersten und zweiten Polysilicium-Gatterschicht, die auf dem Halbleiterkörper gebildet sind und jeweils entsprechend p- und n-leitende Störstellen enthalten, wobei die erste und die zweite Polysilicium-Gatterschicht Kantenoberflächen aufweisen, die in Kontakt mit einander gebildet sind; und eine feuerfeste Metallsilicidschicht, die auf der ersten und der zweiten Polysilicium-Gatterschicht gebildet ist; dadurch gekennzeichnet, daß die Halbleitereinrichtung weiter eine Sperrschicht aus elektrisch leitendem Material aufweist, die in der Grenze zwischen der feuerfesten Metallsilicidschicht und der ersten und zweiten Polysilicium-Gatterschicht gebildet ist, um die feuerfeste Metallsilicidschicht von der ersten und zweiten Polysilicium-Gatterschicht zu trennen, und die an die erste und zweite Polysilicium-Gatterschicht angeschlossen ist, um einen pn-Üergang zwischen der ersten und der zweiten Polysilicium-Gatterschicht zu shunten; der Diffusionskoeffizient der n-leitenden Störstelle in der Sperrschicht kleiner als in der feuerfesten Metallsilicidschicht ist; und die erste und zweite Polysilicium-Gatterschicht obere Oberflächen besitzen, die ganz mit der leitenden Sperrschicht bedeckt sind.
  • Mit dem obigen Verdrahtungsaufbau ist der Diffusionskoeffizient der n-leitenden Störstellen in der leitenden Schicht kleiner als in der Silicidschicht, und die leitende Schicht wird zwischen der Silicidschicht und der ersten und der zweiten Polysiliciumschicht gebildet. Daher können die in der ersten Polysiliciumschicht enthaltenen n- leitenden Störstellen daran gehindert werden, im Wärmebehandlungsprozeß in die Silicidschicht eindiffundiert zu werden. Selbst wenn die n-leitenden Störstellen in die Silicidschicht eindiffundiert sind, können sie weiter daran gehindert werden, in die erste Polysiliciumschicht eindiffundiert zu werden. Im Falle, daß die zweite Polysiliciumschicht beispielsweise als Gatterelektrode eines MOS-Transistors verwendet wird, kann eine Fluktuation der Schwellenspannung des MOS-Transistors unterdrückt werden. Weiter kann im Falle, daß die zweite Polysiliciumschicht als Source-Elektrode (oder Drain-Elektrode) eines MOS-Transistors benutzt wird, der Anstieg des Kontaktwiderstandes zwischen der Elektrode und dem Sourcebereich (oder Drainbereich) verhindert werden.
  • Die Erfindung wird anhand der nachfolgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen besser verstanden.
  • Fig. 1 zeigt eine Querschnittsstruktur der herkömmlichen CMOS-Halbleitereinrichtung;
  • Fig. 2 ist ein Diagramm, das die Änderung der Schwellenspannung des in Fig. 1 dargestellten MOS- Transistors mit p-Kanal wiedergibt;
  • Fig. 3 zeigt eine Querschnittsstruktur einer CMOS- Halbleitereinrichtung gemäß einer Ausführungsform der vorliegenden Erfindung;.
  • Fig. 4 ist ein Diagramm, das die Änderung der Schwellenspannung des in Fig. 3 dargestellten MOS- Transistors mit p-Kanal wiedergibt;
  • Fig. 5A bis 5H sind Diagramme, die den Herstellungsprozeß einer Vielzahl von MOS-Transistoren mit p- bzw. n-Kanal wiedergeben, die den gleichen Aufbau wie der in Fig. 1 dargestellte MOS-Transistor mit p- und n- Kanal aufweist; und
  • Fig. 6 ist eine Querschnittsansicht einer Modifikation der in Fig. 3 dargestellten CMOS-Halbleitereinrichtung, bildet aber keinen Bestandteil der vorliegenden Erfindung.
  • Nachfolgend wird unter Bezugnahme auf die Fig. 3 und 4 eine CMOS-Halbleitereinrichtung gemäß einer Ausführungsform der vorliegenden Erfindung beschrieben. Fig. 3 zeigt die Querschnittsstruktur der CMOS-Halbleitereinrichtung. Bei der Halbleitereinrichtung ist ein n-leitender Muldenbereich 12 im Oberflächengebiet des p-leitenden Siliciumsubstrats 11 gebildet, während eine Feldisolierschicht 13 auf dem Siliciumsubstrat 11 und dem Muldenbereich 12 gebildet ist. Weiter sind MOS-Transistoren 14A und 14B mit p- bzw. n-Kanal in den durch die Feldisolierschicht 13 definierten Elementbildungsbereichen ausgebildet. Die Source- und Drainbereiche des MOS-Transistors 14A bestehen aus p- leitenden Diffusionsbereichen (nicht dargestellt), die im Oberflächengebiet des Muldenbereiches 12 gebildet sind. Weiter bestehen die Source- und Drainbereiche des MOS- Transistors 14B aus n-leitenden Diffusionsbereichen (nicht dargestellt), die im Oberflächengebiet des Siliciumsubstrats 11 ausgebildet sind. Die Gatterisolatoren der MOS- Transistoren 14A und 14B mit p- bzw. n-Kanal bestehen aus Isolierfilmen 16A und 16B, die jeweils entsprechend auf dem Muldenbereich 12 und dem Siliciumsubstrat 11 gebildet sind. Weiter ist eine störstellendotierte Polysiliciumschicht 17 auf den Isolierfilmen 16A und 16B und dem Feldisolierfilm 13 gebildet, und eine TiN-Schicht 18 ist aufgebracht, um die Polysiliciumschicht 17 abzudecken, während eine Silicidschicht 19 aufgebracht ist, um die TiN-Schicht 18 abzudecken. Der Abschnitt 17A der Polysiliciumschicht 17 enthält p-leitende Störstellen und dient als Gatterelektrode des MOS-Transistors 14A mit p-Kanal, während der Abschnitt 17B der Polysiliciumschicht 17 n-leitende Störstellen enthält und als Gatterelektrode des MOS-Transistors 14B mit n-Kanal dient. In Fig. 1 bezeichnet X den Abstand vom Anschlußknoten zwischen den Gateelektroden 17A und 17B bis zum Kanalbereich, der zwischen den Source- und Drainbereichen des MOS- Transistors 14A mit p-Kanal liegt.
  • Fig. 4 ist ein Diagramm, das die Beziehung zwischen dem Abstand X und der Schwellenspannung (VTH) des in Fig. 3 dargestellten MOS-Transistors 14A mit p-Kanal wiedergibt. Die Schwellenspannung (VTH) des MOS-Transistors 14A mit p-Kanal wird unabhängig vom Abstand X konstant gehalten. Mit anderen Worten können die in der n-leitenden Polysiliciumschicht 17B enthaltenen n-leitenden Störstellen thermisch nicht in die p- leitende Polysiliciumschicht eindiffundieren, und zwar wegen der aufgebracht TiN-Schicht 18.
  • Als nächstes wird unter Bezugnahme auf die Fig. 5A bis 5H das Verfahren zur Herstellung einer Vielzahl von MOS-Transistoren mit p- und n-Kanal beschrieben, die den gleichen Aufbau wie der in Fig. 3 dargestellte besitzen.
  • In dem in Fig. 5A gezeigten Schritt wird der n-leitende Muldenbereich 22 mit einer Störstellenkonzentration von 8 x 10¹&sup6; cm³ in einem p-leitenden Siliciumsubstrat 21 mit einem spezifischen Widerstand von 1Ω x cm gebildet. Eine Feldisolierschicht 23 wird durch Herstellen eines Oxidfilms auf dem Siliciumsubstrat 21, Herstellen eines Nitridfilms auf dem Oxidfilm, Mustern des Nitridfilms und thermisches Oxidieren des freigelegten Abschnittes auf dem Oxidfilm bei Temperaturen von ungefähr 1000ºC gebildet, wobei das Nitridfilmmuster als Maske benutzt wird. Nachdem der maskierte Abschnitt des Oxidfilms und des Nitridfilmmusters entfernt worden sind, wird der Ionenimplantationsprozeß durchgeführt, um die Schwellenspannungen des MOS-Transistors mit p- und n-Kanal einzustellen. Im vorliegenden Falle werden Störstellenionen für den p-Kanal-MOS-Transistor in den freigelegten Abschnitt des Muldenbereichs 22 implantiert, während in den freigelegten Bereich des Siliciumsubstrats 21 Störstellenionen für den n-Kanal-MOS-Transistor implantiert werden. Der exponierte Abschnitt des Siliciumsubstrats 21 wird einer Wärmebehandlung bei ungefähr 900ºC in einer O&sub2;- Atmosphäre unterzogen, um einen Gatteroxidfilm 24 mit einer Dicke von 150 Å zu bilden, wie in Fig. 5B gezeigt ist.
  • Danach wird durch das LPCVD-Verfahren die in Fig. 5C gezeigte Polysiliciumschicht 25 durch Aufdampfen von Polysilicium bis zu einer Dicke von 2000 Å auf der gesamten Oberfläche des Gatteroxidfilms 24 und der Feldisolierschicht 23 gebildet. Anschließend wird die in Fig. 5D gezeigte p-leitende Polysiliciumschicht 25A durch Aufbringen eines Fotolackfilms 26 zum Überziehen der Polysiliciumschicht 25, mit Ausnahme des oberen Abschnittes des Muldenbereiches 22, gebildet, und dann werden BF&sub2;&spplus;-Ionen in den freigelassenen Abschnitt der Polysiliciumschicht 25 mit einer Dosis von 1 x 10¹&sup5; cm&supmin;², bei einer Beschleunigungsenergie von 30 KeV, implantiert. Als nächstes wird die in Fig. 5E gezeigte n-leitende Polysiliciumschicht 25B durch Aufbringen eines Fotolackfilms 27 zum Überziehen der Polysiliciumschicht 25 gebildet, nachdem der Fotolackfilm 26 entfernt worden ist, und As&spplus;- Ionen werden in den freigelegten Abschnitt der Polysiliciumschicht 25 mit einer Dosis von 1 x 10¹&sup5; cm&supmin;², bei einer Beschleunigungsenergie von 30 KeV, gebildet. Daraufhin wird der Fotolackfilm 27 entfernt.
  • In dem in Fig. 5F dargestellten Schritt wird ein TiN-Schicht 28 bis auf eine Dicke von annähernd 1000 Å (10 Å = 1 nm) auf den p- und n-leitenden Polysiliciumschichten 25A und 25B durch Sputtern gebildet, und anschließend wird eine TiSi&sub2;- Schicht 29 bis auf eine Dicke von 2000 Å auf der TiN-Schicht 28 gebildet. Danach werden gemäß Fig. 5G die TiSi&sub2;-Schicht 29, die TiN-Schicht 28 und die Polysiliciumschichten 25A und 25B nacheinander dem Prozeß des Anisotropenätzens unter Benutzung eines durch das fotolithografische Verfahren hergestellten Fotolackmusters als Maske abgeätzt. Nachdem so die dreischichtigen Gatterelektroden gebildet worden sind, wird ein Glühprozeß bei etwa 900ºC in einer N&sub2;-Atmosphäre während 10 Minuten durchgeführt.
  • Im Schritt der Fig. 5H werden BF2&spplus;-Ionen in den Muldenbereich 22 mit einer Dosis von 1 x 10¹&sup5; cm&supmin;², bei einer Beschleunigungsenergie von 20 KeV, implantiert. AS&spplus;-Ionen werden in das Siliciumsubstrat 21 mit einer Dosis von 1 x 10¹&sup5; cm&supmin;², bei einer Beschleunigungsenergie von 30 KeV, implantiert. Anschließend wird ein Glühprozeß bei etwa 900ºC in N&sub2;-Atmosphäre während 10 Minuten durchgeführt. Als Ergebnis werden in der Mulde 22 Source- und Drainbereiche 30 der MOS-Transistoren mit p-Kanal gebildet, und im Siliciumsubstrat 21 werden Source- und Drainbereiche 21 der MOS-Transistoren mit n-Kanal gebildet. Danach wird ein PSG- Film 32 bis auf eine Dicke von annähernd 8000 Å als Schutzfilm durch das CVD-Verfahren gebildet. Auf dem PSG-Film 3 wird eine A -Verdrahtungsschicht 33 hergestellt, nachdem Kontaktlöcher in einem Teil des PSG-Films 32 gebildet worden sind. Die Herstellung der Halbleitereinrichtung wird durch Ausbilden weiterer gewünschter Halbleiterelemente in den peripheren Abschnitten der so gebildeten MOS-Transistoren beendet.
  • Bei der oben beschriebenen Ausführungsform sind die oberen Oberflächen der p- und n-leitenden Polysiliciumschichten 17A und 17B völlig mit der TiN-Schicht 18 überzogen; und die obere Oberfläche der TiN-Schicht 18 ist völlig mit der TiSi&sub2; Schicht 19 überzogen. Da die TiSi&sub2;-Schicht 19 so ausgebildet ist, daß sie einen niedrigeren Widerstand als die p- und n- leitenden Polysiliciumschichten 17A und 17B aufweist, kann der Widerstand einer Verdrahtung zum gegenseitigen Verbinden der Polysiliciumschichten 17A und 17B im Vergleich zu dem Falle, bei dem die TiSi&sub2;-Schicht 19 nicht vorhanden ist, reduziert werden. Da weiter der Diffusionskoeffizient der n- leitenden Störstellen in der TiN-Schicht 18 kleiner als in der TiSi&sub2;-Schicht 19 ist, wird es für n-leitende Störstellen in der n-leitenden Polysiliciumschicht 17B schwieriger, in die p-leitende Polysiliciumschicht 17A zu diffundieren, verglichen mit dem Fall, bei dem die TiN-Schicht 18 nicht vorhanden ist. Daher wird es möglich, die Schwellenspannung des MOS-Transistors 44A mit p-Kanal auf den geplanten Wert einzustellen, unabhängig vom Herstellungsprozeß.
  • Bei der vorliegenden Ausführungsform ist eine p-leitende Polysiliciumschicht 17A als Gatterelektrode des MOS- Transistors 44A ausgebildet. Die p-leitende Polysiliciumschicht 17A kann aber auch eine Kontaktelektrode sein, die beispielsweise auf dem p-leitenden Diffusionsbereich ausgebildet ist. In diesem Falle kann der Anstieg des Kontaktwiderstandes zwischen der Polysiliciumschicht 17A und dem p-leitenden Diffusionsbereich verhindert werden.
  • Die TiN-Schicht 18 kann durch eine leitende Schicht ersetzt werden, die einen kleineren Diffusionskoeffizienten in Bezug auf n-leitende Störstellen schaffen kann, als die Silicidschicht 19.
  • Weiter werden bei der vorliegenden Ausführungsform die Polysiliciumschichten 17A und 17B im Kontakt miteinander hergestellt. Wenn aber die Polysiliciumschichten 17A und 17B nicht im Kontakt miteinander gebildet werden, wie in Fig. 6 dargestellt, werden die TiSi&sub2;-Schichten 19A und 19B gebildet werden, um die Polysiliciumschichten 17A und 17B zu überziehen; und die TiN-Schicht 18 kann ausgebildet werden, um die TiSi&sub2;-Schichten 19A und 19B zu überziehen, wodurch die gleiche Wirkung wie bei der obigen Ausführungsform erzielt wird.

Claims (5)

1. Halbleitereinrichtung, aufweisend:
-einen Halbleiterkörper (11, 12);
-CMOS-Transistoren (14A, 14B) mit einer ersten und zweiten Polysilicium-Gatterschicht (17A, 17B), die auf dem Halbleiterkörper (11, 12) gebildet sind und jeweils entsprechend p- und n-leitende Störstellen enthalten, wobei die erste und die zweite Polysilicium-Gatterschicht Kantenoberflächen aufweisen, die in Kontakt mit einander gebildet sind; und
-eine feuerfeste Metallsilicidschicht (19), die auf der ersten und der zweiten Polysilicium- Gatterschicht (17A, 17B) gebildet ist;
dadurch gekennzeichnet, daß
-die Halbleitereinrichtung weiter eine Sperrschicht (18) aus elektrisch leitendem Material aufweist, die in der Grenze zwischen der feuerfesten Metallsilicidschicht (19) und der ersten und zweiten Polysilicium-Gatterschicht (17A, 17B) gebildet ist, um die feuerfeste Metallsilicidschicht (19) von der ersten und zweiten Polysilicium-Gatterschicht (17A, 17B) zu trennen, und die an die erste und zweite Polysilicium-Gatterschicht (17A, 17B) angeschlossen ist, um einen pn-Üergang zwischen der ersten und der zweiten Polysilicium-Gatterschicht (17A, 17B) zu shunten;
- der Diffusionskoeffizient der n-leitenden Störstelle in der Sperrschicht (18) kleiner als in der feuerfesten Metallsilicidschicht (19) ist; und
- die erste und zweite Polysilicium-Gatterschicht (17A, 17B) obere Oberflächen besitzen, die ganz mit der leitenden Sperrschicht (18) bedeckt sind.
2. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Halbleiterkörper (11, 12) eine n-leitende Substratschicht (12) umfaßt, wobei in einer Oberfläche derselben Source- und Drainbereiche eines MOS- Transistors (14A) mit p-Kanal gebildet sind, und daß die erste Polysiliciumschicht (17A) als Gatterelektrode des MOS-Transistors (14A) mit p-Kanal dient, wobei die Gatterelektrode des MOS-Transistors (14A) mit p-Kanal über demjenigen Abschnitt der n-leitenden Substratschicht (12) gebildet ist bzw. gegen diesen isoliert ist, der zwischen dem Source- und dem Drainbereich liegt.
3. Halbleitereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der Halbleiterkörper eine p-leitende Substratschicht (11) aufweist, wobei in einer Oberfläche derselben Source- und Drainbereiche eines MOS-Transistors (14B) mit n- Kanal gebildet sind, und daß die zweite Polysiliciumschicht (17B) als Gatterelektrode des MOS- Transistors (14B) mit n-Kanal dient, wobei die Gatterelektrode des MOS-Transistors mit n-Kanal in demjenigen Abschnitt der p-leitenden Substratschicht (11) gebildet ist, die zwischen dem Source- und Drainbereich des MOS-Transistors (14B) mit n-Kanal liegt.
4. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Halbleiterkörper (11, 12) einen p-leitenden Elementenbereich aufweist, und daß die zweite Polysiliciumschicht (17A) als Kontaktelektrode des p- leitenden Elementenbereiches dient.
5. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die feuerfeste Metallsilicidschicht (19) aus TiSi&sub2; gebildet ist, und daß die Sperrschicht (18) aus TiN gebildet ist.
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