DE68908937T2

DE68908937T2 - Speicher und statische Speicherzelle; Speicherungsverfahren.

Info

Publication number: DE68908937T2
Application number: DE89400980T
Authority: DE
Inventors: Andre-Jacques Auberton-Herve; Benoit Giffard
Original assignee: Commissariat a lEnergie Atomique CEA
Current assignee: Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date: 1988-04-12
Filing date: 1989-04-10
Publication date: 1994-03-17
Anticipated expiration: 2009-04-11
Also published as: FR2629941B1; EP0337870A1; EP0337870B1; JPH0212868A; FR2629941A1; US4954989A; DE68908937D1

Description

Die vorliegende Erfindung bezieht sich auf eine statische Speicherzelle des Typs MIS (Metal-Insulator- Semiconductor), die verwendet werden kann auf dem Gebiet der Mikroelektronik zur Herstellung von Lebendspeichern, die der Speicherung von binären Informationen dienen. Diese Speicherzelle ist eine statische Speicherzelle mit wahlfreiem Zugriff, bekannt unter der Abkürzung SRAM.
Die statischen Speicherzellen der MOS-Technologie (Metal Oxide Semiconductor) enthalten ein aus vier MOS- Transistoren oder aus zwei MOS-Transistoren und zwei hochohmigen Widerständen bestehendes Kippglied, wie beschrieben in einem allgemeinen Artikel über die RAM-Speicher, S. 248-252, erschienen in VLSI System Design von Muroga Saburo, Edition Wiley Interscience.
Die statischen Speicher mit MOS-Transistoren haben den Vorteil, eine große Immunität gegenüber Störungen, vor allem elektrischen, aufzuweisen. Die Fläche der Speicherschaltung ist bezüglich der Herstellungskosten das wesentliche Element; daher das Bestreben, eine Speicherzelle mit kleinstmöglichen Abmessungen herzustellen, um ihre kosten möglichst gering zu halten.
Andererseits hat man kürzlich festgestellt, daß die Transistoren MOS und auf allgemeinere Weise die Transistoren MIS, hergestellt in Silicium-auf-Isolator-Technologie, bekannt unter der angelsächsischen Abkürzung SOI, einen bipolaren Parasitärbeziehungsweise Störtransistor aufweisen. Dieser Parasitärtransistor macht sich bemerkbar durch Schwierigkeiten beim Optimieren der Funktionsweise von Vorrichtungen für die Versorgung mit Nominalspannung (z.B. 5 Volt).
Dieser Effekt ist besonders spürbar bei den MOS- Transistoren auf SOI, denn herkömmlicherweise sind diese Transistoren ausgeführt mit elektrisch potentialfreier Kanalzone. Nun, der bipolare Effekt wird hervorgerufen durch die Anhäufung von Minderheits-Ladungsträgern in der Kanalzone (Löcher bei den NMOS (MOS mit N-Kanal), Elektronen bei den PMOS (MOS mit P- (Kanal)), die die Wirkung haben, den Übergang Source-Kanal direkt zu polarisieren. Diese Minderheits-Ladungsträger werden im allgemeinen in den NMOS in größerer Anzahl erzeugt.
Überdies haben die Fortschritte bei den SOI-Materialien dazu geführt, daß man heute über Substrate von vorzüglicher Qualität verfügt. Man kann folglich äußerst leistungsfähige MOS- Schaltkreise herstellen, begünstigt aber korrelativ den bipolaren "Störungs"-Effekt, denn die Lebensdauer der Ladungsträger ist sehr groß.
Dieser Störeffekt kann umso weniger vernachlässigt werden, als die Dimensionen der Transistoren sehr klein sind.
Jedoch hat man ganz kürzlich erwogen, diese bipolaren Stör- bzw. Parasitärtransistoren zu nutzen, um den Leitungsstrom des MOS-Transistors zu erhöhen. Diese Anwendung wird beschrieben in dem Artikel IEEE Transactions on Electron Devices, Band ED-34, No4, April 1987, von J.P. COLINGE, betitelt "An SOI voltage- controlled bipolar-MOS device", S. 845-849.
Bei dieser kombinierten Anwendung des MOS-Transistors und seines mit ihm gepaarten bipolaren Parasitärtransistors ist eine äußere, die beiden Transistoren verbindende Verbindung vorgesehen. Die Basis des bipolaren Transistor nämlich, gebildet durch die Kanalzone des MOS-Transistors, wird elektrisch mit der Gateelektrode des MOS-Transistors verbunden. Außerdem wird die gemeinsame Verwendung eines MOS-Transistors und seines zugeordneten bipolaren Parasitärtransistors in dem vorhergehenden Dokument in der Silicium-auf-Isolator- und insbesondere der Silicium-auf-Siliciumoxid-Technologie beschrieben. Jedoch bringt diese Anwendungsart einen nicht zu vernachlässigenden Stromverbrauch mit sich bezüglich des Außenanschlusses.
In dem allgemeinen obigen Artikel über die RAM werden auch RAM-Speicher mit bipolaren Transistoren beschrieben.
Die statischen Speicher mit bipolaren Transistoren haben den Vorteil, bezogen auf die Speicher mit MOS-Transistoren, schnellere Schaltzustände aufzuweisen, was zu ihrer Verwendung in schnellen Schaltkreisen führt.
Die Erfindung hat auch eine statische Speicherzelle des Typs MIS zum Gegenstand, die nicht die Nachteile der vorhergehenden Technik aufweist. Insbesondere hat die Speicherzelle sehr geringe Abmessungen. Sie verwendet den bipolaren Parasitärtransistor, der mit jedem MOS-Transistor gepaart ist und, allgemeiner, jedem MIS-Transistor, für das beliebige Speichern einer binären Information.
Nun, bis zum heutigen Tag hat niemand die Verwendung des bipolaren Transistors, mit dem MOS-Transistor verbunden, für die Speicherung binärer Informationen weder erwogen noch beschrieben.
Auf genauere Weise hat die Erfindung eine statische Speicherzelle zum Gegenstand, umfassend:
A) - ein bistabiles Kippglied, gebildet im wesentlichen aus einem Mis-Transistor und einem bipolaren Parasitärtransistor, zurückzuführen auf die Struktur des MIS-Transistors, wobei Source und Drain des MIS-Transistors jeweils den Emitter und Kollektor des bipolaren Transistors bilden, wobei die Kanalzone des MIS-Transistors, die sich zwischen Source und Drain befindet, die Rolle der Basis des bipolaren Transistors spielt, wobei diese Basis total isoliert ist von der Außenseite der Speicherzelle und die Gateelektrode des MIS- Transistors elektrisch isoliert ist von der Kanalzone, und
B) - eine Adressierschaltung des Kippglieds, um bezüglich der auf ein Bezugspotential gebrachten Source anzulegen:
a) - an die Gateelektrode eine Spannung VG1, die kleiner ist als die Auslösungsschwellspannung VBi des bipolaren Transistors durch den MIS-Transistor und an den Drain eine Spannung VD1, die höher ist als die ausgelöste Halteschwellspannung VD0 des bipolaren Transistors, um einen der Zustände "0" oder "1" aufrechtzuerhalten,
b) - an den Drain die Spannung VD1 und an die Gateelektrode eine Spannung VG2, höher als VBi - oder ein ausreichenden Lichtimpuls anzuwenden - um den MIS- und den bipolaren Transistor auszulösen, um den Zustand "1" einzuschreiben, dann die Spannung VG1,
c) - an die Gateelektrode die Spannung VG1 und an Drain eine Spannung VD2, kleiner als VD0, um den Zustand "0" einzuschreiben, dann die Spannung VD1.
Unter einer "Basis, total isoliert von der Außenseite der Speicherzelle" versteht man eine "von der Außenseite der Speicherzelle nicht zugängliche Basis"
Da diese Speicherzelle nur diesen einen MIS-Transistor aufweist, beschränkt sich ihr Raumbedarf auf diesen Transistor.
Auf überraschende Weise haben die Erfinder nachgewiesen, daß es möglich ist, eine binäre Information in Form von Nichtvorhandensein von Strom (genannt Zustand "0") oder von Vorhandensein von Strom (genannt Zustand "1") in einem einzigen MOS-Transistor zu speichern auf Grund des inhärenten Vorhandenseins eines beteiligten Parasitärtransistors. Zudem ist diese Information vorhanden und stabil, solange keine neue Speicherungssequenz angewandt wurde und die elektrische Versorgung dieser Zelle aufrechtgehalten wird.
Erfindungsgemäß werden Source und Drain gebildet von einer Zone eines ersten Leitfähigkeitstyps N oder P und der Kanal von einer Zone eines zweiten Leitfähigkeitstyps P oder N. Insbesondere sind Source und Drain vom N-Typ, und der Kanal vom P- Typ. Auch muß das Material, das die verschiedenen Zonen bildet, ein Halbleitermaterial sein, das die Bildung von Zonen mit vorherrschender P-Typ-Dotierung (Akzeptor) und von Zonen mit vorherrschender N-Typ-Dotierung (Donator) gestattet.
Damit jede erfindungsgemäße Speicherzelle einwandfrei funktioniert ist es notwendig, daß die Qualität des Halbleitermaterials, in dem die Zonen P und N definiert sind, die größtmögliche Diffusionlänge bzw. -strecke der Ladungsträger gewährleistet (d.h. größer als die Länge des Kanals). Auch ist es notwendig, Transistoren geringer Länge zu verwenden, d.h. einer Länge kleiner oder in der Größenordnung von 1000 nm.
Außerdem ist es wünschenswert, daß die Speicherzelle vom Substrat isoliert ist. Auch sind die Zonen des Typs N und P vorteilhafterweise definiert in einer Halbleiterschicht, getragen durch ein elektrisch isolierendes Material, selbst angebracht auf dem Substrat. Die Halbleiterschicht kann aus polykristallinem oder monokristallinem Silicium sein, aus Material III-V, wie GaAs, InSb, InP, usw. Außerdem kann das elektrisch isolierende Material ausgewählt werden unter SIO&sub2;,SiO, Si&sub3;N&sub4;, ZnS, Glas, usw.
Vorzugsweise verwendet man eine Halbleiterschicht aus monokristallinem Silicium, getragen durch eine Schicht aus Siliciumdioxid (SiO&sub2;). Diese Materialien haben den Vorteil einer einfachen und beherrschten Anwendung und genügen den oben gestellten Anforderungen.
Die Adressierungseinrichtungen der Speicherzelle und insbesondere der sie bildende MIS-Transistor können reduziert werden auf die elektrischen Versorgungsquellen, die die geeigneten Spannungen an Gateelektrode, Source und Drain des MIS-Transistors liefern.
Die Erfindung hat auch ein Verfahren zur Speicherung einer binären Information in einer statischen Speicherzelle, wie vorhergehend definiert, zum Gegenstand.
Dieses Verfahren besteht darin, bezüglich der auf ein Bezugspotential gebrachte Source anzulegen:
a) - an die Gateelektrode eine Spannung VG1, kleiner als die Auslösungsschwellenspannung VBi des bipolaren Transistors durch den MIS-Transistor, und an den Drain eine Spannung VD1, größer als die ausgelöste Halteschwellenspannung VD0 des bipolaren Transistors, um einen der Zustände "0" oder "1" aufrechtzuerhalten,
b) - an den Drain die Spannung VD1 und an die Gateelektrode eine Spannung VG2, größer als VBi - oder einen ausreichend großen Lichtimpuls anzuwenden - um den MIS- und den bipolaren Transistor auszulösen, um den Zustand "1" einzuschreiben, dann die Spannung VG1,
c) - an die Gateelektrode die Spannung VG1 und an den Drain eine Spannung VD2, kleiner als VD0, um den Zustand "1" einzuschreiben, dann die Spannung VD1.
Die Erfindung bezieht sich auch noch auf einen statischen Speicher, der eine Speicherzellenmatrix umfaßt, wie vorhergehend definiert, verbunden mit Adressierungszeilen und - spalten, wobei die Adressierung dieses Speichers darin besteht, bezüglich der auf ein Bezugspotential gebrachten Sources anzulegen:
a) - an jede Adressierungszeile eine Spannung VE0, kleiner als die Auslösungsschwellenspannung VBi der bipolaren Transistoren durch die MIS-Transistoren, und an jede Adressierungsspalte eine Spannung VM1, größer als die ausgelöste Halteschwellenspannung VD0 der bipolaren Transistoren, um die gespeicherten Zustände "0" oder "1" aufrechtzuerhalten,
b) - an der Adressierungsspalte der zu adressierenden Speicherzelle eine Spannung VM2, größer als VM1 und an der Adressierungszeile der zu adressierenden Zelle eine Spannung VE1, größer als die Spannung VBi für die Spannung VM2 und kleiner als VBi für die Spannung VM1, an die anderen Adressierungsspalten die Spannung VM1, um "1" einzuschreiben in die adressierte Speicherzelle,
c) - an alle anderen Adressierungszeilen die Spannung VE1 und an alle anderen Adressierungsspalten die Spannung VM1 und an die Adressierungszeile der zu adressierenden Zelle die Spannung VE0 und an ihre Adressierungsspalte eine Spannung VM0, kleiner als VD0, dann die Spannung VM1 und schließlich die Spannung VE0 an alle Adressierungszeilen, um den Zustand "0" in die adressierte Speicherzelle einzuschreiben.
Die Adressierungsschaltung jeder Speicherzelle enthält vorteilhafterweise eine erste Diode, verbunden einerseits mit der entsprechenden Adressierungsspalte und andererseits mit dem Drain der Zelle und eine zweite Diode, verbunden einerseits zugleich mit der entsprechenden Adressierungszeile und mit der Gateelektrode der Zelle und andererseits mit ihrem Drain.
Alle gegeben Spannungen stellen Absolutwerte dar. Im Falle eines Transistors des N-Typs sind die Spannung positiv, und die Dioden sind in Durchlaßrichtung der Adressierungszeilen und - spalten in Richtung Transistor angeschlossen. Im Falle eines Transistors des P-Typs sind die Spannungen negativ, und die Dioden sind in Gegenrichtung angeschlossen.
Weitere Eigenschaften und Vorzüge der Erfindung gehen besser aus der nachfolgenden Beschreibung hervor, die beispielhaft und nicht einschränkend ist, mit Bezug auf die beigefügten Zeichnungen :
- die Figur 1 stellt schematisch im Längsschnitt einen MOS-Transistors dar, der erfindungsgemäß ein bistabiles Kippglied einer statischen Speicherzelle bildet,
- die Figur 2 ist eine symbolische Darstellung des Kippglieds der Figur 1, dazu geeignet, die Funktionsweise der erfindungsgemäßen Speicherzelle zu beschreiben,
- die Figur 3 ist ein Diagramm, das die Veränderungen von Be in Abhängigkeit von Ic wiedergibt, wobei Be die für den bipolaren Effekt charakteristische Stromverstärkung des bipolaren Transistors der Speicherzelle der Erfindung ist und Ic der Strom, der den Kollektor des bipolaren Transistors durchquert,
- die Figur 4 ist ein partieller Schaltplan eines statischen Speichers, gebildet durch eine Matrix aus erfindungsgemäßen Speicherzellen, und
- die Figur 5 ist ein elektrischer Schaltplan einer vollständigen Speicherzelle der Erfindung, der die Adressierschaltung dieser Zelle in einer Zellenmatrix zeigt.
Die folgende Beschreibung bezieht sich auf eine statische Speicherzelle des Typs MOS, hergestellt in Silicium-auf- Isolator-Technologie unter Berücksichtung der Vorzüge einer solchen Technologie. Aber selbstverständlich, wie vorhergehend beschrieben, ist die Erfindung sehr viel allgemeiner anwendbar. Außerdem sind Source und Drain des MOS-Transistors vom N-Typ und der Kanal dieses Transistors vom P-Typ, obwohl es möglich ist, Source und Drain des P-Typs zu verwenden und einen Kanal des N- Typs. In diesem Fall muß man nur das Vorzeichen der Spannungen und der verwendeten Ströme ändern.
Mit Bezug auf Figur 1 werden die erfindungsgemäße Speicherzelle und insbesondere das bistabile Kippglied 1 dieser Zelle gebildet auf einem monokristallinen Halbleitersubstrat 2 aus Silicium, das auf seiner Oberfläche 3 versehen ist mit einen Schicht Siliciumoxid 4, überlagert von einer monokristallinen Halbleiterschicht 6 aus Silicium.
Die Isolierschicht 4 und die Halbleiterschicht 6 haben eine Dicke von 300 bzw. 200 nm. Sie werden insbesondere erzielt mittels der SIMOX-Technik, beschrieben vor allem in dem Artikel von P.L.F. HEMMENT und al. von Nuclear Instruments and Methods 209/210, 1983, S. 157-164, betitelt "Formation of Buried Insulating Layers in Silicon by the Implantation of High Doses of Oxygen".
Diese Technologie besteht darin, in das Substrat bei hoher Temperatur eine große Dosis Sauerstoffionen zu implantieren, um eine eingeschlossene, isolierende Schicht zu erhalten. Diese Technik zur Erlangung einer eingeschlossenen Schicht ist die, die ermöglicht, hohe Werte zu zielen für Bem (Maximalwert von Be, wobei Be die Verstärkung der bipolaren Wirkung kennzeichnet, s. Figur 3), die notwendig sind für das Funktionieren der erfindungsgemäßen Zelle.
Drei dotierte Halbleiterzonen 8, 9, 12, jeweils des Typs N, P, N, somit zwei Zonenübergänge N-P 8-10 und 10-12 definierend, werden gebildet durch Ionenimplantation, auf bekannte Weise, in die Halbleiterschicht 6. Die Zonen 8 und 12 enthalten ungefähr 5.10¹&sup5; Arsenionen/cm², und die Zone 10 ungefähr 10¹³ Borionen/cm².
Das Kippglied der Speicherzelle umfaßt außerdem ein Isoliermaterial 14 aus SiO&sub2; von 25 nm Dicke, das die Zone 10 des Typs P gänzlich bedeckt, und diese letztere elektrisch isoliert gegen eine Gateelektrode 16, z.B. aus polykristallinem Silicium, dotiert mit 5 bis 10% Phosphor, von 400 nm Dicke.
Diese Elektrode 16, sowie die äußeren Halbleiterzonen 8 und 12 des Typs N sind mit der Außenseite der Zelle verbunden über drei Verbindungen S, G und D, hergestellt insbesondere aus Aluminium; eine Isolierschicht 18, auf geeignete Weise geätzt, gewährleistet die elektrische Isolierung dieser drei Verbindungen S, G und D. Diese Schicht 18 ist insbesondere eine Schicht aus SiO&sub2; von 400 nm Dicke.
Die Verbindungen S, G und D sind insbesondere ausgeführt in einer auf geeignete Weise geätzten Aluniniumschicht von 1000 nm Dicke.
Erfindungsgemäß ist die zentrale Zone 10 des P-Typs nicht verbunden mit der Außenseite der erfindungsgemäßen Speicherzelle und ist davon sogar isoliert durch die Schicht 4 aus SiO&sub2;.
Diese erfindungsgemäße Speicherzelle vereinigt in sich die physikalischen Effekte eines MOS-Flächentransistors, unter der Elektrode 16, und eines bipolaren Raumtransistors mit Übergängen, wobei diese beiden Effekte nötig sind für die Funktionsweise der Speicherzelle.
Erfindungsgemäß stellen die Zonen 8 und 12 des N-Typs Source bzw. Drain des MOS-Transistors dar, und die Zone 10 des P- Typs den Kanal dieses Transistors. Außerdem bilden die Zonen 8, 10 und 12 jeweils den Emitter, die Basis und den Kollektor des bipolaren Transistors.
Die Figur 2 ist das elektrische Ersatzschaltbild des bistabilen Kippglieds 1 der Speicherzelle der Figur 1. In dieser Figur sind die Transistoren symbolisch dargestellt; der Transistor MOS trägt die Referenz 20 und der bipolare Transistor die Referenz 22.
Die mit B bezeichnete Verbindung ist eine fiktive Verbindung, die von der Außenseite der Speicherzell nicht zugänglich ist. Sie stellt die P-Typ-Halbleiterzone 10 oder Basis des bipolaren Transistors 22 dar.
Indem das im Punkt S vorhandene elektrische Potential der Speicherzelle als Bezug genommen wird, werden die Spannung, die vorhanden sind zwischen den Punkten G, D, B einerseits und S andererseits, jeweils mit VG, VD, VB bezeichnet. Diese Spannungen werden angelegt durch die beiden elektrischen Versorgungsquellen 23 und 25, wobei die Quell 23 zwischen Source und Gateelektrode geschaltet ist, und die Quelle 25 zwischen Source und Drain. Die in den Zweigen m, c, e, b fließenden elektrischen Ströme sind jeweils mit Im, Ic, Ie, und Ib bezeichnet. Im stellt den von Drain nach Source fließenden Strom, Ic den in den Kollektor fließenden Strom und Ib den in die Basis fließenden Strom dar.
In der Folge wird die isolierte Funktionsweise des MOS- Transistors beschrieben, dann die des bipolaren Transistors und schließlich die kombinierte Funktionsweise beider Transistoren für die Abspeicherung der Information "1" oder "0".

I - ISOLIERTE FUNKTIONSWEISE DES TRANSISTORS MOS

Wenn VD positiv und bei VD1 fixiert ist, besteht eine Spannung VG=VGT, so daß für VG< VGT der MOS-Transistor 20 gesperrt ist mit Im null oder vernachlässigbar, und für VG> VGT der MOS- Transistor leitend ist, mit Im> 0. VGT entspricht dem Schaltschwellwert des MOS-Transistors.
Wenn Im nicht null ist, verursacht der Durchgang des Stroms Im die Entstehung, hauptsächlich in dem Übergang N-P (drainseitig) 10-12, von Ladungsträgerpaaren Elektron+Loch durch ein Multiplikationsphänomen. Die Anzahl entstandener Ladungsträger ist eine steigende Funktion von Im und von VD. Die entstandenen Löcher laden die zentrale Zone 10 des P-Typs, was in Figur 2 bedeutet, Ib einen nicht Null entsprechenden Wert Ib1 zuzuweisen. Dieser Strom Ib1 dient bei kombinierter Funktionsweise von MOS- und bipolarem Transistor dazu, die Wirkungsweise des bipolaren Transistors einzuleiten.

II - ISOLIERTE FUNKTIONSWEISE DES BIPOLAREN TRANSISTORS

Wenn VD positiv und fixiert ist, besteht eine Spannung VDM, so daß für VD> VDM der bipolare Transistor 2 stark leitend ist als Folge eines Lawinenphänomens in dem Übergang N-P (drainseitig) 10-12. Dieses "Durchbruch Basis-in-der Luft"-Phänomen, so bezeichnet, da die der Anschluß B nicht mit dem Äußeren der Speicherzelle verbunden ist, ist die Grenze der Wirkungsweise der Speicherzelle. Für VD< VDM tritt in dem Übergang N-P 10-12 ein schwaches Multiplikationsphänomen auf, das die Entstehung von Elektron-Loch-Paaren mit sich bringt.
Dieses Phänomen ist analog zu dem Multiplikationsphänomen, beschrieben für die Wirkungsweise des MOS-Transistors 20; es ist ebenfalls eine steigende Funktion, zugleich von VD und von Ic. Der Löcherstrom Ib ist in diesem Fall gleich Ib2.
Der Löcherstrom wird gekennzeichnet durch den Wert Mu. Mu entspricht dem Verhältnis Ib2/Ic, und aus Gründen der Klarheit der Beschreibung wird angenommen, daß es nur von VD abhängt; Mu ist eine steigende Funktion von VD.
Außerdem, für einen festgelegten Wert von Ic gibt es einen Be genannten Wert, der den bipolaren Effekt der Speicherzelle kennzeichnet. Be wird definiert als Verhältnis Ic/Ib mit Ib = Ib1 + Ib2 im Falle der kombinierten Funktionsweise von MOS- und bipolarem Transistor.
Die Veränderungen von Be in Abhängigkeit von Ic sind in Figur 3 dargestellt. Die Kurve der Figur 3 stellt tatsächlich LogBe in Abhängigkeit von Log (Ic) dar. Die Funktion Be ist eine Funktion, die ein Maximum aufweist, wenn Ic ansteigt. Die Koordinaten des Maximums sind Bem und Icm. In dieser Figur hat man beiderseits des Maximums auch zwei Ic-Werte Ic1 und Ic2 angebracht.
Für Ib = Ib2 führen die vorhergehenden Relationen Ic=Be.Ib und Ic.Mu=Ib2 zu zwei Lösungen: entweder das Produkt MuxBe ist gleich 1, oder Ic=Ib=0. Der erste Fall entsprict einer Selbsthaltung des Stroms des bipolaren Transistors 22, anders ausgedrückt einer Aufrechterhaltung des ausglösten Zustands des Transistors. Für einen bestimmten Wert von Mu stellen sich drei Fälle dar:
a) - Bem ist zu schwach und derartig, daß MuxBem< 1 ist; die Selbsthaltung ist nich möglich; der einzig mögliche Betriebspunkt des bipolaren Transistors ist Ic=Ib=0;
b) - Bem ist genau 1/Mu, und es gibt nur einen einzigen möglichen Wert von Ic, der die Selbsthatung gewährleistet; dieser Wert ist Icm;
c) - Bem ist großer als 1/Mu und es gibt zwei mögliche Werte von Ic, Ic1 und Ic2, die die Relation BexMu=1 befriedigen. Der schwächere dieser beiden Werte, Ic1, führt zu einem instabilen Gleichgewicht, und jede Störung dieses Gleichgewicht wird verstärkt und hat das Ungleichgewicht zu Folge, entweder in Richtung des Punkts Ic=Ib=0, oder in Richtung des zweiten Werts Ic2, der ein stabiles Gleichgewicht ist.

III- - KOMBINIERTE FUNKTIONSWEISE DES MOS- UND DES BIPOLAREN TRANSISTORS

Die Funktionsweise umfaßt einen Ruhezustand, einen Schreibzyklus einer "1", einen Zustand der Speicherung (oder Haltung) einer "1" oder einer "0" oder einen Schreibzustand einer "0".
In der Folge des Textes wird VDO die Spannung zwischen Source und Drain genannt, die Mu-1/Bem entspricht. Außerdem ist VDO kleiner als VDM. VDO entspricht der ausgelösten Halteschwelle des bipolaen Effekts. Man nennt außerdem VBi die Spannung VG, die den bipolaren Transistor auslöst durch den Strom Ib1, erzeugt durch den MOS-Transistor bei einer gegebene Spannung VD. Diese Schwellspannung VBi ist eine abnehmende Funktion der an Drain angelegten Spannung VD.

1º) - Ruhezustand.

Man legt an die Elektrode 16 ein Potential wie VG=VG1 an, wobei VG1 kleiner ist als VBi, und an Drain 12 ein Potential wie VD=VD1, wobei VD1 kleiner als VDM ist und größer als VD0, so daß Mu größer ist als 1/Bem 9s. Figure 3).
Der Strom Im ist dann null und der bipolare Transistor ist am Punkt Ic=Ib=0 gesperrt.
Dieser Ruhezustand ist ebenfalls der Einspeicherungszustand einer "0"

2º) - Schreibzyklus einer "1".

Man hält die Spannung VD1 aufrecht zwishen Source und Drain und wendet vorübergehend an Gate ein Potential an, so daß VG auf einen Wert VG2 größer als VGT ansteigt, was den Durchgang eines Stroms Im und eines Multiplikationsstroms Ib1 verursacht. Dieser Strom Ib1 stößt den bipolaren Transistor an und, wenn Ib1 ausreichend groß ist, anders ausgedrückt, wenn VG2> VBi, erreicht Ic den Wert Ic1 (s. Figur 3), für den das Produkt BexMu gleich 1 ist. Dieser Punkt ist instabil, und der bipolare Transistor stabilisiert sich dann bei Ic=Ic2, dem stabilen Selbsthaltepunkt. Der Zustand "1" ist dann gespeichert. Der durchgang von dem instabilen Punkt Ic1 zu dem stabilen Punkt Ic2 entspricht der Auslösung des bipolaren Transistors.
Man geht dann zurück auf VG kleiner als VBi.

3º) - Speicherungszustand einer "1".

Der bipolare Transistor hat sich stabilisiert bei Ic=Ic2 und der MOS-Transistor erzeugt einen Strom Ib1, ungenügend um den bipolaren Transistor auszulösen; er kann z.B. gesperrt sein. Das Vorhandensein dieses Stroms Ic2 - nicht null - ist die Abbildung der Speicherung der binären, "1" bezeichneten Information.

4º) - Schriebzyklus einer "0".

Ausgehend vom Speicherungszustand einer "1" oder vom Ruhezustand wird VD auf eine Spannung VD2 kleiner als VD0 zurückgeführt, so daß das Produkt BemxMu kleiner als 1 ist, Unter diesen Bedingungen ist der einzige Betriebspunkt des bipolaren Transistors, bei Nichtvorhandensein eines Stroms Ib1, dem MOS- Transistor zuzuschreiben, Ic=Ib=0. Der Zustand "0" ist nun gespeichert.
VD wird anschließend zurückgeführt auf seinen Ruhezustandswert VD1.
Die Verwendung einer Speicherzelle wie vorhergehend beschrieben, wird interessant, wenn es möglich ist, mehrere dieser Zellen in Form einer Matrix zu gruppieren, wie dargestellt in Figur 4, adressiert entsprechend Zeilen Li und Spalten Cj, wobei i und j positive Ganzzahlen sind (1, 2, 3, ...); die Adressierung von jeweils einer gegebenen Zeile Li und einer Spalte Cj entspricht einer einzigen Speicherzelle ij. Die Leiter Ai bringen die Sources der Speicherzellen auf ein Bezugspotential.
Um die Adressierung eines einzigen Speicherpunkts zu verwirklichen, ist es nötig, daß dieser letztere nur auf die das Wirken einer Zeile und einer Spalte reagiert. Zu diesem Zweck fügt man dem vorhergehend beschriebenen Kippglied eine Adressierungsschaltung hinzu; diese Adressierungsschaltung plus dem vorhergehenden MOS-Transistor (Figur 1) oder Kippglied bilden eigentlich eine Speicherzelle einer Speicherzelle. Eine vollständige Speicherzelle eines Speichers ist in Figur 5 dargestellt.
Die in dieser Figur dargestellte Adressierungsschaltung wird gebildet durch zwei Dioden 24 und 26. Eine solche Schaltung ist der Speichervorrichtung 1, gebildet durch einen einzigen erfindungsgemäßen MOS-Transistor, sehr gut angepaßt. Die Diode 26 ist in Durchlaßrichtung einerseits mit der entsprechenden Adressierungsspalte Cj verbunden, und andererseits mit dem Drain des MOS-Transistors der Zelle . Die Diode 24 ist in Durchlaßrichtung einerseits mit der entsprechenden Adressierungszeile Li, mit der Gateelektode der Zelle ij und anderseits mit ihrem Drain verbunden.
In dieser Figur 5 sind die Potentiale mit Bezug auf den Anschluß A bezeichnet. Die zwischen den Punkten E und M vorhandenen Spannungen einerseits und A andererseits werden anschließend jeweils mit VE bezeichnet, wobei der Punkt E der Adressierungszeile Li der binären Elemente entspricht, und mit VM, wobei der Punkt M der Adressierungszeile Cj der Speicherwörter entspricht. Das Potential des Punkts A ist das Bezugspotential der Speicherzelle und liegt kontinuierlich an den Sources 8 der MOS- Transistoren an.
Zur Vereinfachung wird angenommen, daß die Dioden 24 und 26 ideal sind, d.h. weder Spannungsabfall bzw. Schleusenspannung noch Rückwärtsstrom aufweisen.
Mit Vbi als Auslösungsschwellspannung des bipolaren Transistors 22, definiert in Paragraph III, verwendet man zwei Spannungswerte VE, klassiert wie folgt, VE0< Vbi< VD1 für die Spannung VM2 und VE0< VE1< VBi für die Spannung VM1.
Außerdem, mit VDC als Grenzspannung von VM (entsprechend dem Produkt BemxMu=1), verwendet man drei Spannungswerte VM, klassiert wie folgt VM0< VD0< VM1< VM2< VDM.
Zudem existieren Spannungspaare VE und VM, so daß das Einschreiben des Zustands "1" sich nicht ereignet in dem MOS- Transistor, was der Fall ist für das Paar VE1 und VM1, während man für andere Paare das Einschreiben des Zustands "1" hervorruft, was der Fall ist für VE1 und VM2. Schließlich hat man VE1=VM1. Die Spannungen VE1 und VM1 werden gewählt, damit der Strom Ib1, erzeugt durch den MOS-Transistor, genügend schwach ist, damit der Strom Ic zu einem Wert von Be wie BexMu< 1 führt, der ein Auslösen des bipolaren Transistors nicht erlaubt. Zudem werden die Spannungen VE1 und VM2 so gewählt, daß sie den bipolaren Transistor auslösen (wobei Ib1 wie Ic> Ic1 ist).
Nun wird beispielhaft die Adressierung der Speicherzelle in einer Matrix aus erfindungsgemäßen Speicherzellen beschrieben.

A) : Ruhezustand.

Man legt an alle Adressierungszeilen L1, L2,... und folglich die Elektroden der Speicherzellen eine Spannung VE=VE0 an und an alle Drains oder Adressierungsspalten C1, C2, C3,...eine Spannung VM=VM1. Die MOS-Transistoren 20 können die bipolaren Transistoren nicht auslösen, und die bipolaren Transistoren haben einen Strom entweder null, oder definiert durch den Punkt Ic2 der Figur 3, je nach dem gespeicherten Zustand ("0" oder "1").

B) : Schreibzyklus einer "1".

Man legt an die Elektrode oder Adressierungszeile L1 der Speicherzelle eine Spannung VE=VE1 an und an den Drain (oder die Adressierungsspalte C1) dieser Zelle eine Spannung VM=VM2. Die anderen Zeilen L2,... und Spalten C2, C3,... bleiben im Ruhezustand A. Unter diesen Bedingungen geht die betreffende Zelle in den Zustand "1" über, während alle anderen weiterhin ihren vorhergehenden Zustand "0" speichern (gleich welches Spannungspaar (VE0, VM1), (VE0, VM2) an sie angelegt ist). Die Spannungen werden anschließend zurückgeführt auf den Ruhezustand A.

C) : Schreibzyklus einer "0".

Man legt an alle Adressierungszeilen L2,... außer der Zeile L1 eine Spannung VE=VE1 und an alle Spalten C2, C3,... außer der Spalte C1 eine Spannung VM1 und an die adressierte Zeile L1 oder Elektrode eine Spannung VE=VE0 und an die adressierte Spalte C1 oder Drain eine Spannung VM=VM0 an. Die adressierte Zelle kann ihren Zustand "1" nicht ihren Zustand nicht aufrechhalten geht folglich in den Zustand "0" über.
Die anderen Speicherzellen speichern ihren vorhergehenden Zustand. Insbesonderen werden die auf derselben Spalte wie die adressierte Zelle befindlichen Zellen gespeist am Punkt T der Figur 5 durch die Diode 24 mit der Spannung VE1 (VE1> VM0). Die Diode 26 verhindert, daß die Spannung VE1 in diesem Fall übertragen wird zum Punkt M.
Ebenso verhindert die Diode 24 in allen Fällen, wo VM> VE ist, daß die Spannung VM zum Punkt E übertragen wird.
Nach diesem Schreibvorgang einer "0" läßt man die Spannung VM der Speicherzelle übergehen auf VM1, dann läßt man die Gesamtheit der Zeilen übergehen auf VE0; die Gesamtheit der Speicherzellen ist dann im Ruhezustand A.

A) : Lesezyklus.

Es gibt es keinen eigentlichen Lesezyklus. Er wird nämlich durchgeführt mit einem Einschreiben eines gegebenen Zustands "1" oder "0" mit simultaner Feststellung des eventuellen Zustandswechsels mittels des eventuellen Durchgangs eines zusätzlichen Stroms in der Spalte C1, verbunden mit M, der erlaubt, den vorhergehenden Zustand zu bestimmen; der gelesene Wert wird dann neu eingeschrieben.
Die Feststellung des eventuellen Zustandswechsels kann auf herkömmliche Weise erfolgen.
Die erfindungsgemäße Speicherzelle verwendet auf aktive Weise den MOS-Transistor und den der MOS-Struktur inhärenten bipolaren Transistor. Sie ermöglicht eine Speicherung eines Zustands "1" oder "0" wie die statischen Speicherzellen der herkömmlichen Technik unter Verwendung eines einzigen MOS- Transistors anstatt vieren; die Abmessung dieser Speicherzelle ist folglich die eines einzigen MOS-Transistors.
Für den Zweck, mit der erfindungsgemäßen Speicherzelle einen sehr genauen Speichereffekt zu erhalten, verwendet man vorzugsweise (Figur 1) ein Substrat aus monokristallinem Silicium 2 mit einer eingeschlossenen Schicht aus Siliciumoxid 4, um den Parameter Be zu erhöhen; diese eingeschlossene Schicht, geglüht bei hohen Temperaturen in der Größenordnung von 1300ºC, ermöglicht es, die elektrischen Eigenschaften des Substrats 2 zu verbessern und folglich die der Schicht 6, sowie die der Oxidschicht, was eine Erhöhung der Verstärkung Be des bipolaren Transistors mit sich bringt. Außerdem ermöglicht die Wahl der Struktur NPN (oder eventuell PNP) und abrupter Übergänge N-P den Parameter Mu zu erhöhen. Zudem erhöht noch die Verwendung eines MOS-Transistors von sehr geringer Länge (in Mikrometer-Größenordnung) den Parameter Be.
Als Beispiel werden unten die verschiedenen Spannungswerte angegeben, die angelegt werden an eine erfindungsgemäße Speicherzelle, hergestellt mittels des SIMOX-Verfahrens, die eine N-Dotierung von 5.10¹&sup5; Arsenionen/cm², eine P-Dotierung von 1.10¹³ Borionen/cm&sub2;, eine Kanallänge von 1000nm, eine eingeschlossene SiO&sub2;-Schicht von 300nm, eine Schicht aus monokristallinem Silicium von 200nm, ein Gateoxid von 25nm Dicke, ein Gate aus monokristallinem Silicium von 400nm Dicke, Source- Drain und Gateverbindungen aus Aluminium von 1000nm Dicke aufweisen.

a) Speicherzelle allein

VD0=3,5V VDI=3V VD2=4V
VBi=0,5V VG1=0V Bezugsspannung Source =0V
VG2=4V

b)Speicherzelle in einer Matrix

VD0=3,5V VE0=0V VE1=4V
VBi=3,5V VM0=3V VM1=4V VM2=5V
Das Auslösen des bipolaren und des MIS-Transistors der obigen Speicherzelle kann auch erreicht werden durch Beleuchten des Transistors (Figur 1) mit weißem Licht, geliefert von einer Lampe des Typs Projektionslampe mit einer Leistung von 1 µW/µ/m².

Claims

1. Statische Speicherzelle, welche enthält:

A) - eine bistabile Kippstufe (1), die im wesentlichen gebildet wird von einem MIS-Transistor (20) und einem bipolaren Transistor (22), parasitär auf Grund der Struktur des Transistors MSI, wobei die Source (8) und der Drain (12) des MIS-Transistors den Emitter bzw. den Kollektor des bipolaren Transistors bilden und die Zone des Kanals (10) des MIS-Transistors, zwischen der Source und dem Drain befindlich, die Rolle der Basis des biplaren Transistors spielt, wobei diese Basis vollständig isoliert ist von der Außenseite der Speicherzelle, wobei die Gateelektrode (16) des MIS-Transistors elektrisch isoliert ist von der Zone des Kanals (10), und

B) - eine Adressierschaltung (23, 25) der Kippstufe, um bezüglich der auf auf ein Referenzpotential gebrachten Source (8) anzulegen:

a) an die Gateelektrode (16) eine Spannung VG1, niedriger als die Abfallschwellenspannung VBi des bipolaren Transistors durch den MIS-Transistor (20), und an den Drain eine Spannung VD1, höher als die Halteschwellenspannung VD0, ausgelöst von dem bipolaren Transistor (22), um einen der Zustände "0" oder "1" aufrechtzuerhalten,

b) an dem Drain (12) die Spannung VD1 und an die Gateelektrode (16) eine Spannung VG2, höher als VBi, oder einen Lichtimpuls der ausreicht, den MIS-Transistor und den bipolaren Transistor auszulösen, um den Zustand "1" zu schreiben, dann die Spannung VG1,

c) an die Gateelektrode (16) die Spannung VG1 und an den Drain (12) eine Spannung VD2, niedriger als VD0, um den Zustand "0" zu schreiben, dann die Spannung VD1.

2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß die Source und der Drain (8, 12) gebildet werden aus einer Zone eines ersten Leitfähigkeittyps, der Kanal (10) aus einer Zone eines zweiten Leitfähigkeitstyps, wobei diese Zonen in einer Halbleiterschicht (6) definiert sind, getragen von einem elektrischen Isoliermaterial (4).

3. Speicherzelle nach Anspruch 2, dadurch gekennzeichnet, daß die Halbleiterschicht (6) aus monokristallinem Silizium besteht.

4. Speicherzelle nach einem der Ansprüche 2 oder 3, dadurch gekennzeichnet, daß das Isoliermaterial (4) aus Siliziumdioxid besteht.

5. Speicherzelle nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Adressierschaltung (23, 25) eine erste Stromversorgungsguelle (23) enthält, angeschlossen zwischen der Source (8) und der Gateelektrode (16), und eine zweite Stromversorgungsquelle (25), angeschlossen zwischen der Source (8) und dem Drain (12).

6. Speicherungsverfahren einer binären Information in einer statischen Speicherzelle, die eine bistabile Kippstufe enthält, die im wesentlichen gebildet wird aus einem MIS- Transistor (20), dessen Gateelektrode (16) elektrisch isoliert ist von der Zone des Kanals (10) des MIS-Transistors und des bipolaren Transistors (22), parasitär auf Grund der Struktur des MIS-Transistors, wobei die Source (8) und der Drain (12) des MIS-Transistors den Emitter bzw. den Kollektor des bipolaren Transistors bilden, wobei die Zone des Kanals (10) des MIS- Transistors, zwischen der Source und dem Drain befindlich, die Rolle der Basis des bipolaren Transistors spielt, wobei diese Basis elektrisch vollständig isoliert ist von der Außenseite der Speicherzelle, Verfahren, darin bestehend, bezüglich der auf ein Referenzpotential gebrachten Source anzulegen:

a) an die Gateelektrode (16) eine Spannung VG1, niedriger als die Abfallschwellenspannung VBi des bipolaren Transistors durch den MIS-Transistor (20), und an den Drain eine Spannung VD1, höher als die Halteschwellenspannung VD0, ausgelöst von dem bipolaren Transistor (22), um einen der Zustände "0" oder "1" aufrechtzuerhalten, b) an dem Drain (12) die Spannung VD1 und an der Gateelektrode (16) eine Spannung VG2, höher als VBi, oder einen Lichtimpuls der ausreicht, den MIS-Transistor und den bipolaren Transistor auszulösen, um den Zustand "1" zu schreiben, dann die Spannung VG1,

7. Statischer Speicher, der eine Speicherzellenmatrix umfaßt, eingeteilt in Zeilen und Spalten, Adressierungszeilen (Li) und -spalten (Ci) dieser Speicherzellen, dadurch gekennzeichnet, daß jede Speicherzelle umfaßt: A) - eine bistabile Kippstufe (1), die im wesentlichen gebildet wird von einem MIS-Transistor und einem bipolaren Transistor, parasitär auf Grund der Struktur des MIS- Transistors, wobei die Source (8) und der Drain (12) des MIS-Transistors (20) den Emitter bzw. den Kollektor des bipolaren Transistors (22) bilden und die Zone des Kanals (10) des MIS-Transistors, zwischen der Source und dem Drain befindlich, die Rolle der Basis des biplaren Transistors spielt, wobei diese Basis gänzlich isoliert ist von der Außenseite der Speicherzelle, wobei die Gateelektrode (16) des MIS-Transistors elektrisch isoliert ist von der Zone des Kanals (10), und

B) - eine Adressierschaltung (24, 26) der Kippstufe, wobei die Adressierung einer Speicherzelle ( ) darin besteht bezüglich der auf ein Referenzpotenial gebrachten Sourcen der MIS-Transistoren anzulegen:

a) an jede Adressierzeile (Li) eine Spannung VE0, niedriger als die Abfallschwellenspannung VBi der bipolaren Transistoren durch die MIS-Transistoren, und an jede Adressierspalte (Cj) eine Spannung VM1, höher als die Halteschwellenspannung VD0, ausgelöst durch die bipolaren Transistoren, um die gespeicherten Zustände "0" und "1" aufrechtzuerhalten,

b) an die Adressierspalte der zu adressierenden Speicherzelle ( ) eine Spannung VM2, höher als VM1, und an die Adressierzeile der zu adressierenden Zelle eine Spannung VE1, höher als die Spannung VBi für die Spannung VM2 und niedriger als VBi für die Spannung VM1, an die anderen Adressierzeilen die Spannung VE0, und an die anderen Adressierspalten die Spannung VM1, um eine "1" in die adressierte Speicherzelle zu schreiben,

c) an alle anderen Adressierzeilen die Spannung VE1, und an die anderen Adressierspalten die Spannung VM1, und an die Adressierzeile der zu adressierenden Zelle ( ) die Spannung VE0, und an die Adressierspalte eine Spannung VM0, niedriger als VD0, dann die Spannung VM1 und schließlich die Spannung VE0 an alle Adressierzeilen, um den Zustand "0" in die adressierte Speicherzelle ( ) zu schreiben.

8. Statischer Speicher nach Anspruch 7, dadurch gekennzeichnet, daß die Adressierschaltung jeder Kippstufe eine erste Diode (26) enthält, angeschlossen an dem Drain (12) des entsprechenden MIS-Transistors für die Adressierung von Wörtern, und eine zweite Diode (24) für die Adressierung von binären Elementen, angeschlossen an das Gate (16) des genannten MIS- Transistors.