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Gebiet der
Erfindung
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Die
vorliegende Erfindung betrifft das Gebiet der Elektronik und insbesondere
einen Analog-Digital-Wandler, wie er für Telekommunikations-Anwendungen
verwendet werden kann, beispielsweise für Empfänger für optische Signalfernübertragung.
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Allgemeiner
Stand der Technik
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Digitale
optische Signale, die eine Glasfaserverbindung durchqueren, unterliegen
Verzerrungen und Rauschen, die bzw. das auf der Empfängerseite
Bitfehler erzeugen können/kann.
Bei höheren Übertragungsraten
oder längeren Übertragungswegen
kann somit auf der Empfängerseite
eine Fehlerkorrektur erfolgen, um die Fehlerrate verzerrter Signale
zu verringern. Ein bekanntes Verfahren der Fehlerkorrektur, die
Maximum-Likelihood-Sequenzschätzung (Maximum
Likelihood Sequence Estimation, MLSE), die Fehler verringert, die durch
Intersymbol-Interferenz (ISI) verursacht sind, benutzt einen Viterbi-Decoder.
Viterbi-Decoder setzen eine Analog-Digital-Wandlung des empfangenen optischen Signals
nach der Signaldetektion in einer Fotodiode voraus.
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Die
meisten Analog-Digital-Wandler (A/D-Wandler, ADC) folgen einer linearen
Skalierung, d.h., der Skalierbereich wird für eine gegebene Bitauflösung in
gleich große
Schritte pro Bit unterteilt. Ein linearer A/D-Wandler ist auch die
beste Wahl für
die Korrektur eines verrauschten Eingangssignals mit einer signalunabhängigen Rauschcharakteristik
wie additivem weißem
Gaußschen
Rauschen. Optisches Rauschen ist jedoch signalabhängig und
daher ist die optimale Charakteristik des Analog-Digital-Wandlers
(A/D-Wandlers) nicht mehr die lineare. Daher wäre es zu bevorzugen, einen
A/D-Wandler zu benutzen, der in Viterbi-Decodern für optische
Anwendungen einer nicht linearen Skalierung folgt.
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US 6.417.965 beschreibt ein optisches
Verstärkerregelungssystem,
das einen nicht linearen Analog-Digital-Wandler
mit einer logarithmischen Skalierung verwendet, zeigt aber keine
Implementierung eines derartigen A/D-Wandlers.
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Möglich wäre die Implementierung
eines parallelen A/D-Wandlers
mit einer nicht linearen Charakteristik, weil die Schwellen der
Komparatoren im parallelen A/D-Wandler individuell einstellbar wären und
somit entsprechend einer nicht linearen Skalierung eingestellt werden
könnten.
Die Komplexität
paralleler A/D-Wandler wächst
jedoch mit dem Quadrat der Bitauflösung n des A/D-Wandlers (also
mit 2n – 1).
Die Komplexität
eines A/D-Wandlers mit einer Auflösung von 4 Bit oder mehr ist
daher zu groß,
um eine wirtschaftliche Implementierung zu gestatten. Darüber hinaus
weisen parallele A/D-Wandler eine relativ hohe Kapazität auf, so
dass sie für
Hochfrequenz-Anwendungen mit 2 GHz oder darüber nicht gut geeignet sind.
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Der
Artikel „High
speed re-configurable pipeline ADC cell design" (Rekonfigurierbares Hochgeschwindigkeits-Pipeline-A/D-Wandler-Baugruppenkonzept)
von Hui Liu et al beschreibt einen Pipeline-A/D-Wandler mit einer
Anzahl hintereinander geschalteter Abtast-Halte-Stufen. Um die Baugruppe
bester Leistung für
diesen A/D-Wandler zu finden, besteht die Möglichkeit, jede Stufe als erste
Abtast-Halte-Stufe zu wählen.
Alle Stufen sind genau identisch, die Abtast-Halte-Verstärkung jeder
Stufe ist aber einstellbar.
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US 4.326.192 beschreibt
ein Pipeline-Analog-Digital-Wandlungssystem
mit verbesserter effektiver Datenrate, das drei Komparatoren enthält, die
in einer sequenziellen sukzessiven Approximations-Konfiguration mit
Steuerschaltungen und einem CCD-Schieberegister angeordnet sind.
Dieser A/D-Wandler weist eine lineare Skalierung auf.
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Daher
ist es eine Aufgabe der vorliegenden Erfindung, einen Analog-Digital-Wandler
bereitzustellen, der einer nicht linearen Skalierung folgt und der
eine niedrigere Komplexität
aufweist und den Betrieb unter Frequenzen von 2 GHz und höher gestattet.
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Kurzdarstellung der Erfindung
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Diese
und andere Aufgaben, die weiter unten aufgeführt sind, werden von einem
Pipeline-Analog-Digital-Wandler, wie in Anspruch 1 definiert, mit
einer Anzahl aufeinander folgender Komparatorstufen erfüllt, wobei
die Schwellen der Komparatorstufen gemäß den Digitalwandlungsergebnissen
von vorherigen Stufen und nach einem Verfahren, wie in Anspruch
5 definiert, eingestellt werden.
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Insbesondere
besteht der Pipeline-Analog-Digital-Wandler aus einer Anzahl Komparatorstufen,
die gemäß einem
gemeinsamen Taktgebersignal arbeiten. Jede der Komparatorstufen
enthält
einen Komparator zum Vergleichen eines Eingangssignals mit einem
entsprechenden Schwellensignal. Die ersten Komparatorstufen enthalten
jeweils einen Subtrahierer zum Generieren eines Restsignals für die nachfolgenden
Stufen. Die Komparatorstufen sind derart hintereinander geschaltet,
dass das Restsignal von einer vorherigen Stufe als Eingangssignal
einer nachfolgenden Stufe zum Vergleich während des nächsten Taktzeitraums des Taktgebersignals
benutzt wird. Mindestens einige der Komparatorstufen weisen gemäß der Erfindung
einen Schwellwertgenerator zum Einstellen des Schwellwerts des zugehörigen Komparators
gemäß den Vergleichsergebnissen
vorheriger Komparatorstufen und einen Verstärker mit programmierbarer Verstärkung (11, 21, 31)
zum Verstärken
des Restsignals von der zugehörigen
Stufe gemäß den Vergleichsergebnissen
vorheriger Komparatorstufen (18, 28, 38)
auf.
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Der
Pipeline-A/D-Wandler gemäß der Erfindung
weist somit eine programmierbare Charakteristik auf und kann programmiert
werden, beliebige Wandlungsskalierungen einschließlich einer
nicht linearen Skalierung zu implementieren.
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Kurzbeschreibung der Zeichnungen
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Eine
bevorzugte Ausführungsform
der vorliegenden Erfindung wird nachstehend unter Bezug auf die beiliegende
Zeichnung beschrieben, in der die einzige Figur ein Schaltbild eines
nicht linearen A/D-Wandlers gemäß der Erfindung
zeigt.
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Detaillierte Beschreibung
der Erfindung
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Herkömmliche
Pipeline-A/D-Wandler basieren auf dem Prinzip der sequenziellen
oder „Schritt-für-Schritt"-Wandlung. Das zu wandelnde
Analogsignal wird zuerst in einer Abtast-Halte-Schaltung (S&H) abgetastet und mit einer Schwelle
in dem Komparator einer ersten Stufe verglichen. Dieses Vergleichsergebnis
ist das höchstwertige
Bit. Das Signal wird dann um einen Verstärkungsfaktor 2 verstärkt und
der Bitwert der ersten Stufe davon subtrahiert. Das Ergebnis ist
das Restsignal für
die zweite Stufe. Im Komparator der zweiten Stufe wird das Restsignal
von einer Abtast-Halte-Schaltung der zweiten Stufe wiederum abgetastet
und in einem Komparator der zweiten Stufe mit einem Schwellwert
verglichen, um das zweithöchstwertige Bit
zu ermitteln. Dieser sequenzielle Prozess setzt sich in nachfolgenden
Stufen bis zur geforderten Bitauflösung fort.
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Ein
zugrunde liegendes Prinzip ist es, ein Restsignal zu generieren,
das innerhalb eines Unterbereichs des ursprünglichen Wandlungsbereiches
liegt, und diesen Unterbereich durch Verstärkung auf den vollen Bereich
der nachfolgenden Stufe zu spreizen. Nehmen wir an, der Wandlungsbereich
der ersten Stufe läge
zwischen 0 und 1 und die Schwelle sei 0,5. Dann liegt das Restsignal
im Bereich zwischen 0 und 0,5 und wird mit dem Faktor zwei verstärkt, um
es wieder auf den vollen Bereich von 0 bis 1 der nachfolgenden Stufe
zu spreizen. Dies impliziert allerdings eine lineare Wandlungsskalierung.
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Eine
grundlegende Idee der vorliegenden Erfindung ist es jedoch, die
Schwellen der einzelnen Komparatorstufen einstellbar zu machen und
sie gemäß dem Vergleichsergebnis
der vorherigen Stufen einzustellen, um eine nicht lineare Skalierung
zu implementieren.
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Die
einzige Figur zeigt eine bevorzugte Ausführungsform solch eines nicht
linearen A/D-Wandlers. Das zu wandelnde Analogsignal wird an Signaleingang 7 gelegt.
Eine Abtast-Halte-Schaltung
(S&H-Schaltung) 10 der
ersten Stufe tastet den Analogwert ab und hält ihn einen Taktzeitraum lang
(Taktgeberbezogene Sachverhalte sind im Schaltbild nicht dargestellt,
wären für den Fachmann
aber offensichtlich und könnten
somit durch diesen leicht hinzugefügt werden). Der abgetastete
Wert wird dann in einem Komparator 12 der ersten Stufe
mit einem Schwellwert von Schwelleneingang 8 verglichen.
Das Ergebnis des Vergleichs ist das höchstwertige Bit, das an Leitung 19 verfügbar ist.
Ein Verstärker
mit programmierbarer Verstärkung
(Programmable Gain Amplifier, PGA) 11 verstärkt den
von der Abtast-Halte-Schaltung 10 gehaltenen Wert. Ein
Digital-Analog-Wandler (DAC1) 13 wandelt den Wert des höchstwertigen
Bits in einen Signalwert, der von dem verstärkten Signalwert vom PGA 11 zu
subtrahieren ist, um ein Restsignal für die zweite Vergleichsstufe 2 zu
ermitteln. Ein Subtrahierer 14 subtrahiert das gewandelte
Signal, das vom DAC1 13 kommt, vom verstärkten Signal,
das vom PGA 11 kommt. Das Ergebnis ist das Restsignal,
das an die zweite Stufe weitergeleitet wird, die aus diesem während des
nächsten
Taktzyklus das zweithöchstwertige
Bit ermittelt.
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Ähnlich der
ersten Stufe enthält
die zweite Stufe 2 eine Abtast-Halte-Schaltung 20,
einen Komparator 22, einen Verstärker mit programmierbarer Verstärkung 21 und
einen Subtrahierer 24. Die zweite Stufe empfängt das
Restsignal von der ersten Stufe und das Vergleichsergebnis, d.h.,
den Wert des höchstwertigen
Bits, der gleich 1 oder 0 ist. Dieser Bitwert wird einen Taktzeitraum
lang in einem digitalen Latch (Zwischenspeicher) 26 gespeichert
und an einen zweiten Digital-Analog-Wandler (DAC2) 25 geführt, der
aus diesem einen Schwellwert für
den Vergleich in Komparator 22 generiert. Der DAC2 25 arbeitet
somit als Schwellwertgenerator und stellt die Schwelle des Komparators 22 ein,
um eine nicht lineare Skalierung zu implementieren.
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Der
von Latch 25 gespeicherte Bitwert wird weiter an PGA 21 und
DAC1 23 geführt,
um den Verstärkungsfaktor
von PGA 21 und den Wandlungsfaktor von DAC1 23 anzupassen.
Leitung 29 der zweiten Stufe liefert den Wert des zweithöchstwertigen
Bits, aber einen Taktzeitraum später
als das entsprechende höchstwertige
Bit an Leitung 19.
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Die
dritte Vergleichsstufe ist der zweiten Stufe ähnlich. Sie enthält eine
Abtast-Halte-Schaltung 30, einen PGA 31, einen
Komparator 32, einen DAC1 33, einen Subtrahierer 34,
einen DAC2 35. Da gemäß der Erfindung
der Schwellwert des Komparators gemäß den Ergebnissen der vorherigen
Komparatorstufen angepasst werden muss, werden das Ergebnis der
zweiten Stufe wie auch das Ergebnis der ersten Stufe, das weiterhin
vom Latch 26 der zweiten Stufe verfügbar ist, zur dritten Stufe
geführt.
Die dritte Stufe enthält
somit zwei Latches 36 und 37 zum Speichern der
Vergleichsergebnisse, d.h. des höchstwertigen
Bits von Stufe eins und des zweithöchstwertigen Bits von Stufe
zwei, über
einen weiteren Taktzeitraum. Das Vergleichsergebnis von der dritten
Stufe, d.h. das dritthöchstwertige
Bit, ist anschließend
an Leitung 39 verfügbar,
aber verglichen mit dem zweithöchstwertigen
Bit an Leitung 29 um einen Taktzeitraum und verglichen
mit dem höchstwertigen
Bit an Leitung 19 um zwei Taktzeiträume verzögert. Es ist jedoch zu beachten,
dass die Latches 36, 37 und der Ausgang an Leitung 39 die
Bitwerte derselben Abtastung aller aufeinander folgenden Stufen
gleichzeitig liefern. Diese Werte und das Restsignal von Stufe drei
werden dann zur vierten Vergleichsstufe geführt, welche in der bevorzugten
Ausführungsform
die letzte Stufe ist. In der Figur weisen gepunktete Linien darauf
hin, dass es abhängig
von der geforderten Bitauflösung
eine Anzahl weiterer Vergleichsstufen zwischen der dritten und der
letzten Stufe geben kann. Für
die meisten Anwendungen in Viterbi-Decodern sollte eine Auflösung von
vier Bit ausreichen, die jedoch mit weiteren Vergleichsstufen ähnlicher
Auslegung einfach erhöht
werden könnte.
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Die
vierte und letzte Vergleichsstufe enthält lediglich eine Abtast-Halte-Schaltung 40,
einen Komparator 41, einen DAC2 45 und drei (nicht
gezeigte) Latches zum Speichern der Vergleichsergebnisse von den
vorherigen Stufen über
einen Taktzeitraum. PGA, Subtrahierer und DAC1 werden nicht benötigt, da
die letzte Stufe kein Restsignal für eine nachfolgende Stufe generieren
muss. Leitung 49 liefert den Wert des niedrigstwertigen
Bits, während
die Werte aller höherwertigen
Bits von den nicht gezeigten Latches der letzten Stufe verfügbar sind.
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Die
DACs können
als geschaltete Konstantstromquellen, als Widerstandsschaltung oder
durch eine beliebige andere Digital-Analog-Wandlerschaltung implementiert
werden. Der Subtrahierer kann mit einem Differenzverstärker mit
einer Verstärkung
von 1 implementiert werden.
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Der
Betrieb eines A/D-Wandlers gemäß der Erfindung
wird nun anhand eines Beispiels beschrieben, das eine quadratische
Charakteristik implementiert. Das Beispiel verwendet eine Auflösung von
4 Bit, wie im Schaltbild der Figur gezeigt. Unter Annahme eines
Wandlungsbereichs von 0 V bis 1 V lauten die (auf fünf Stellen
gerundeten) Bitintervalle, die den ersten drei höchstwertigen Bits entsprechen,
wie folgt:
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In
dem Beispiel beträgt
der umzuwandelnde Wert des Eingangssignals 0,37 V. Der Schwellwert
T1 für den
Komparator 12 der ersten Stufe ist auf 0,25 gesetzt (also
auf (4/8)2). Der Vergleich ergibt eine logische
1, weil 0,37 größer als
0,25 ist. Der Ausgang an Leitung 19 ist somit gleich ,1'. Das Eingangssignal
liegt im Bereich zwischen 0,25 und 1. Dieser Bereich muss nun auf
den vollen Bereich der zweiten Komparatorstufe gespreizt werden.
Daher wird die Verstärkung
G1 von PGA 11 auf G1 = 1/(1 – 0,25)
= 1,333gesetzt. Zur Ermittlung des Restsignals für die nächste Stufe
muss der Wert, der dem höchstwertigen
Bit entspricht, von dem verstärkten
Signalausgang von PGA 11 subtrahiert werden. DAC1 13 generiert
den zu subtrahierenden Signalwert. Dieser Wert ist das Produkt aus
dem Wert des höchstwertigen
Bits, der Schwelle und der Verstärkung
G1 des Verstärkers,
also ,1'·0,25·1,333.
Das Restsignal für
die zweite Komparatorstufe ist somit 0,16.
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Die
Schwelle T2 des Komparators 22 der zweiten Stufe, wie sie
von DAC2 25 generiert wird, ist T2 =
(0,5625 – 0,25)·G1 = 0,4167.
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Da
der Restwert kleiner als die Schwelle der zweiten Stufe ist, ist
das zweithöchstwertige
Bit, das an der Ausgangsleitung 29 verfügbar ist, gleich ,0'. Die Verstärkung G2
von PGA 21 wird auf G2 = (1 – 0,25)/(0,5625 – 0,25)
= 2,4gesetzt. Der Wert von DAC1 ist ,0'·G2·(0,5625 – 0,25)/(1 – 0,25)
= 0. Der Restwert beträgt
somit 0,16·G2
= 0,384 und wird an die dritte Komparatorstufe geführt.
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DAC2 35 von
der dritten Komparatorstufe generiert die Schwelle T3 für Komparator 32 wie
folgt: T3 = (0,3906 – 0,25)/(0,5625 – 0,25)
= 0,4499
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Da
0,384 kleiner ist als die Schwelle T3 von 0,4499, ist das dritthöchstwertige
Bit gleich ,0'.
Die Verstärkung
G3 von PGA 31 wird auf G3 = (0,5625 – 0,25)/(0,3906 – 0,25)
= 2,2226 gesetzt. Der Ausgang von DAC1 33 ist ,0'·G3·(0,3906 – 0,25)/(0,5625 – 0,25)
= 0. Das Restsignal für
die vierte Komparatorstufe ist gleich 0,8535. Die Schwelle T4 von
DAC2 45 für
den Komparator 42 der vierten Stufe wird auf T4
= ((9/16)2 – 0,25)/(0,3906 – 0,25)
= 0,4723gesetzt. Der Wert des niedrigstwertigen Bits ist somit
,1'.
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Der
beispielhafte Pipeline-A/D-Wandler mit quadratischer Charakteristik
stellt somit den Wert 0,37 als 1001 (binär) dar, d.h. als 9 (dezimal).
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Der
oben beschriebene A/D-Wandler wird in einem optischen Empfänger benutzt.
Der Empfänger
enthält
einen optoelektrischen Wandler wie z.B. eine Fotodiode, die mit
einem Glasfasereingang verbunden ist und aus einem empfangenen verzerrten
optischen Signal ein analoges elektrisches Signal generiert. Nach Verstärkung in
einem AGC auf ein Spannungsniveau gleich dem Dynamikbereich des
A/D-Wandlers wird
das analoge elektrische Signal, das die verzerrten und verrauschten
Daten repräsentiert,
zum A/D-Wandler
geführt,
um gemäß einer
nicht linearen Wandlungs-Skalierung
in ein digitales Signal gewandelt zu werden. Anschließend wird
das digitale Signal zu einem Viterbi-Decoder geführt, der daraus ein regeneriertes
digitales Signal ermittelt, das mit maximaler Wahrscheinlichkeit
die ursprünglichen übertragenen
Daten repräsentiert. Viterbi-Decoder sind als
solche auf dem Fachgebiet bekannt.
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Nachdem
Auslegung und Betrieb einer bevorzugten Ausführungsform der Erfindung beschrieben
worden sind, sollte dem Fachmann klar sein, dass verschiedene Modifikationen
und Ersetzungen möglich
wären, ohne
vom Konzept der Erfindung abzuweichen. Beispielsweise kann der Subtrahierer
sich vor dem Verstärker mit
programmierbarer Verstärkung
befinden statt dahinter. Dies kann bei Anwendungen mit geringeren
Geschwindigkeiten attraktiv sein, genügt aber möglicherweise nicht den Anforderungen
bei höheren
Taktraten von 10 GHz und mehr, weil die D/A-Wandler Zeit benötigen würden, bis
sich das zu subtrahierende Spannungssignal einpendelt, so dass es
vorteilhaft sein kann, zuerst das Signal zu verstärken und
das dem Bitwert entsprechende Signal danach zu subtrahieren, wie
in der Ausführungsform
gezeigt.
