DE60208331T2

DE60208331T2 - A/D-Wandlerschaltung

Info

Publication number: DE60208331T2
Application number: DE60208331T
Authority: DE
Inventors: Hisao Kasugai-shi Suzuki
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2002-03-29
Filing date: 2002-10-03
Publication date: 2006-06-29
Anticipated expiration: 2022-10-04
Also published as: US20030184465A1; TW566007B; EP1349283A2; CN1326329C; EP1349283A3; JP2003298421A; US6707412B2; CN1449118A; KR100902812B1; JP3968261B2; KR20030078610A; DE60208331D1; EP1349283B1

Description

Diese Anmeldung basiert auf der in Japan eingereichten Anmeldung Nr. 2002-93878, veröffentlicht mit JP 2003298421 .
Die vorliegende Erfindung betrifft die Hochgeschwindigkeitsoperation einer A/D-Wandlerschaltung.
A/D-Wandler sind im Stand der Technik bekannt, wie z.B. in der US 5,194,866 (Hitachi), welche einen Halbflash-A/D-Wandler offenbart, der Differential-Vergleicher und Übergangsschalten verwendet. Auch die US 4,745,393 zeigt einen solchen parallelen A/D-Wandler.
10 zeigt einen bisher betrachteten A/D-Wandler, genauer gesagt ist es ein Serienparallel-A/D-Wandler vom vier Bit Ausgabetyp. Der A/D-Wandler umfasst: Vergleicher COMP11, 12 und 13 höherer Ordnung, die durch Steuersignale 1A, 1B und 1C gesteuert werden, die von einer Steuerschaltung 10 für einen Vergleicher höherer Ordnung ausgegeben werden; und Vergleicher COMP21, 22 und 23 niedriger Ordnung, die durch Steuersignale 2A, 2B und 2C gesteuert werden, die von einer Steuerschaltung 20 für einen Vergleicher niedriger Ordnung ausgegeben werden. Eingangsanschlüsse (IN) von entsprechenden Vergleichern COMP11, 12 und 13, COMP21, 22 und 23 sind mit einem Eingangsanschluss (AIN) des A/D-Wandlers verbunden. An Referenzspannungsanschlüssen der entsprechenden Vergleicher werden verschiedene Spannungslevel Fassend ausgewählt und eingegeben, die durch Teilen eines Eingangsspannungsbereichs einer Analogeingangsspannung VAIN (maximale Referenzspannung: VRH, minimale Referenzspannung: VRL) durch sechzehn durch ein Stufenwiderstandselementarray erhalten werden.
Die Referenzspannungsanschlüsse (REF) der Vergleicher 11, 12 und 13 höherer Ordnung werden mit spannungsgeteilten Anschlüssen (N1), (N2) bzw. (N3) verbunden, die durch Teilen des Eingangsspannungsbereichs der Analogeingangsspannung VAIN durch vier durch das Stufenwiderstandselemen ray erhalten werden. Zu der Zeit der A/D-Wandlung wird zuerst ein Spannungslevel der Analogeingangsspannung VAIN ungefähr erkannt und die A/D-Umwandlung von Bits höherer Ordnung wird durchgeführt. Ausgangsanschlüsse (011), (012) und (013) werden mit einer Schalterauswahlschaltung 30 verbunden. Von der Schalterauswahlschaltung 30 wird selektiv irgendeines der Schaltersteuersignale S1 bis einschließlich S4 eingegeben, abhängig von einem A/D-Umwandlungsergebnis von Bits höherer Ordnung.
Die Referenzspannungsanschlüsse (REF) der Vergleicher COM 21, 22 und 23 niedriger Ordnung werden mit spannungsgeteilten Anschlüssen des Stufenwiderstandselementarrays durch Umschaltergruppen SW1 bis einschließlich SW4 verbunden. Die Umschaltergruppen SW1 bis einschließlich SW4 werden alternativ ausgewählt gemäß Typen von Schaltersteuersignalen S1 bis einschließlich S4. Dadurch wird die Referenzspannung niedriger Ordnung der Vergleicher COM 21, 22 und 23 niedriger Ordnung bestimmt. Das heißt, falls die Analogeingangsspannung VAIN gleich oder höher als die Referenzspannung VN1 höherer Ordnung an einem spannungsgeteilten Anschluss des Stufenwiderstandselementarray ist, wird die Umschaltergruppe SW1 ausgewählt und Referenzspannungen VN01, VN02 und VN03 niedriger Ordnung werden an den Referenzspannungsanschlüssen der Vergleicher COM21, 22 bzw. 23 eingegeben. Es sollte beachtet werden, dass in der vorangehenden assage und folgenden assagen ein Spannungslevel jedes spannungsgeteilten Anschlusses mit einem räfix "V" zu einem Namen eines spannungsgeteilten Anschlusses angezeigt wird. Ähnlich zu dem obigen Fall wird, falls die Analogeingangsspannung VAIN gleich oder höher als die Referenzspannung VN2 höherer Ordnung und niedriger als VN1 ist, die Umschaltergruppe SW2 ausgewählt und Referenzspannungen VN11, VN12 und VN13 niedriger Ordnung werden eingegeben. Falls die Analogeingangsspannung VAIN gleich oder höher als die Referenzspannung VN3 höherer Ordnung und niedriger als VN2 ist, wird die Umschaltergruppe SW3 ausgewählt und Referenzspannungen VN21, VN22 und VN23 niedriger Ordnung werden eingegeben. Falls die Analogeingangsspannung VAIN niedriger als VN3 ist, wird die Umschaltergruppe SW4 ausgewählt und Referenzspannungen VN31, VN32 und VN33 niedriger Ordnung werden eingegeben.
Ein Vierbit-Ausgang kann auf folgende Art und Weise erhalten werden. Das heißt, Bits eines Ausgangs werden in Bits höherer Ordnung und Bits niedriger Ordnung geteilt und dann wird ein logischer Level der Ausgänge 011, 012, 013, 021, 022 und 023 von den Vergleichern COM 11, 12 und 13 bzw. den Vergleichern COM 21, 22 und 23 codiert.
11 zeigt operative Wellenformen. Der A/D-Wandler der 10 arbeitet synchron mit einem Taktsignal CLK. Der A/D-Wandler nimmt eine (1/2)-eriode eines Taktsignals CLK als einen Zeitschritt für seine Operation. Drei Operationszustände, und zwar eine Holoperation der Analogeingangsspannung VAIN (I), eine Halteoperation der geholten Spannung (II) und eine Spannungsvergleichsoperation (III), werden jeden Zeitschritt geschaltet. Zeitschritte (1) bis einschließlich (5) bilden eine Operationseinheit und die A/D-Umwandlungsoperation wird durchgeführt.
Während eines Zeitschritts (1)–(2) holen ein Vergleicher COM 1x höherer Ordnung (x = 1, 2 und 3, gleich wie die folgenden Beschreibungen) und ein Vergleicher COM 2x niedriger Ordnung die Analogeingangsspannung VAIN (Operation (I)). Der zu diesem Zeitschritt geholte Spannungslevel schaltet auf einen maximalen Spannungslevel VRH des Spannungslevels VN1x, der gleich oder höher als die Referenzspannung VN2 höherer Ordnung an einem Anschluss (N2) des Stufenwiderstandselementarrays und niedriger als eine Referenzspannung VN1 höherer Ordnung an dem Anschluss N1 ist. Kapazitätskomponenten werden in Bezug auf interne Anschlüs se der Vergleicher COMP1x und COMP2x auf ein Spannungslevel VRH für die Analogeingangsspannung VAIN aufgeladen.
Dann, während eines Zeitschritts (2)–(3), hält jeder der Vergleicher COMP2x niedriger Ordnung das Spannungslevel VRH (Operation (II)) und jeder der Vergleicher COMP1x höherer Ordnung schaltet auf einen Vergleichszustand (Operation (III)). Ein Spannungslevel an internen Anschlüssen jeweiliger Vergleicher COMP1x höherer Ordnung macht einen Übergang von dem maximalen Spannungslevel VRH auf eine entsprechende Referenzspannung VNx höherer Ordnung (x = 1, 2 und 3, gleich wie die folgenden Beschreibungen) durch die Referenzspannungsanschlüsse (REF). Demzufolge fließt von den Referenzspannungsanschlüssen (REF) entsprechender Vergleicher COMP1x höherer Ordnung Strom aufgrund eines Ladens und Entladens der Kapazitätskomponenten der internen Anschlüsse. 11 zeigt einen Fall des Vergleichers COMP11 höherer Ordnung. Ein Abfließstrom des Spitzenstroms I100 fließt aufgrund des Entladens ab. Der Abfließstrom fließt in Richtung auf einen Anschluss (RL) in dem Stufenwiderstandselementarray. Deshalb reflektiert ein Spannungsanstieg im Verhältnis zum Abfließstrom einen Level der Referenzspannung VN01 niedriger Ordnung an dem spannungsgeteilten Anschluss (N01) als Betrag der Spannungsschwankung. Man kann davon ausgehen, dass die Spitzenspannung entsprechend dem Betrag der Spannungsschwankung V100 ist.
Dann, während eines Zeitschritts (3)–(4), wird die Referenzspannung niedriger Ordnung vor der Vergleichsoperation entsprechender Vergleicher COMP2x niedriger Ordnung eingestellt. Basierend auf Vergleichsergebnissen entsprechender Vergleicher COMP1x höherer Ordnung, wird eine zu bestimmende Umschaltergruppe durch die Schalterauswahlschaltung 30 ausgewählt. Im Falle der 11 werden Umschaltergruppen von der Umschaltergruppe SW2 für einen Spannungslevel VN1x in einem vorhergehenden Takt zu der Um schaltergruppe SW1 geändert, geeignet für den Spannungslevel VRH. Aufgrund des Umschaltens der Schaltergruppen werden die Kapazitätskomponenten Cp1, Cp2 und Cp3 zwischen jeder der Umschaltergruppen SW1 bis einschließlich SW4 und jeder der Vergleicher COM 2x niedriger Ordnung geladen, wodurch die Anschlussspannung einen Übergang vom Spannungslevel VN1 zu VRH macht. Zu diesem Schritt wird Strom von einem Anschluss (RH) geliefert. Somit wird die Referenzspannung VN01 niedriger Ordnung an dem spannungsgeteilten Anschluss (N01) erhöht. Man kann davon ausgehen, dass ein Betrag der Spannungsschwankung zu diesem Schritt V2 ist. Es sollte beachtet werden, dass die Kapazitätskomponenten Cp1, Cp2 und Cp3 äquivalent zu einer Summe parasitärer Kapazitätskomponenten sind, welche an jeder der Umschaltergruppen SW1 bis einschließlich SW4, jedem der Vergleicher COM 2x niedriger Ordnung und an Verkabelungen erhalten werden.
Weiterhin hält während eines Zeitschritts (4)–(5) jeder der Vergleicher COM 1x höherer Ordnung den Vergleichszustand (Operation (III)) und jeder der Vergleicher COM 2x niedriger Ordnung schaltet in den Vergleichszustand (Operation (III)). Interne Anschlüsse entsprechender Vergleicher COM 2x niedriger Ordnung arbeiten in diesem Schritt in einer gleichen Art und Weise wie diese entsprechender Vergleicher COM 1x höherer Ordnung zu dem Zeitschritt (2)–(3). Das heißt, ein Spannungslevel an internen Anschlüssen entsprechender Vergleicher COM 2x niedriger Ordnung macht einen Übergang von dem maximalen Spannungslevel VRH zu der entsprechenden Referenzspannung VN0x niedriger Ordnung (x = 1, 2 und 3, gleich wie die folgenden Beschreibungen) durch die Referenzspannungsanschlüsse (REF). Da eine Breite übergehender Spannung zum Zeitschritt (4)–(5) enger ist als zum Zeitschritt (2)–(3), ist ein Betrag von Spannungsschwankung von einem Sollwert der Spitzenspannung V3 (< V100).
Nicht zu vergessen, obwohl 11 einen Spannungslevelübergang der Referenzspannung VN01 niedriger Ordnung nur als ein Beispiel zeigt, macht der Spannungslevel der anderen Referenzspannungen VN02 und VN03 niedriger Ordnung in einer gleichen Art und Weise einen Übergang wie VN01.
Jedoch hält in den vorher betrachteten A/D-Wandlern jeder der Vergleicher COM 1x höherer Ordnung einen Vergleichszustand und jede der Referenzspannungen VNx höherer Ordnung wird an jeden der entsprechenden Referenzspannungsanschlüsse (REF) während eines Zeitschritts (2)–(5) geliefert. Elektrischer Strom wird geladen/entladen, bis der Spannungslevel an den internen Anschlüssen der Vergleicher COM 1x höherer Ordnung einen Übergang von dem Spannungslevel der Analogeingangsspannung VAIN, die zum Zeitschritt (1)–(2) geholt wird, zu entsprechenden Referenzspannungen VNx höherer Ordnung macht. Ein Spannungsübergang an den internen Anschlüssen in dieser Stufe kann fast ein Spannungsübergang mit voller Breite zwischen dem maximalen Spannungslevel VRH und dem minimalen Spannungslevel VRL innerhalb eines Eingangsspannungsbereichs sein, obwohl er vom Spannungslevel der Analogeingangsspannung VAIN abhängt.
Daher, wie in 1 gezeigt, kann es einen Fall geben, dass der Spannungsübergang der internen Anschlüsse nicht innerhalb eines Zeitschritts (2)–(3) abschließt. In diesem Fall, aufgrund des Abfließstroms von den Referenzspannungsanschlüssen (REF), der durch den Spannungsübergang der internen Anschlüsse verursacht wird (das heißt, falls der Spannungslevel der geholten Analogeingangsspannung VAIN höher ist als die Referenzspannung VNx höherer Ordnung), weichen Spannungslevel entsprechender Referenzspannungen höherer Ordnung und niedriger Ordnung, welche durch das Stufenwiderstandselementarray festgelegt werden, in Zeitschritten nach der Zeit (3) von ihren entsprechenden Sollwerten ab. Eine Abweichung von der Referenzspannung, die durch die Vergleichsoperation der entsprechenden Vergleicher COM 1x höherer Ordnung verursacht wird, kann im nachfolgenden Zustand verbleiben, das heißt, im Vergleichszustand der entsprechenden Vergleicher COM 2x niedriger Ordnung (Zeitschritt (4)–(5)), ohne gelöscht zu werden. Demzufolge wird an den entsprechenden Vergleichern COM 2x niedriger Ordnung die Vergleichsoperation mit der Referenzspannung niedriger Ordnung durchgeführt, die vom Sollwert abweicht. Mit der Vergleichsoperation wie dieser, können keine genauen Spannungsvergleichsergebnisse erhalten werden, was problematisch ist.
Da Oszillationsfrequenzen des Taktsignals CLK, um den herkömmlichen A/D-Wandler zu betreiben, schneller erzeugt werden, fällt der Abweichspannungswert deutlicher aus. Daher, unter dem Trend, dass für A/D-Wandler eine Operation mit höherer Geschwindigkeit angestrebt wird, werden Umwandlungsfehler wie in dem vorher betrachteten A/D-Wandler ein weitaus erheblicheres roblem.
Dementsprechend ist es wünschenswert eine A/D-Wandlerschaltung bereitzustellen, die eine Hochgeschwindigkeitsoperation ohne Schwankung einer Referenzspannung höherer Ordnung durchführen kann, welche durch eine Vergleichsoperation von Vergleichern höherer Ordnung verursacht wird, welche einen Spannungslevel einer Referenzspannung niedriger Ordnung zu der Zeit der Vergleichsoperation von Vergleichern niedriger Ordnung beeinflussen.
Gemäß einem Ausführungsbeispiel eines ersten Aspekts der vorliegenden Erfindung wird eine A/D-Wandlerschaltung vom Serienparalleltyp bereitgestellt, umfassend: einen oder mehrere Spannungsvergleicher zur Unterscheidung von Bits höherer Ordnung zum Durchführen einer A/D-Umwandlung von Bits höherer Ordnung vor einer A/D-Umwandlung von Bits niedriger Ordnung; und ein Widerstandskomponentenelementarray zum Erzeugen entsprechender Referenzspannungen höherer Ordnung zur A/D-Umwandlung jedes der Bits höherer Ordnung an entsprechenden spannungsgeteilten Anschlüssen höherer Ordnung, und entsprechender Referenzspannungen niedriger Ordnung zur A/D-Umwandlung jedes der Bits niedriger Ordnung an entsprechenden spannungsgeteilten Anschlüssen niedriger Ordnung, wobei das Widerstandskomponentenelementarray zwischen einer Referenzspannung einer Hochspannungsseite und einer Referenzspannung einer Niederspannungsseite angeschlossen ist; wobei die A/D-Wandlerschaltung ferner entsprechende Referenzspannungshalteabschnitte umfasst zum Halten der Referenzspannungen höherer Ordnung, die von spannungsgeteilten Anschlüssen höherer Ordnung geliefert werden, und zum Liefern der Referenzspannungen höherer Ordnung, die daran gehalten werden, an die entsprechenden Spannungsvergleicher zur Unterscheidung von Bits höherer Ordnung, nachdem die entsprechenden spannungsgeteilten Anschlüsse höherer Ordnung von den entsprechenden Referenzspannungshalteabschnitten elektrisch getrennt sind.
In einem A/D-Wandler, der den ersten Aspekt der vorliegenden Erfindung verkörpert, wird/werden die entsprechende(n) Referenzspannung(en) an jedem spannungsgeteilten Anschluss des Widerstandskomponentenelementarrays als Referenzspannung(en) für den/die entsprechenden Spannungsvergleicher erzeugt. Die entsprechende(n) Referenzspannung(en) wird/werden zuerst an den entsprechenden Referenzspannungshalteabschnitt geliefert und dort gehalten. Danach wird/werden der/die entsprechende(n) Referenzspannungshalteabschnitt(e) von jedem der spannungsgeteilten Anschlüsse getrennt und die entsprechende(n), gehaltene(n) Referenzspannung(en) wird/werden von dem/den entsprechenden Referenzspannungshalteabschnitt(en) zu dem/den entsprechenden Spannungsvergleicher(n) geliefert.
Während Referenzspannung(en), die an jedem spannungsgeteilten Anschluss des Widerstandskomponentenelementarrays erzeugt wird/werden an den/die entsprechenden Referenzspannungshalteabschnitt(e) geliefert und dort gehalten wird/werden, kann/können an den/die Spannungsvergleicher zu liefernde Referenzspannung(en) zu dem/den Spannungsvergleicher(n) von dem/den Referenzspannungshalteabschnitt(en) geliefert werden, nachdem jeder spannungsgeteilte Anschluss von dem/den Referenzspannungshalteabschnitt(en) getrennt wird. Dementsprechend tritt nie eine Spannungsschwankung an spannungsgeteilten Anschlüssen des Widerstandskomponentenelementarrays auf, wenn Referenzspannung(en) an den/die Spannungsvergleicher geliefert wird/werden.
In einer A/D-Wandlerschaltung, die diesen Aspekt der vorliegenden Erfindung verkörpert, wird jede Referenzspannung höherer Ordnung an jedem spannungsgeteilten Anschluss höherer Ordnung des Widerstandskomponentenelementarrays als Referenzspannung für jeden Spannungsvergleicher zur Unterscheidung von Bits höherer Ordnung erzeugt. Jede Referenzspannung höherer Ordnung wird zuerst an jeden Referenzspannungshalteabschnitt geliefert und dort gehalten. Danach wird jeder Referenzspannungshalteabschnitt von jedem spannungsgeteilten Anschluss höherer Ordnung getrennt und jede gehaltene Referenzspannung höherer Ordnung wird von jedem Referenzspannungshalteabschnitt an jeden Spannungsvergleicher zur Unterscheidung von Bits höherer Ordnung geliefert.
Während die Referenzspannung höherer Ordnung, die an dem spannungsgeteilten Anschluss höherer Ordnung des Widerstandskomponentenelementarrays erzeugt wird, an den Referenzspannungshalteabschnitt geliefert und gehalten wird, kann Referenzspannung höherer Ordnung, die an den/die Spannungsvergleicher zur Unterscheidung von Bits höherer Ordnung zu liefern ist, an den/die Spannungsvergleicher zur Unterscheidung von Bits höherer Ordnung von dem Referenzspannungshalteabschnitt geliefert werden, nachdem der spannungsgeteilte Anschluss höherer Ordnung von dem Referenz halteabschnitt getrennt wird. Dementsprechend tritt an einem spannungsgeteilten Anschluss höherer Ordnung des Widerstandskomponentenelementarrays nie eine Spannungsschwankung auf, wenn Referenzspannung höherer Ordnung an den/die Spannungsvergleicher zur Unterscheidung von Bits höherer Ordnung geliefert wird. Des Weiteren, zu der Zeit der A/D-Umwandlung von Bits niedriger Ordnung, welche im Anschluss an die Bits höherer Ordnung durchgeführt wird, verbleibt nie eine Spannungsschwankung in der Referenzspannung niedriger Ordnung. Das heißt, es können Beeinflussungen infolge der A/D-Umwandlung von Bits höherer Ordnung zu der Zeit der A/D-Umwandlung von Bits niedriger Ordnung eliminiert werden.
Des Weiteren wird keine Zeit benötigt zur Relaxation einer Spannungsschwankung in Bezug auf eine Referenzspannung höherer Ordnung an dem spannungsgeteilten Anschluss höherer Ordnung des Widerstandskomponentenelementarrays. Dementsprechend gibt es keinen Bedarf eine unnötige Relaxationszeit zwischen der A/D-Umwandlung von Bits höherer Ordnung und der A/D-Umwandlung von Bits niedriger Ordnung festzulegen. Somit kann eine Hochgeschwindigkeitsoperation erreicht werden.
Es wird nun beispielhaft auf die beigefügten Zeichnungen Bezug genommen werden, in denen:
1 ein Schaltplan ist, der einen A/D-Wandler zeigt, der auf ein Ausführungsbeispiel der vorliegenden Erfindung gerichtet ist;
2 ein Schaltplan ist, der ein spezifisches Beispiel eines Vergleichers zeigt;
3 eine Tabelle des Operationszustands des Vergleichers ist;
4 ein Schaltplan ist, der ein spezifisches Beispiel einer Steuerschaltung eines Vergleichers höherer Ordnung zeigt;
5 operative Wellenformen einer Steuerschaltung für den Vergleicher höherer Ordnung zeigt;
6 ein Schaltplan ist, der ein spezifisches Beispiel einer Steuerschaltung eines Vergleichers niedriger Ordnung zeigt;
7 operative Wellenformen einer Steuerschaltung des Vergleichers niedriger Ordnung zeigt;
8 operative Wellenformen eines A/D-Wandlers zeigt, der auf das Ausführungsbeispiel der 1 gerichtet ist;
9 eine Umwandlungstabelle des A/D-Wandlers zeigt, der auf das Ausführungsbeispiel der 1 gerichtet ist;
10 ein Schaltplan ist, der einen vorher betrachteten A/D-Wandler zeigt; und
11 operative Wellenformen des vorher betrachteten A/D-Wandlers zeigt.
Bevorzugte Ausführungsbeispiele einer A/D-Wandlerschaltung gemäß der vorliegenden Erfindung werden nachfolgend in Bezug auf 1 bis einschließlich 9 im Detail beschrieben werden.
1 zeigt einen Serienparallel-A/D-Wandler vom vier Bit Ausgabetyp. In Bezug auf den vorher betrachteten Serienparallel-A/D-Wandler vom vier Bit Ausgabetyp ( 10) werden die Referenzspannungsanschlüsse (REF) der Vergleicher COM 11, 12 und 13 höherer Ordnung direkt mit den spannungsgeteilten Anschlüssen (N1), (N2) bzw. (N3) verbunden. In dem erfindungsgemäßen A/D-Wandler sind jedoch seine spannungsgeteilten Anschlüsse (N1), (N2) und (N3) mit Referenzspannungsanschlüssen (REF) von Vergleichern COM 11, 12 bzw. 13 höherer Ordnung durch erste Schalter SW11A, SW12A und SW13A und zweite Schalter SW11B, SW12B und SW13B verbunden. Einer von den zwei Anschlüssen entsprechender spannungshaltender Kapazitätselemente C11, C12 und C13 ist mit Verbindungspunkten (SW11A, SW11B), (SW12A, SW12B) bzw. (SW13A, SW13B) verbunden und ihre anderen Anschlüsse sind mit Massespannung verbunden.
Steuersignale 1C und 1B, die von einer Steuerschaltung 10 des Vergleichers ausgegeben werden, steuern die Leitfähigkeit der ersten Schalter SW11A, SW12A und SW13A und der zweiten Schalter SW11B, SW12B und SW13B.
2 zeigt ein spezifisches Beispiel eines Vergleichers höherer Ordnung. Dies ist ein Vergleicher vom so genannten Chopper-Typ. Ein Eingangsanschluss (IN) und ein Referenzspannungsanschluss (REF) sind mit Schaltern SWA bzw. SWB verbunden. Beide der anderen Anschlüsse der Schalter SWA und SWB sind mit einem der Anschlüsse eines Kapazitätselements CO zum Spannungsvergleich verbunden. Der andere Anschluss davon ist mit einem Eingangsanschluss eines Invertergatters INV verbunden und ein Spannungsvergleichsergebnis wird von einem Ausgabeanschluss (OUT) des Invertergatters INV ausgegeben. Einer der Anschlüsse eines Schalters SWC ist zwischen dem Kapazitätselement CO zum Spannungsvergleich und dem Eingangsanschluss eines Invertergatters INV angeschlossen, und der andere Anschluss ist zwischen dem Ausgangsanschluss des Invertergatters INV und dem Ausgangsanschluss (OUT) angeschlossen. Es sollte beachtet werden, dass die Schalter SWA, SWB im Allgemeinen aufgrund der Elementstruktur von parasitären Kapazitätselementen begleitet werden. In 2 sind diese parasitären Kapazitätskomponenten als parasitäre Kapazität Cpa, Cpb angezeigt.
Die Spannungsvergleichsoperation durch den Vergleicher der 2 wird durch Bezugnahme auf eine in 3 gezeigte Tabelle beschrieben werden. Wie in 3 gezeigt, besitzt dieser Vergleicher drei Operationszustände, abhängig von leitenden Zuständen der Schalter SWA, SWB und SWC. Das heißt, die Spannungsvergleichsoperation wird gemäß der folgenden Zeitreihe durchgeführt: (I) Holoperation zum Holen von Analogspannung zu dem Eingangsanschluss (IN); (II) Halteoperation zum Halten der geholten Analogspannung; und (III) Spannungsvergleichsoperation.
Während der Holoperation (I) sind die Schalter SWA und SWC im leitenden Zustand ("ON"), wohingegen der Schalter SWB im nicht leitenden Zustand ("OFF") ist. Analogspannung wird zu einem der Anschlüsse des Kapazitätselements CO zum Spannungsvergleich von dem Eingangsanschluss (IN) geholt, durch den Schalter SWA. Da der Schalter SWC im leitenden Zustand ("ON") ist und der Eingangsanschluss und Ausgangsanschluss (OUT) kurzgeschlossen sind, werden diese kurzgeschlossenen Anschlüsse auf einen Zwischenzustand von Eingangs-/Ausgangscharakteristik des Invertergatters INV vorgespannt. Das heißt, diese Anschlüsse finden eine Balance bei ungefähr 1/2 der Speisequellenspannung VCC ((1/2) VCC Spannung), Schwellenspannung des Invertergatters INV. Dementsprechend wird der andere Anschluss des Kapazitätselements CO zum Spannungsvergleich, der mit dem Gattereingangsanschluss verbunden ist, auf eine Spannung von ungefähr (1/2) VCC vorgespannt. Eine elektrische Ladung proportional zur Spannungsdifferenz zwischen ungefähr (1/2) VCC Spannung und der Analogspannung wird in dem Kapazitätselement CO zum Spannungsvergleich gespeichert. Da parasitäre Kapazitäten Cpa und Cpb zwischen einem der Anschlüsse des Kapazitätselements CO zum Spannungsvergleich und Massespannung existieren, werden elektrische Ladungen in den parasitären Kapazitäten Cpa und Cpb gespeichert.
Dann sind während der Halteoperation (II) die Schalter SWA, SWB und SWC im nicht leitenden Zustand ("OFF"). Das Kapazitätselement CO zum Spannungsvergleich ist im nicht geerdeten Zustand und die Analogspannung, die während der Holoperation geholt wird, wird als gespeicherte Ladungen des Kapazitätselements CO zum Spannungsvergleich gehalten. Gleichermaßen werden gespeicherte Ladungen in den parasitären Kapazitäten Cpa, Cpb gehalten.
Auf die Analogspannung, die durch die Holoperation (I) und die Halteoperation (II) geholt und gehalten wird, wird eine Spannungsdifferenz zwischen ungefähr (1/2) VCC Spannung und der Analogspannung angelegt, um die Spannungsdifferenz in dem Kapazitätselement CO zum Spannungsvergleich als elektrische Ladung zu speichern. Es wird ferner eine Spannungsdifferenz zwischen Massespannung und der Analogspannung angelegt, um die Spannungsdifferenz in den parasitären Kapazitäten Cpa und Cpb als elektrische Ladung zu speichern.
Unter solch einem Zustand wird die Spannungsvergleichsoperation (III) durchgeführt. Der Schalter SWB kommt in den leitenden Zustand ("ON") und der Schalter SWB kommt in den nicht leitenden Zustand ("OFF"). Sobald die Referenzspannung von den Referenzspannungsanschlüssen (REF) durch den Schalter SWB geliefert wird, werden elektrische Ladungen, die in dem Kapazitätselement CO zum Spannungsvergleich und den parasitären Kapazitäten Cpa und Cpb gespeichert sind, geladen oder entladen, abhängig von der Spannungsdifferenz gegenüber der geholten oder gehaltenen Analogspannung.
Falls die Lieferquelle der in die Referenzspannungsanschlüsse (REF) einzugebenden Referenzspannung Spannungsquelle des vorliegenden Ausführungsbeispiels ist (siehe 1), dauern das Laden und Entladen für das Kapazitätselement CO zum Spannungsvergleich und die parasitären Kapazitäten Cpa und Cpb an, bis die Anschlussspannung an den Referenzspannungsanschlüssen mit der Referenzspannung übereinstimmt, wodurch elektrische Ladungen, die zum Laden und Enladen erforderlich sind, weiterhin durch die Referenzspannungsanschlüsse (REF) geliefert werden. Jedoch, im Falle der in 1 gezeigten Struktur, da in die Referenz spannungsanschlüsse (REF) einzugebende Lieferquellen spannungshaltende Kapazitätselemente C11, C12 und C13 sind, ist das Liefern von Referenzspannung äquivalent zu elektrischen Ladungen, die zur Ladungsverteilung zwischen den spannungshaltenden Kapazitätselementen C11, C12 und C13, dem Kapazitätselement CO zum Spannungsvergleich und den parasitären Kapazitäten Cpa und Cpb erforderlich sind.
Im Falle des vorher betrachteten A/D-Wandlers (10), aufgrund des Lieferns von Referenzspannung, schaltet der Spannungslevel an einem der zwei Anschlüsse des Kapazitätselements CO zum Spannungsvergleich von der Analogspannung auf die Referenzspannung. Andererseits, in dem Fall des vorliegenden Ausführungsbeispiels (1), schaltet der Spannungslevel daran auf den erhaltenen Spannungslevel, so dass sich die Quantität elektrischer Ladungen, die in den spannungshaltenden Kapazitätselementen C11, C12 und C13 und dem Kapazitätselement CO zum Spannungsvergleich oder Ähnlichem gespeichert sind, zwischen ihnen verteilt, abhängig von Kapazitätswerten der entsprechenden Elemente. Der Spannungsübergang an dem einen der zwei Anschlüsse des Kapazitätselements CO zum Spannungsvergleich wird zu dem anderen Anschluss davon aufgrund von Kapazitätskopplung übertragen, wodurch der Spannungslevel des Eingangsanschlusses, der auf die Schwellenspannung des Invertergatters INV (ungefähr (1/2) VCC Spannung) vorgespannt ist, schaltet. Das Invertergatter INV empfängt diesen Spannungsübergang, um ein Spannungsvergleichsergebnis aus seinem Ausgangsanschluss (OUT) auszugeben.
Das heißt, falls der Spannungslevel der geholten oder gehaltenen Analogspannung hoch ist im Vergleich mit der Referenzspannung, schaltet der Spannungslevel am Eingangsanschluss auf die Niederspannungsseite, wenn die Referenzspannung geliefert wird. Demzufolge wird ein Spannungsvergleichsergebnis mit hohem logischen Level von dem Ausgangs anschluss (OUT) ausgegeben. Umgekehrt, falls der Spannungslevel der geholten oder gehaltenen Analogspannung niedrig ist im Vergleich mit der Referenzspannung, macht der Spannungslevel an dem Eingangsanschluss einen Übergang zur Hochspannungsseite, wenn die Referenzspannung geliefert wird. Demzufolge wird ein Spannungsvergleichsergebnis von niedrigem logischen Level von dem Ausgangsanschluss (OUT) ausgegeben.
Es sollte beachtet werden, dass Spannung an einem der zwei Anschlüsse des Kapazitätselements CO zum Spannungsvergleich nicht von der Analogspannung auf die Referenzspannung schalten muss, wenn die Referenzspannung geliefert wird. Das heißt, aufgrund der Kapazitätskopplung an dem Kapazitätselement CO zum Spannungsvergleich, wird der Spannungsübergang sicher zu dem Eingangsanschluss übertragen, so dass Spannung an einem Anschluss davon sicher einen Übergang auf eine vorbestimmte Spannungsrichtung machen kann verglichen mit der Schwellenspannung des Invertergatters INV (ungefähr (1/2) VCC Spannung), basierend auf der Spannungsdifferenz zwischen der Analogspannung und der Referenzspannung. Da der Eingangsanschluss auf die Schwellenspannung des Invertergatters INV (ungefähr (1/2) VCC Spannung) während der Holoperation (I) oder Halteoperation (II) vor der Spannungsvergleichsoperation (III) vorgespannt wird, reicht eine kleine Spannungsdifferenz für das Invertergatter INV aus, um eine Spannungsübergangsgröße zu erkennen. In dem vorliegenden Ausführungsbeispiel können Kapazitätswerte der spannungshaltenden Kapazitätselemente C11, C12 und C13 klein festgelegt werden.
4 zeigt ein spezifisches Beispiel einer Steuerschaltung 10 des Vergleichers höherer Ordnung. Die Steuerschaltung 10 des Vergleichers höherer Ordnung umfasst zwei D-Typ Flipflops 11 und 13, deren Taktsignalanschlüsse (CLK) Eingänge von Taktsignalen CLK empfangen. Ein positiver Aus gangsanschluss (Q) des D-Typ Flipflops 11 ist mit einem Eingangsanschluss (D) des D-Typ Flipflops 13 verbunden und ein positiver Ausgangsanschluss (Q) des D-Typ Flipflops 13 wird an einen Eingangsanschluss (D) des D-Typ Flipflops 11 zurückgeführt, wodurch eine Teilungsschaltung gebildet wird. Ein geteiltes Signal DC1 von einem Ausgangsanschluss (Q) und ein Taktsignal CLK werden in ein NAND Gatter 15 eingegeben, und dann wird ein Steuersignal 1B, ein resultierendes Signal der obigen zwei Signale, von dort ausgegeben. Des Weiteren wird das Steuersignal 1B an den Invertergattern 17 und 19 invertiert, und Steuersignale 1A und 1C werden von den Invertergattern 17 bzw. 19 ausgegeben.
5 zeigt operative Wellenformen der Steuerschaltung 10 des Vergleichers höherer Ordnung. In der Teilungsschaltung, die durch die zwei D-Typ Flipflops 11 und 13 gebildet wird, macht der logische Level eines Ausgangssignals DC1 einen Übergang zusammen mit einer ansteigenden Flanke des Taktsignals, und es kann ein geteilter Signalzyklus erzeugt werden, dessen Länge das Doppelte eines Taktsignals CLK beträgt. Aufgrund der NAND Logik zwischen einem Taktsignal CLK und einem geteilten Signal DC1 wird das Steuersignal 1B im hohen logischen Level ausgegeben, während die zwei Signale CLK und DC1 im hohen logischen Level sind. Die Steuersignale 1A und 1C werden als Inversionssignale eines Steuersignals 1B ausgegeben. Die Steuersignale 1A, 1B und 1C steuern die Schalter SWA, SWB und SWC (siehe 2) der Vergleicher COM 11, 12 bzw. 13 höherer Ordnung, um den leitenden Zustand ("ON") der Schalter unter Bedingungen eines hohen logischen Levels festzulegen. Dementsprechend zeigt der logische Level jedes Steuersignals (1A, 1B, 1C) einen Zustand von (hoch, niedrig, hoch) während der Holoperation (I), und einen Zustand von (niedrig, hoch, niedrig) während der Spannungsvergleichsoperation (III). Die Vergleicher COM 11, 12 und 13 höherer Ordnung werden unter (1/2)-Taktzykluszustand (I) und anschließend (3/2)-Taktzykluszustand gesteuert.
6 zeigt ein spezifisches Beispiel einer Steuerschaltung 20 des Vergleichers niedriger Ordnung. Anstatt der Schaltungsstruktur der Steuerschaltung 10 des Vergleichers höherer Ordnung, umfasst die Steuerschaltung 20 des Vergleichers niedriger Ordnung ein NOR Gatter 21, in die ein geteiltes Signal DC2 und ein Taktsignal CLK eingegeben werden. Ein Steuersignal 2B wird von dem NOR Gatter 21 ausgegeben. Des Weiteren werden die Steuersignale 2A und 2C aus den Invertergattern 17 bzw. 19 ausgegeben.
7 zeigt operative Wellenformen der Steuerschaltung 20 des Vergleichers niedriger Ordnung. Steuersignale 2A und 2C werden als logisches Signal ähnlich zu den Steuersignalen 1A und 1C ausgegeben. Da ein Steuersignal 2B ein Ausgangssignal von dem NOR Gatter 21 ist, wird ein Steuersignal 2B im hohen logischen Zustand ausgegeben, während sowohl ein Taktsignal CLK und ein geteiltes Signal DC2 im niedrigen logischen Zustand sind. Falls die Vergleicher COM 21, 22 und 23 niedriger Ordnung eine Schaltungsstruktur wie 2 besitzen, steuern die Steuersignale 2A, 2B und 2C die Schalter SWA, SWB bzw. SWC, um den leitenden Zustand ("ON") der Schalter unter Bedingungen eines hohen logischen Levels festzulegen. In 7 werden die Vergleicher COM 21, 22 und 23 unter (1/2)-Taktzykluszustand (I), (2/2)-Taktzykluszustand (III) gesteuert.
8 zeigt operative Wellenformen des A/D-Wandlers der 1. Ähnlich zu dem Fall des vorher betrachteten A/D-Wandlers in 11, arbeiten die Vergleicher synchron mit den Taktsignalen CLK. Ein (1/2)-Taktzyklus entspricht einer Einheit des Zeitschritts. Hier wird die A/D-Umwandlungsoperation durchgeführt, indem die Zeitschritte (1) bis einschließlich (5) als eine Einheit genommen werden. Die Operationszustände während (I), (II) und (III) in Bezug auf die Vergleicher COM 1x höherer Ordnung und die Vergleicher COM 2x niedriger Ordnung sind ähnlich zu dem Fall oder dem Stand der Technik.
In dem A/D-Wandler des vorliegenden Ausführungsbeispiels, das auf 1 gerichtet ist, werden die ersten geschalteten SW11A, SW12A und SW13A zum Zeitschritt (1)–(2) in den leitenden Zustand versetzt, wo die Holoperation (I) durchgeführt wird, um die Analogeingangsspannung VAIN zu den Vergleichern COM 1x höherer Ordnung und den Vergleichern COM 2x niedriger Ordnung zu holen. Somit werden Referenzspannungen VN1, VN2 und VN2 höherer Ordnung an die spannungshaltenden Kapazitätselemente C11, C12 bzw. C13 geliefert. 8 zeigt einen Fall, dass die Analogeingangsspannung VAIN einen Spannungslevel VN1X hatte, welcher in dem vorhergehenden Operationszyklus gleich oder höher als die Referenzspannung VN2 höherer Ordnung und niedriger als die Referenzspannung VN1 höherer Ordnung ist. Das heißt, gespeicherte elektrische Ladungen nehmen aufgrund der elektrischen Ladungsverteilung in dem vorhergehenden Operationszyklus der Spannungsvergleichsoperation (III) ab, und ein Spannungswert, der durch elektrische Ladungen gehalten wird, die an das spannungshaltende Kapazitätselement C11 geliefert werden, wurde von einem Sollwert der Referenzspannung VN1 höherer Ordnung abgesenkt. Demzufolge erholt sich der Spannungslevel der Anschlussspannung VC11 bis zu dem Sollwert VN1. Da zusätzliche elektrische Ladungen an das spannungshaltende Kapazitätselement C11 von den Anschlüssen (RH) durch das Stufenwiderstandselementarray geliefert werden, fließt vorübergehend Strom in dem Stufenwiderstandselementarray, der zu dem spannungsgeteilten Anschluss (N1) leitet. Demzufolge verringert sich vorübergehend der Level der Referenzspannung während der Strom fließt.
8 zeigt einen Fall, dass dieses hänomen beispielsweise für die Spannung VN01 niedriger Ordnung auftritt. Da der Referenzspannungsanschluss (REF) des Vergleichers COM 11 höherer Ordnung nicht bis zur Referenzspannung VN1 höherer Ordnung während der Spannungsvergleichsoperation (III) geladen oder entladen wird, kann der Kapazitätswert des spannungshaltenden Kapazitätselements C11 klein sein. Des Weiteren, da die Menge der aufzuladenden elektrischen Ladungen wenig ist, kann der Betrag der Spitzenspannungsschwankung V1 klein festgelegt werden. Dementsprechend können elektrische Ladungen während des Zeitschritts (1)–(2) in dem spannungshaltenden Kapazitätselement C11 voll aufgeladen werden. Das heißt, die Erholung von einer Spannungsschwankung der Referenzspannung VN01 niedriger Ordnung an dem Stufenwiderstandselementarray, verursacht durch das Wiederaufladen der Ladungen, kann voll während des Zeitschritts (1)–(2) erfolgen.
Während des Zeitschritts (2)–(3) schaltet der Vergleicher COM 11 höherer Ordnung in den Vergleichszustand (Operation (III)). In dem vorliegenden Ausführungsbeispiel wird die Spannungsvergleichsoperation durch einen Spannungsübergang aufgrund der Ladungsverteilung zwischen dem Kapazitätselement CO zum Spannungsvergleich oder Ähnlichem, welches auf die Analogeingangsspannung VAIN aufgeladen wird, und dem spannungshaltenden Kapazitätselement C11 durchgeführt, dessen Spannungslevel auf die Referenzspannung VN1 höherer Ordnung aufgeladen wird. Dementsprechend gibt es keinen Bedarf, den Spannungslevel des Referenzspannungsanschlusses (REF) an dem Vergleicher COM 11 höherer Ordnung bis zur Referenzspannung VN1 höherer Ordnung aufzuladen oder zu entladen. Daher ist der Abfließstrom von dem Referenzspannungsanschluss (REF) an dem Vergleicher COM 11 höherer Ordnung ein signifikant kleiner Spitzenstrom I1. Dieser Spitzenstrom I1 ist kleiner als der Spitzestrom I100 (11) in der vorher betrachteten Schaltungsanordnung und in der Lage, den Ausfließstrom während des Zeitschritts (2)–(3) loszuwerden.
Es sollte beachtet werden, dass der Spannungslevel der Anschlussspannung VC11 an dem spannungshaltenden Kapazitätselement C11 höher ist als die Referenzspannung VN1 höherer Ordnung als Sollwert, aufgrund der Ladungsverteilung der Spannungsvergleichsoperation (III). Redundante Ladungen, die einem Spannungswert entsprechen, der von der Referenzspannung VN1 höherer Ordnung ansteigt, werden nach der Zeit (5), der nächste Operationszyklus, entladen. Der Spitzenspannungsschwankungswert V1 ist in dieser Stufe auch ein kleiner Wert. Daher kann die Spannungsschwankung innerhalb des Zeitschritts (2)–(3) gelöscht werden.
In der vorher betrachteten Schaltungsanordnung werden die Referenzspannungen VN1, VN2 und VN3 höherer Ordnung während des Zeitschritts (2)–(3) von dem Stufenwiderstandselementarray geliefert. Andererseits, in dem vorliegenden Ausführungsbeispiel, können die Referenzspannungen VN1, VN2 und VN2 während des Zeitschritts (1)–(2), vor dem Zeitschritt (2)–(3), von dem Stufenwiderstandselementarray geliefert werden, das die spannungshaltenden Kapazitätselement C11, C12 und C13 darin vorgesehen hat. Zusätzlich dazu ist in der vorher betrachteten Schaltungsanordnung, wenn die Referenzspannungen VN1, VN2 und VN3 zu liefern sind, das Liefern elektrischer Ladungen erforderlich, bis der Spannungslevel an dem Referenzspannungsanschluss (REF) bis zu den Referenzspannungen VN1, VN2 und VN3 höherer Ordnung geladen oder entladen ist. Andererseits, in dem vorliegenden Ausführungsbeispiel, kann der Betrag elektrischer Ladungen entsprechend der Spannungsschwankung, die durch Ladungsverteilung verursacht wird, wieder aufgeladen werden, da die spannungshaltenden Kapazitätselemente C11, C12 und C13 angeordnet sind. Das heißt, eine Spannungsschwankung der Referenzspannung an dem Stufenwiderstandselementarray bleibt niemals während des Zeitschritts (4)–(5), wo die Spannungsvergleichsoperation an den Vergleichern COM 21, COM 22 und COM 23 niedriger Ordnung durchgeführt wird, oder während des Zeitschritts (3)–(4), wo die Auswahl der Umschaltergruppen SW1, SW2, SW3 und SW4 durchgeführt wird, erhalten, um die Referenzspannung niedriger Ordnung vor der Spannungsvergleichsoperation festzulegen. Dementsprechend kann der Spannungsvergleich and den Vergleichern COM 21, COM 22 und COM 23 niedriger Ordnung genau durchgeführt werden.
Obwohl nicht in 8 gezeigt, führen die Vergleicher COM 12 und COM 13 höherer Ordnung eine Vergleichsoperation in einer gleichen Art und Weise wie der Vergleicher COM 11 höherer Ordnung durch. Nicht zu erwähnen ist, dass Anschlussspannungen VC12, VC13 an den spannungshaltenden Kapazitätselementen C12, C13, Ausfließstrom von jedem der Referenzspannungsanschlüsse (REF) der Vergleicher COM 12 und COM 13 höherer Ordnung und die Spannungsschwankung der Referenzspannungen VN02 und VN03 niedriger Ordnung oder Ähnliches in gleich wie das obige sind.
9 zeigt eine Umwandlungstabelle des A/D-Wandlers, der auf 1 gerichtet ist. Der Analogeingangsstrom VAIN wird in sechzehn Spannungsbereich durch das Stufenwiderstandselementarray geteilt und die sechzehn Spannungsbereiche werden durch jeden der Vergleicher COM 1x höherer Ordnung ungefähr durch vier geteilt. Die Ausgangssignale O11, O12 und O13 von den Vergleichern COM 1x höherer Ordnung werden codiert, um Zwei-Bit-Digitalcodes höherer Ordnung zu erzeugen. Gleichzeitig werden die Schaltersteuerungssignale S1 bis einschließlich S4 gesteuert. Basierend auf diesen Schaltersteuerungssignalen S1 bis einschließlich S4 wird eine der Umschaltergruppen SW1 bis einschließlich S4 ausgewählt und die Spannungsvergleichsopera tion wird an jedem der Vergleicher COM 2x niedriger Ordnung durchgeführt. Dadurch wird die Analogeingangsspannung VAIN, die durch vier geteilt ist, weiter durch vier geteilt. Die Ausgangssignale O21, O22 und O23 von den Vergleichern COM 2x niedriger Ordnung werden codiert, um Zwei-Bit-Digitalcodes niedriger Ordnung zu erzeugen.
Wie oben beschrieben, werden in einem Serienparallel-A/D-Wandler, der die vorliegende Erfindung verkörpert, die Referenzspannungen VN1, VN2 und VN3 höherer Ordnung von den spannungsgeteilten Anschlüssen N1, N2 und N3 des Stufenwiderstandselementarrays, als spannungsgeteilte Anschlüsse höherer Ordnung des Widerstandskomponentenelementarrays, zu den spannungshaltenden Kapazitätselementen C11, C12 bzw. C13 geliefert. Nachdem die spannungsgeteilten Anschlüssen N1, N2 und N3 elektrisch von den spannungshaltenden Kapazitätselementen C11, C12 und C13 getrennt werden, während die spannungshaltenden Kapazitätselemente C11, C12 und C13 weiter die Referenzspannungen VN1, VN2 und VN3 höherer Ordnung halten, können die Referenzspannungen VN1, VN2 und VN3 höherer Ordnung, die an die Vergleicher COM 11, COM 12 und COM 13 höherer Ordnung als Spannungsvergleicher zur Unterscheidung von Bits höherer Ordnung zu liefern sind, von den spannungshaltenden Kapazitätselementen C11, C12 und C13 geliefert werden. Dementsprechend tritt keine Spannungsschwankung an den spannungsgeteilten Anschlüssen N1, N2 und N3 des Stufenwiderstandselementarray auf, wenn die Referenzspannungen VN1, VN2 und VN2 höherer Ordnung an die Vergleicher COM 11, COM 12 und COM 13 geliefert werden. Zu der Zeit der A/D-Umwandlung für Bits niedriger Ordnung, die anschließend durchgeführt wird, verbleibt die Spannungsschwankung nicht in der Referenzspannung niedriger Ordnung. Dementsprechend kann die Beeinflussung der A/D-Umwandlung für Bits höherer Ordnung vor der A/D-Umwandlung für Bits niedriger Ordnung eliminiert werden.
Des Weiteren ist es nicht notwendig, die Relaxationszeit der Spannungsschwankung in Bezug auf die Referenzspannung VN1, VN2 und VN3 höherer Ordnung an den spannungsgeteilten Anschlüssen N1, N2 und N3 des Stufenwiderstandselementarray zu beachten, welche sich aus der A/D-Umwandlungsoperation von Bits höherer Ordnung ergibt. Dementsprechend ist es nicht notwendig, unnötige Relaxationszeit zwischen der A/D-Umwandlung von Bits höherer Ordnung und der der Bits niedrigerer Ordnung festzulegen, wodurch eine Hochgeschwindigkeitsoperation der A/D-Wandlerschaltung erreicht werden kann.
Des Weiteren können Referenzspannungen niedriger Ordnung ohne Beeinflussungen von Spannungsschwankung an den spannungsgeteilten Anschlüssen N1, N2 und N3 geliefert werden, welche auftritt, wenn die Referenzspannungen VN1, VN2 und VN3 höherer Ordnung an die spannungshaltenden Kapazitätselemente C11, C12 und C13 von den spannungsgeteilten Anschlüssen N1, N2 bzw. N3 geliefert werden.
Des Weiteren kann der Einfluss von Spannungsschwankung aufgrund der A/D-Umwandlung für Bits höherer Ordnung zu der Zeit der A/D-Umwandlung für eine Bitspannung niedriger Ordnung eliminiert werden. Dementsprechend kann der Spannungslevel der Referenzspannung niedriger Ordnung während der A/D-Umwandlung für Bits niedriger Ordnung auf den regulären Sollwert festgelegt werden, der frei von Spannungsschwankung ist.
Des Weiteren kann die Lieferoperation der Referenzspannung VN1, VN2 und VN3 höherer Ordnung an die spannungshaltenden Kapazitätselemente C11, C12 bzw. C13 temporär durchgeführt werden, gesondert von der A/D-Umwandlung für Bits niedriger Ordnung. Daher verbleibt niemals ein Einfluss von Spannungsschwankung an den spannungsgeteilten Anschlüssen N1, N2 und N3 des Stufenwiderstandselementarrays, was an der Lieferoperation der Referenzspannungen VN1, VN2 und VN3 höherer Ordnung an die spannungshaltenden Kapazitätselemente C11, C12 und C13 liegt, bevor mit der A/D-Umwandlung für Bits niedriger Ordnung begonnen wird.
Des Weiteren ist es nicht notwendig eine spezifische Zeitdauer zu nehmen, um die Referenzspannungen VN1, VN2 und VN3 höherer Ordnung an die spannungshaltenden Kapazitätselemente C11, C12 bzw. C13 zu liefern. Dementsprechend dauert die Zeit zur A/D-Umwandlung von Bits höherer Ordnung nicht länger. Dadurch benötigt die Struktur als solche nicht das Festlegen einer Relaxationszeit in Bezug auf die Spannungsschwankung der Referenzspannungen VN1, VN2 und VN2 höherer Ordnung an den spannungsgeteilten Anschlüssen N1, N2 und N3, welche durch die A/D-Umwandlung für Bits höherer Ordnung verursacht wird. Des Weiteren kann auch eine Hochgeschwindigkeits-A/D-Umwandlung erreicht werden.
Des Weiteren können die Vergleicher vom Chopper-Typ des vorliegenden Ausführungsbeispiels eine Spannungsvergleichsoperation durchführen, wenn die Breite des Spannungsübergangs an einem Anschluss eines Kapazitätselements CO zum Spannungsvergleich gleich wie oder höher als ein vorbestimmter Spannungswert wird. Dieser vorbestimmte Spannungswert kann ein kleiner Spannungswert sein, da das Invertergatter INV die Spannung erkennen kann. Dementsprechend, wenn die Referenzspannungen VN1, VN2 und VN3 höherer Ordnung zur Vergleichsoperation geliefert werden, ist es nicht notwendig, Spannung an einem Ende des Kapazitätselements CO zum Spannungsvergleich auf den Level der Referenzspannungen VN1, VN2 und V3 zu laden oder zu entladen. Anstatt dessen können die spannungshaltenden Kapazitätselemente C11, C12 und C13 Kapazitätswerte besitzen, die groß genug sind, um einen Spannungsübergang des vorbestimmten Spannungswerts durch Ladungsverteilung zwischen dem Kapazitätselement CO zum Spannungsvergleich und den spannungshaltenden Kapazitätselementen C11, C12 und C13 zu verursachen.
Der Betrag von Ladungen, die an den spannungshaltenden Kapazitätselementen C11, C12 und C13 konsumiert werden, kann gering sein im Vergleich mit dem Fall, dass Spannung an einem Anschluss des Kapazitätselements CO zum Spannungsvergleich auf das Level der Referenzspannungen VN1, VN2 und VN3 geladen oder entladen wird. Das heißt, wenn die Referenzspannungen VN1, VN2 und VN3 an die spannungshaltenden Kapazitätselemente C11, C12 und C13 geliefert werden, ist der Stromverbrauch gering und die Referenzspannungen höherer Ordnung können in einer kurzen Zeit geliefert werden. Dadurch kann eine Hochgeschwindigkeits-A/D-Umwandlungsoperation mit geringem Stromverbrauch erreicht werden.
Des Weiteren wird die Leitfähigkeit der ersten Schalter SW11A, SW12A und SW13A und der zweiten Schalter SW11B, SW12B und SW13B gesteuert. Dadurch können die Referenzspannungen VN1, VN2 und VN3 zu den spannungshaltenden Kapazitätselementen C11, C12 und C13 wie auch zu den Vergleichern COM 11, COM 12 bzw. COM 13 höherer Ordnung geliefert werden. Basierend auf den Steuersignalen 1C, 1B, die für die A/D-Umwandlungsoperation an den Vergleichern COM 11, COM 12 und COM 13 höherer Ordnung verwendet werden, kann die Leitfähigkeit der spannungshaltenden Kapazitätselemente C11, C12 und C13 gesteuert werden.
Des Weiteren werden vor dem Spannungsvergleich zu der Zeit der A/D-Umwandlungsoperation für Bits höherer Ordnung Referenzspannungen VN1, VN2 und VN3 höherer Ordnung an die spannungshaltenden Kapazitätaselemente C11, C12 und C13 geliefert, während Referenzspannungen höherer und niedriger Ordnung, die für die A/D-Umwandlungsoperation von Bits höherer Ordnung und Bits niedriger Ordnung erforderlich sind, an dem Stufenwiderstandselementarray erzeugt werden. Dementsprechend fließt Strom durch das Stufenwiderstandselementarray, wenn die Referenzspannungen VN1, VN2 und VN3 hö herer Ordnung an die spannungshaltenden Kapazitätselemente asynchron mit der A/D-Umwandlungsoperation für Bits niedriger Ordnung geliefert werden können. Dementsprechend verbleibt keine Spannungsschwankung von Referenzspannungen niedriger Ordnung zu der Zeit der A/D-Umwandlung für Bits niedriger Ordnung.
Die vorliegende Erfindung ist nicht auf das oben beschriebene Ausführungsbeispiel beschränkt und kann natürlich auf unterschiedliche Art und Weise innerhalb des Schutzbereichs der vorliegenden Erfindung, wie sie durch die beigefügten Ansprüche definiert ist, verbessert oder modifiziert werden.
Beispielsweise beschreibt das vorliegende Ausführungsbeispiel einen Fall, dass Referenzanschlüsse der spannungshaltenden Kapazitätselemente C11, C12 und C13 an Massespannung angeschlossen sind. Jedoch können die Referenzanschlüsse mit den Anschlüssen (RH) zum Liefern einer maximalen Referenzspannung VRH, den Anschlüssen (RL) zum Liefern einer minimalen Referenzspannung VRL oder mit der Speisequellenspannung VCC des A/D-Wandlers verbunden sein.
In einer A/D-Wandlerschaltung, welche die vorliegende Erfindung verkörpert, verbleibt eine vorübergehende Schwankung der Referenzspannung aufgrund der Vergleichsoperation durch Vergleicher höherer Ordnung nicht bis eine Vergleichsoperation durch Vergleicher niedriger Ordnung beginnt. Dementsprechend schwanken Referenzspannungen niedriger Ordnung nicht, wenn die Spannungsvergleichsoperation beginnt. Da es nicht notwendig ist, das Beruhigen von Spannungsschwankung der Referenzspannung vor der Vergleichsoperation an dem Vergleicher niedriger Ordnung abzuwarten, kann einen Hochgeschwindigkeitsoperation einer A/D-Wandlerschaltung realisiert werden.

Claims

Eine A/D-Wandlerschaltung vom Serienparalleltyp, umfassend: einen oder mehrere Spannungsvergleicher (COMP 11, 12, 13) zur Unterscheidung von Bits höherer Ordnung zum Durchführen einer A/D-Umwandlung von Bits höherer Ordnung vor einer A/D-Umwandlung von Bits niedriger Ordnung; und ein Widerstandskomponentenelementarray zum Erzeugen entsprechender Referenzspannungen (VN1, VN2, VN3) höherer Ordnung zur A/D-Umwandlung jedes der Bits höherer Ordnung an entsprechenden spannungsgeteilten Anschlüssen (N1, N2, N3) höherer Ordnung, und entsprechender Referenzspannungen niedriger Ordnung zur A/D-Umwandlung jedes der Bits niedriger Ordnung an entsprechenden spannungsgeteilten Anschlüssen niedriger Ordnung, wobei das Widerstandskomponentenelementarray zwischen einer Referenzspannung einer Hochspannungsseite und einer Referenzspannung einer Niederspannungsseite angeschlossen ist; dadurch gekennzeichnet, dass die A/D-Wandlerschaltung ferner entsprechende Referenzspannungshalteabschnitte (C11, C12, C13) umfasst zum Halten der Referenzspannungen (VN1, VN2, VN3) höherer Ordnung, die von spannungsgeteilten Anschlüssen (N1, N2, N3) höherer Ordnung geliefert werden, und zum Liefern der Referenzspannungen höherer Ordnung, die daran gehalten werden, an die entsprechenden Spannungsvergleicher (COMP 11, 12, 13) zur Unterscheidung von Bits höherer Ordnung, nachdem die entsprechenden spannungsgeteilten Anschlüsse höherer Ordnung von den entsprechenden Referenzspannungshalteabschnitten elektrisch getrennt sind.
Eine A/D-Wandlerschaltung nach Anspruch 1, wobei das Liefern der Referenzspannung höherer Ordnung an den Referenzspannungshalteabschnitt von dem spannungsgeteilten An schluss höherer Ordnung und das Liefern der Referenzspannung niedriger Ordnung an den Referenzspannungshalteabschnitt von dem spannungsgeteilten Anschluss niedriger Ordnung mit verschiedenem Timing durchgeführt werden.
Eine A/D-Wandlerschaltung nach Anspruch 1, wobei das Liefern der Referenzspannung höherer Ordnung an den Referenzspannungshalteabschnitt von dem spannungsgeteilten Anschluss höherer Ordnung abschließt, bevor das Liefern der Referenzspannung niedriger Ordnung an den Referenzspannungshalteabschnitt von dem spannungsgeteilten Anschluss niedriger Ordnung startet.
Eine A/D-Wandlerschaltung nach Anspruch 1, wobei das Liefern der Referenzspannung höherer Ordnung an den Referenzspannungshalteabschnitt von dem spannungsgeteilten Anschluss höherer Ordnung gleichzeitig mit dem Holen einer Eingangsspannung zu dem Spannungsvergleicher zur Unterscheidung von Bits höherer Ordnung durchgeführt wird.
Eine A/D-Wandlerschaltung nach Anspruch 4, wobei der Spannungsvergleicher zur Unterscheidung von Bits höherer Ordnung ein Spannungsvergleicher vom Choppertyp ist, umfassend ein Kapazitätselement zum Spannungsvergleich, und die Spannungsvergleichsoperation in einer Weise durchgeführt wird, so dass zuerst die Eingangsspannung zu einem Ende des Kapazitätselements zum Spannungsvergleich geholt wird und anschließend die Referenzspannung höherer Ordnung zu einem anderen Ende des Kapazitätselements zum Spannungsvergleich geholt wird, und schließlich die zwei Spannungen verglichen werden.
Eine A/D-Wandlerschaltung nach Anspruch 5, wobei der Referenzspannungshalteabschnitt ein spannungshaltendes Ka pazitätselement umfasst, und die Spannungsvergleichsoperation durch Erkennen eines Spannungsübergangs von dem Level der Eingangsspannung an einem Anschluss des Kapazitätselements zum Spannungsvergleich durchgeführt wird, wobei der Spannungsübergang stattfindet, wenn die Referenzspannung höherer Ordnung zu dem(n) Spannungsvergleicher(n) zur Unterscheidung von Bits höherer Ordnung geholt wird und elektrische Ladung wieder zwischen dem Kapazitätselement zum Spannungsvergleich und dem spannungshaltenden Kapazitätselement verteilt wird.
Eine A/D-Wandlerschaltung nach Anspruch 1, wobei der Referenzspannungshalteabschnitt ein spannungshaltendes Kapazitätselement umfasst, und die A/D-Wandlerschaltung ferner einen ersten Schaltabschnitt zum Steuern einer Verbindung zwischen dem spannungshaltenden Kapazitätselement und dem spannungsgeteilten Anschluss höherer Ordnung und einen zweiten Schaltabschnitt zum Steuern einer Verbindung zwischen dem spannungshaltenden Kapazitätselement und dem Spannungsvergleicher zur Unterscheidung von Bits höherer Ordnung umfasst.
Eine A/D-Wandlerschaltung nach Anspruch 1, wobei das Widerstandskomponentenelementarray ein Stufenwiderstandselementarray ist zum Erzeugen geteilter Spannungen entsprechend einer Anzahl von Ausgangsbits, die nach der A/D-Umwandlung erhalten werden, wobei die spannungsgeteilten Anschlüsse zwischen Widerstandselementen, die das Stufenwiderstandselementarray bilden, als spannungsgeteilte Anschlüsse höherer Ordnung angeordnet sind für jede vorbestimmte Anzahl von spannungsgeteilten Anschlüssen, die als spannungsgeteilte Anschlüsse niedriger Ordnung eingerichtet sind, und Ladung durch das Stufenwiderstandselementarray transferiert wird, wenn die Referenzspannung höherer Ordnung an den Referenzspannungshalteabschnitt geliefert wird.
Eine A/D-Wandlerschaltung nach Anspruch 7, wobei eine Verbindungssteuerung durch den ersten Schaltabschnitt und eine Verbindungssteuerung durch den zweiten Schaltabschnitt mit verschiedenem Timing durchgeführt werden.
Eine A/D-Wandlerschaltung nach Anspruch 7, wobei eine Verbindung des ersten Schaltabschnitts abschließt, bevor das Liefern der Referenzspannung niedriger Ordnung an den Referenzspannungshalteabschnitt von dem spannungsgeteilten Anschluss niedriger Ordnung beginnt.
Eine A/D-Wandlerschaltung nach Anspruch 7, wobei eine Verbindung des ersten Schaltabschnitts gleichzeitig mit dem Holen einer Eingangsspannung an den Spannungsvergleicher zur Unterscheidung von Bits höherer Ordnung durchgeführt wird.
Eine A/D-Wandlerschaltung nach Anspruch 7, wobei das Widerstandskomponentenelementarray ein Stufenwiderstandselementarray ist zum Erzeugen geteilter Spannungen entsprechend einer Anzahl von Ausgangsbits, die nach der A/D-Umwandlung erhalten werden, wobei die spannungsgeteilten Anschlüsse zwischen Widerstandselementen, die das Stufenwiderstandselementarray bilden, als spannungsgeteilte Anschlüsse höherer Ordnung angeordnet sind für jede vorbestimmte Anzahl von spannungsgeteilten Anschlüssen, die als spannungsgeteilte Anschlüsse niedriger Ordnung eingerichtet sind, und Ladung durch das Stufenwiderstandselementarray transferiert wird, wenn die Referenzspannung höherer Ordnung an den Referenzspannungshalteabschnitt geliefert wird.