DE602005006130T2

DE602005006130T2 - Empfänger für einen differenziellen datenbus

Info

Publication number: DE602005006130T2
Application number: DE602005006130T
Authority: DE
Inventors: Jelle Nico Wolthek; Cornelis Klaas Waardenburg; Cecilius Gerardus Kwakernaat; Stefan Gerhard Erich Butselaar
Original assignee: Koninklijke Philips Electronics NV
Current assignee: NXP BV
Priority date: 2004-07-07
Filing date: 2005-06-30
Publication date: 2009-05-07
Anticipated expiration: 2025-07-01
Also published as: ATE392764T1; DE602005006130D1; EP1766908B1; US7532046B2; US20080265969A1; CN101015178B; EP1766908A1; WO2006006105A1; CN101015178A; JP2008506289A

Description

Die Erfindung betrifft einen Empfänger für einen differentiellen Datenbus, der eine positive und eine negative Stufe mit sehr geringer Fehlanpassung in der Verzögerung erkennen kann. Dieser Empfänger kommt hauptsächlich bei automativen Datenbussen wie FlexRay- oder CAN-Bussen zur Anwendung.
Nach dem Stand der Technik bei Empfängern für solche Datenbusse werden Widerstandsteiler zur Schwächung des Signals des differentiellen Busses verwendet. Das getrennte interne Bus-Signal wird dann an zwei Komparatoren abgegeben, welche die Bus-Stufen erkennen.
Die differentiellen Leitungen des Busses können jedoch eine große gemeinsame Mode-Stufe aufweisen, bei welcher der Empfänger immer noch beide Stufen, welche in dem Bus verwendet werden, sehr symmetrisch erkennen muss. Wenn eine Fehlanpassung des Verhältnisses der Widerstände beider Zweige vorhanden sein sollte, wird eine Fehlanpassung in die Erkennungsstufen der Komparatoren eingeführt. Diese Fehlanpassung wird mit größeren positiven oder negativen gemeinsamen Mode-Spannungen in dem Bus größer. Des Weiteren ist der absolute Schaltpegel des Busses von dem Verhältnis der Widerstände der Zweige abhängig. Streuung in diesem Verhältnis führt Streuung in den absoluten Schaltpegel ein.
US 4 725 790 A offenbart einen Empfänger für differentielle Signale mit zwei Zweigen mit Widerstandselementen, welche in einer Serienanordnung gekuppelt sind und welche mit Transistoren angeglichen werden.
Es ist eine Aufgabe der Erfindung einen Empfänger für einen differentiellen Datenbus mit verbesserter Verzögerungs-Fehlanpassung beim Erkennen der zwei Stufen in dem Bus bereitzustellen.
Diese Aufgabe wird von dem Empfänger mit den Merkmalen gemäß Anspruch 1 gelöst.
Ein diesem Konzept gemäßer Empfänger ist relativ einfach, robust und beansprucht relativ wenig Chip-Raum. Die beiden Routinen stellen eine völlige Angleichung der Widerstände der zwei Zweige sicher, sodass ein Erkennen der zwei Stufen in dem Bus erreicht wird. Dies führt auch zu einem Empfänger mit sehr niedriger Verzögerungs-Fehlanpassung sogar mit möglicher gemeinsamer Mode-Spannung in dem Bus.
Gemäß den vorteilhaften Maßnahmen nach Anspruch 2, wird die völlige Angleichung der Widerstände in beiden Zweigen durch aufeinander folgendes Schließen der Schalter in den Zweigen und durch Vergleichen der Spannung an dem Schalter, welcher geschlossen ist, mit einer Referenzspannung gefunden.
Im Folgenden wird die Erfindung unter Bezugnahme auf die Zeichnungen beschrieben. Es zeigt:
1 ein schematisches Blockdiagramm eines Beispiels einer Ausführungsform eines erfindungsgemäßen Empfängers mit einem ersten Zweig von Widerständen, die in erster Routine angeglichen werden, und
2 ein schematisches Blockdiagramm des in 1 dargestellten Empfängers, bei dem der zweite Zweig von Widerständen mit dem ersten Zweig in einer zweiten Routine angeglichen wird, und
3 ein schematisches Blockdiagramm des in den 1 und 2 dargestellten Empfängers mit Schaltung zum Empfangen von Daten von dem Datenbus.
Wie vorstehend erläutert, müssen die zwei Widerstandszweige eines Empfängers zum Empfangen von Daten von einem differentiellen Datenbus mit zwei Leitungen sehr gut angeglichen werden um die zwei Stufen auf beiden Leitungen, sogar mit einer gemeinsamen Mode-Spannung auf den Leitungen, genau zu erkennen und um eine niedrige Verzögerungs-Fehlanpassung beim Erkennen der Daten zu erreichen.
Der Hauptgedanke der Erfindung ist beide Zweige nicht mit festen Widerständen bereitzustellen sondern mit Serienverbindungen von Widerstandselementen, welche durch elektronische Schalter schaltbar sind. Dadurch sind die Widerstandswerte der Zweige nach Wunsch trimmbar. Diese Trimmung wird in zwei Angleichungsroutinen vorgenommen, einer ersten Routine zum Angleichen des ersten Zweiges und einer zweiten Routine zum Angleichen des zweiten Zweiges.
Das schematische Diagramm des in 1 gezeigten erfindungsgemäßen Empfängers zeigt diejenigen Teile der Schaltung, welche mit der ersten Routine zum Angleichen der Eingangs-Widerstandselemente des ersten Zweiges zu tun haben.
Der erste Zweig umfasst ein erstes Widerstandselement 5 und ein letztes Widerstandselement 6, zwischen welchen eine Serienanordnung 1 von Widerstandselementen 11 bis 20 gekuppelt ist. In diesem Beispiel werden zehn Widerstandselemente 11 bis 20 verwendet, aber natürlich ist auch eine andere Anzahl von Elementen möglich. Die Verbindungen zwischen den Widerstandselementen 11 bis 20, 5 und 6 sind mit ersten Anschlüssen von Schaltern 31 bis 41 eines Schaltblocks 3 gekuppelt. Die zweiten Anschlüsse der Schalter 31 bis 41 sind mit einem positiven Eingang eines Komparators 9 gekuppelt, dessen negativer Eingang mit einer Spannungsquelle 10 gekuppelt ist, welche eine Referenzspannung Vref abgibt.
Der Ausgang des Komparators 9 wird an eine logische Schaltungssteuerung 51 weitergegeben, welche durch eine Spannungsquelle 52 mit Strom versorgt wird, welche ein Oszillator ist, der den Takteingang für das Teil bildet, das die darauf folgenden Schalter auswählt. Ein Ausgang der logischen Schaltungssteuerung ist mit dem Schaltblock 3 verbunden. Die logische Schaltungssteuerung ist dazu im Stande jeden Schalter 31 bis 41 des Schaltblocks einzeln ein- oder auszuschalten. Wenn ein Schalter abgewählt wird, wird automatisch der nächste gewählt.
Parallel zum ersten Zweig mit Widerstandselementen 5, 6 und 11 bis 20 umfasst der Empfänger einen zweiten Zweig mit einem ersten Widerstandselement 7, einer Serienanordnung von Widerstandselementen 61 bis 70 und einem letzten Widerstandselement 8.
Die letzten Widerstandselemente beider Zweige sind mit Referenzpotenzial gekuppelt.
Nur zwecks der zwei Angleichungsroutinen sind die Eingänge beider Zweige mit Spannungsquelle 71 gekuppelt, welche eine gemeinsame Mode-Spannung in dem Datenbus simuliert (in dieser Figur nicht gezeigt).
Bei der ersten Angleichungsroutine schließt die logische Schaltungssteuerung 51 zuerst den ersten Schalter 31, während alle anderen Schalter offen sind. Die Spannung des zweiten Anschlusses von Schalter 31 ist mit dem Komparator 9 gekuppelt, welcher sie mit der Referenzspannung Vref vergleicht. Wenn die Referenzspannung niedriger ist als die Schaltspannung, gibt der Komparator kein Ausgangssignal an die logische Schaltungssteuerung 51 ab. Demgemäß läuft die Routine weiter ab. Die logische Schaltungssteuerung öffnet Schalter 31 und schließt Schalter 32. Dieses Verfahren wird wiederholt bis ein Schalter geschlossen wird, dessen Spannung niedriger ist als die Referenzspannung. In diesem Fall gibt der Komparator 9 ein Signal an die logische Schaltungssteuerung 51 weiter, welche den Prozess beendet da die richtige Schaltstellung nun gefunden wurde. Diese Schaltstellung wird in eine Speichervorrichtung geschrieben, die sich innerhalb der logischen Schaltungssteuerung befindet und zum Beispiel ein EEPROM sein kann.
Nun muss der zweite Zweig getrimmt werden, was unter Bezugnahme auf 2 im Detail erläutert ist. In dieser Figur sind Stromkreiselemente mit den gleichen Bezugszeichen dieselben wie diejenigen in 1. Der negative Ausgang des Komparators 9 ist nun jedoch mit dem Schalter des Schaltblocks 3 des ersten Zweiges gekuppelt, der in der vorgehend beschriebenen ersten Routine identifiziert wurde. In diesem Beispiel wird angenommen, dass Schalter 36 als der richtige Schalter in der ersten Routine gefunden wurde. Dieser Schalter bleibt während der zweiten Routine geschlossen.
2 zeigt einen zweiten Schaltblock 80 mit Schaltern 81 bis 91, welche durch die logische Schaltungssteuerung 51 kontrollierbar sind. Wie im ersten Zweig sind die ersten Anschlüsse der Schalter mit den Verbindungen der Widerstandselemente 7, 61 bis 70 und 8 des zweiten Zweiges gekuppelt. Die zweiten Anschlüsse dieser Schalter sind mit dem positiven Eingang des Komparators 9 gekuppelt.
In der zweiten Routine wird die Widerstands-Fehlanpassung der zwei Zweige minimiert. Der Prozess ist im Prinzip derselbe wie der in der ersten Routine. Die Schalter 81 bis 91 werden einer nach dem anderen geschlossen, bis ein Schalter gefunden ist, dessen Spannung niedriger ist als die Spannung des Schalters 36 des ersten Zweiges. Dieser Schalter wird daraufhin geschlossen gehalten und die Schaltstellung wird intern gespeichert.
Nach den zwei Routinen werden die Fehlanpassungen innerhalb der Zweige und diejenige der zwei Zweige in Bezug zu einander für eine optimale Stufenerkennung und eine minimale Verzögerungs-Fehlanpassung minimalisiert.
3 zeigt eine vorteilhafte Ausführungsform zum Empfangen von Daten. In dieser Figur sind die zwei in den 1 und 2 dargestellten Zweige und die Schaltblöcke dieser Figuren als Blöcke 101 und 102 dargestellt. In diesen Blöcken sind diejenigen Schalter geschlossen, welche in den zwei vorstehend beschriebenen Routinen gefunden wurden, sodass die beiden Zweige gut angeglichen sind.
Die Eingänge der Zweige sind mit den zwei Leitungen bm und bp des differentiellen Datenbusses gekuppelt. Diese Leitungen sind auch mit den Eingängen von zwei Invertern 105 und 106 über zwei erste Widerstände 103 und 104 gekuppelt. Die Ausgänge der Inverter 105 und 106 sind über zweite Widerstände 107 und 108 mit ihren Eingängen gekuppelt. Die Widerstände 103, 104, 107 und 108 weisen im Vergleich zu den Widerstandselementen der zwei Zweige hohe ohmsche Werte auf.
In den Blöcken 101 und 102 sind diejenigen Schalter, welche in den zwei Routinen gefunden wurden, geschlossen und ihre zweiten Anschlüsse sind mit zwei Komparatoren 111 und 112 gekuppelt, welche die die von den Bus-Leitungen bp und bm empfangenen Daten darstellenden Ausgangssignale RXD0 und RXD1 des Empfängers abgeben. Das Signal der Leitung bp ist mit dem positiven Eingang des Komparators 112 gekuppelt und über eine Spannungsquelle 113 mit dem negativen Eingang des Komparators 111 gekuppelt. Die Spannungsquelle 113 bestimmt die differentielle Spannung, die an dem Bus anzuwenden ist. Diese Spannung multipliziert mit dem Widerstandsteiler bestimmt die differentielle Spannung in dem Bus. Das Signal der Leitung bm ist mit dem positiven Eingang des Komparators 111 gekuppelt und über eine Spannungsquelle 114 mit dem negativen Eingang des Komparators 112 gekuppelt.
Die Widerstände 103, 104, 107 und 108 werden dazu verwendet die Eingänge der Komparatoren 111 und 112 im Bereich einer stetigen Spannung zu halten (in der Praxis um 2,5 Volt, aber es kann auch eine andere Spannung sein, bei der 111 und 112 immer noch funktionieren würden) wenn eine gemeinsame Mode-Spannung an dem Bus angewendet wird. Wenn die gemeinsame Mode-Spannung an dem Bus (bm und bp) steigt, steigt die Spannung der Eingänge der Inverter 105 und 106 und die Ausgänge der Inverter 105 und 106 werden niedriger, sodass die Eingänge der Komparatoren 111 und 112 bei einer stetigen Spannung verweilen. Stattdessen könnte ebenso eine andere Eingangsstufe verwendet werden.

Claims

Empfänger für einen differentiellen Datenbus mit zwei Zweigen mit Widerstandselementen (5, 11 bis 20, 6; 7, 61 bis 70, 8), welche in einer Serienverbindung gekuppelt sind, dadurch gekennzeichnet, dass in der Serienverbindung die Verbindungen zwischen den Widerstandselementen (5, 11 bis 20, 6; 7, 61 bis 70, 8) mit ersten Verbindungen von Schaltern (31 bis 41; 81 bis 91) gekuppelt sind, wobei einer der Schalter (31 bis 41; 81 bis 91) jedes Zweiges zum Empfangen von Daten von dem Bus geschlossen ist und mit seiner zweiten Verbindung mit Komparatoren (111, 112) gekuppelt ist, und dass der Empfänger mit einer logischen Schaltungssteuerung (51) bereitgestellt ist, welche dazu im Stande ist die Widerstandselemente (5, 11 bis 20, 6; 7, 61 bis 70, 8) in zwei Angleichungsroutinen anzugleichen: – wobei in einer ersten Routine die absolute Stufe der Signale in dem Bus durch das Anlegen einer gemeinsamen Mode-Spannung an dem Bus, durch das aufeinander folgende Vergleichen der Spannungen an den Schaltern (31 bis 41) in einem ersten Widerstandszweig (5, 11 bis 20, 6) mit einer Referenzspannung, durch die Auswahl der richtigen Schaltstellung, bei welcher die Spannung an dem aktivierten Schalter einen Wert nahe der Referenzspannung aufweist, und durch das Schreiben dieser Stellung in eine interne Speichervorrichtung bestimmt wird, – und wobei in einer zweiten Routine die Fehlanpassung zwischen den zwei Widerstandszweigen durch das Anlegen einer gemeinsamen Mode-Spannung an dem Bus, durch das aufeinander folgende Vergleichen der Spannungen an den Schaltern (81 bis 91) des zweiten Widerstandszweiges (7, 61 bis 70, 8) mit denen des bereits getrimmten ersten Widerstandszweiges (5, 11 bis 20, 6), durch Auswählen der richtigen Schaltstellung für den zweiten Zweig, bei welcher die Spannung an dem aktivierten Schalter den der Spannung des Schalters des in der ersten Routine gefundenen ersten Zweiges am nächsten liegenden Wert aufweist, und durch das Schreiben dieser Stellung in eine interne Speichervorrichtung minimalisiert wird.
Empfänger nach Anspruch 1 dadurch gekennzeichnet, dass die logische Steuerung dazu im Stande ist, die Schalter (31 bis 41; 81 bis 91) während der Angleichungsroutine so zu setzen, dass – in der ersten Routine die Schalter des ersten Zweiges (31 bis 41) einer nach dem anderen gesetzt werden, beginnend mit dem den Bus-Leitungen am nächsten gelegenen Schalter und weiter mit dem nächsten Nachbarn, bis der Schalter gefunden ist, dessen Spannung niedriger ist als die Referenzspannung, wobei dieser Schalter als der richtige gewählt wird, und dass – in der zweiten Routine die Schalter des zweiten Zweiges (81 bis 91) einer nach dem anderen gesetzt werden, beginnend mit dem den Bus-Leitungen am nächsten gelegenen Schalter und weiter mit dem nächsten Nachbarn, bis der Schalter gefunden ist, dessen Spannung niedriger ist als die Spannung des Schalters des ersten Zweiges, dessen Spannung gleich der Referenzspannung in der ersten Routine war, wobei dieser Schalter als der richtige gewählt wird.
Empfänger nach Anspruch 1 oder Anspruch 2 dadurch gekennzeichnet, dass zum Empfangen von Daten von dem Bus die Eingänge von jedem der zwei Zweige über erste Widerstände (103; 104) mit zwei Invertern (105; 106) gekuppelt sind, deren Ausgänge über zweite Widerstände (107; 108) mit den Eingängen der jeweiligen Inverter (105; 106) gekuppelt sind.
Empfänger nach einem der Ansprüche 1 bis 3 dadurch gekennzeichnet, dass der differentielle Bus ein Datenbus in einem Fahrzeug ist.
Empfänger nach einem der Ansprüche 1 bis 3 dadurch gekennzeichnet, dass der differentielle Bus ein Datenbus gemäß dem FlexRay-Standard ist.