DE60132038T2 - Lastausgleichung in digitalen Verzögerungsschaltungen mit Interpolation - Google Patents

Lastausgleichung in digitalen Verzögerungsschaltungen mit Interpolation Download PDF

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Description

  • Technisches Gebiet der Erfindung
  • Diese Erfindung bezieht sich auf tristate-fähige Schaltungselemente und auf digitale Verzögerungsinterpolatoren, die derartige tristate-fähige Schaltungselemente verwenden, um gleichmäßige Verzögerungen zu erzeugen.
  • Hintergrund der Erfindung
  • Die gewichtete Interpolation digitaler Verzögerungsabgriffe ist eine bekannte Technik, um die Verzögerung in feinere Verzögerungen für eine bessere Auflösung, z. B. in verriegelten Verzögerungsschleifen, zu unterteilen. 1 zeigt eine typische Verzögerungskette 10 des Standes der Technik, die z. B. ein Teil eines Ringoszillators sein kann. Die Verzögerungskette 10 besteht aus vier in Reihe geschalteten Verzögerungselementen 12, 14, 16, 18, wie gezeigt ist. Ein Eingangssignal IN wird an den Eingang des ersten Verzögerungselements 12 angelegt und wird in der Kette 10 weitergegeben. Jedes Element in der Kette 10 gibt dem Eingangssignal eine Verzögerung von T. Folglich besitzt das Signal am Ausgang des Verzögerungselements 12 eine Verzögerung von T in Bezug auf das Signal IN, besitzt das Signal am Ausgang des Verzögerungselements 14 eine Verzögerung von 2T in Bezug auf das Signal IN, besitzt das Signal am Ausgang des Verzögerungselements 16 eine Verzögerung von 3T in Bezug auf das Signal IN und besitzt das Signal am Ausgang des Verzögerungselements 18 eine Verzögerung von 4T in Bezug auf das Signal IN.
  • 2 zeigt einen typischen digitalen Verzögerungsinterpolator 20 des Standes der Technik. Der Interpolator 20 besteht aus zwei Gruppen von Verzögerungselementen, wobei in diesem Fall jedes ein Inverter ist. Die erste Gruppe auf der linken Seite der Figur umfasst vier Verzögerungselemente i1L, i2L, i3L und i4L mit gleicher Stärke, wobei der Eingang von jedem so angeschlossen ist, dass er ein Signal L auf der Leitung 22 empfängt, während die zweite Gruppe vier Verzögerungselemente i1R, i2R, i3R und i4R mit gleicher Stärke umfasst, wobei der Eingang von jedem so angeschlossen ist, dass er ein Signal R auf der Leitung 24 empfängt. Jedes Verzögerungselement empfängt ein entsprechendes Freigabesignal-Differenzpaar, wobei die Verzögerungselemente i1L und i1R die Freigabesignale EN1 und EN1 empfangen, die Verzögerungselemente i2L und i2R die Freigabesignale EN2 und EN2 empfangen, die Verzögerungselemente i3L und i3R die Freigabesignale EN3 und EN3 empfangen, während die Verzögerungselemente i4L und i4R die Freigabesignale EN4 und EN4 empfangen. Die Signale L und R können z. B. die Ausgaben von zwei benachbarten Verzögerungselementen der Verzögerungskette 10 nach 1 sein, wie z. B. des Verzögerungselements 12 und des Verzögerungselements 14. In dieser Erörterung wird angenommen, dass das Signal R mehr als das Signal L verzögert ist.
  • Der Verzögerungsinterpolator 20 arbeitet, um in Abhängigkeit davon, welche seiner Verzögerungselemente für die Freigabe ausgewählt sind, d. h. welche ihrer zugeordneten Freigabesignale eingeschaltet sind, zu veranlassen, dass die Zeitsteuerung seines Ausgangssignals OUT mehr oder weniger durch die Zeitsteuerung des Signals L oder des Signals R schrittweise gesteuert wird. Folglich kann die Verzögerung durch den Interpolator 20 z. B. in vier T/4-Verzögerungen unterteilt werden und dadurch eine feinere Abstufung der Verzögerung geschaffen werden, wenn er z. B. mit der Verzögerungskette 10 nach 1 verwendet wird. Die Verzögerungselemente im Interpolator 20 sind tristate-fähige Inverter, wobei zu einem gegebenen Zeitpunkt vier aus den acht Invertern eingeschaltet, d. h. freigegeben, sind. Die minimale Verzögerung wird erreicht, wenn alle vier Inverter, die das L-Signal empfangen, (i1L, i2L, i3L und i4L) eingeschaltet sind. Die nächstgrößere Verzögerung wird erreicht, wenn drei L empfangende Inverter und ein R empfangender Inverter eingeschaltet sind. Die nächstgrößere Verzögerung wird erreicht, wenn zwei L empfangende Inverter und zwei R empfangende Inverter eingeschaltet sind. Die nächstgrößere Verzögerung wird erreicht, wenn ein L empfangender Inverter und drei R empfangende Inverter eingeschaltet sind. Die maximale Verzögerung wird erreicht, wenn alle vier Inverter, die das R-Signal empfangen, (i1R, i2R, i3R und i4R) eingeschaltet sind.
  • Nun wird angenommen, dass die Interpolation zwischen einer Verzögerung von 2T und 3T erfolgen soll, indem das um 2T verzögerte Signal aus 1, d. h. die Ausgabe des Verzögerungselements 14, ausgewählt wird, damit es das Signal L ist, und indem das um 3T verzögerte Signal aus 1, d. h. die Ausgabe des Verzögerungselements 16, ausgewählt wird, damit es das Signal R ist. Es wird angenommen, dass die inhärente Verzögerung, die auf irgendwelche vier der tristate-fähigen Inverter zurückzuführen ist, die den Ausgang ansteuern, t ist. Wenn alle L-Verzögerungselemente i1L, i2L, i3L und i4L eingeschaltet sind (der Rest ist ausgeschaltet), ist die Verzögerung durch den Interpolator 20 gleich 2T + 0 + t. Wenn die Verzögerungselemente i1R, i2L, i3L und i4L eingeschaltet sind, ist die Verzögerung durch den Interpolator 20 gleich 2T + T/4 + t. Wenn die Verzögerungselemente i1R, i2R, i3L und i4L eingeschaltet sind, ist die Verzögerung durch den Interpolator 20 gleich 2T + 2T/4 + t. Wenn desgleichen die Verzögerungselemente i1R, i2R, i3R und i4R eingeschaltet sind, ist die Verzögerung durch den Interpolator 20 gleich 2T + 4T/4 + t oder 3T + t.
  • Die oben ausgedrückten Verzögerungen sind jedoch theoretische Verzögerungen. In der Realität sind diese Verzögerungen signifikant kürzer, als oben ausgedrückt worden ist, wobei sich diese Verzögerungen in Abhängigkeit von der ausgewählten Verzögerung verändern. Dies ist infolge parasitärer Kapazitäten in den tristate-fähigen Invertern, die eine Kapazität am interpolierten Ausgang OUT verursachen, und infolgedessen, dass die kapazitive Last am Ausgang OUT nicht in allen Fällen die gleiche ist, so.
  • Die Kapazität am Ausgang irgendeines gegebenen tristate-fähigen Inverters im Interpolator 20 hängt von der Spannung an seinem Eingang ab, selbst wenn er sich im AUS-Zustand befindet. 3 ist ein Stromlaufplan eines dieser Inverter, von den jeder die gleiche Konstruktion besitzt. Wie gesehen werden kann, ist die Kapazität am Ausgang des Inverters die Summe der Gate-Drain-Kapazitäten des PMOS-Transistors 30 und des NMOS-Transistors 32, d. h. Cgdp bzw. Cgdn, und der Substrat-Drain-Kapazitäten des PMOS-Transistors 30 und des NMOS-Transistors 32, d. h. Cbdp bzw. Cbdn. Normalerweise sind, wenn das Eingangssignal IN HOCH ist, die Werte für Cgdn und Cbdn ebenfalls hoch, während, falls IN tief ist, die Werte für Cgdp und Cbdp hoch sind, was in solchen Fällen zu einer relativ hohen kapazitiven Last am Ausgang dieser Schaltung führt. Falls sich jedoch IN irgendwo in der Nähe der Mitte der Versorgung befindet, sind die kapazitiven Beiträge sowohl des PMOS-Transistors 30 als auch des NMOS-Transistors 32 fast gleich, wobei die Gesamtkapazität niedrig ist. Folglich ist in diesem Fall die kapazitive Last am Ausgang dieser Schaltung klein. Eine zusätzliche Wirkung besteht darin, dass jeder ansteigende oder abfallende Übergang im Eingangs signal IN durch Cgdp und Cgdn an den Ausgang gekoppelt wird und den Ausgang beeinflusst.
  • Infolge dieser Wirkungen verändern sich die interpolierten Verzögerungen von der oben ausgedrückten idealen Größe. Nun wird auf 4 Bezug genommen, um dies weiter zu erklären. Diese Figur ist eine graphische Signaldarstellung, in der die horizontale Achse die Zeit repräsentiert, während die vertikale Achse die Spannung repräsentiert. In dieser Figur sind zehn Signale, die am Ausgang des Interpolators 20 nach 2 erscheinen, überlagert, wobei jedes derartige Signal eine sukzessiv größere Verzögerung besitzt, wie durch die Übergänge 34, 36, 38, 40, 42 usw. gezeigt ist. Es wird angenommen, dass anfangs das Signal L die Ausgabe des Verzögerungselements 14 ist, während das Signal R die Ausgabe des Verzögerungselements 16 ist, was für die ersten fünf Übergänge verantwortlich ist, und dass nach dem fünften Übergang das Signal L die Ausgabe des Verzögerungselements 16 ist, während das Signal R die Ausgabe des Verzögerungselements 18 ist, was für die nächsten fünf Übergänge verantwortlich ist.
  • Es wird der Übergang 34 in 4 betrachtet. Ein durch die Tristate-Inverter i1L, i2L, i3L und i4L verzögerter Übergang besitzt diese Verzögerung. Während dieses Übergangs ist das Signal R HOCH, wobei deshalb die kapazitive Last, die auf die Tristate-Inverter i1R, i2R, i3R und i4R zurückzuführen ist, maximal ist. Die entsprechende Verzögerung durch den Interpolator 20 ist ebenso maximal.
  • Es wird jedoch der Übergang 42 betrachtet. Ein durch die Tristate-Inverter i1R, i2R, i3R und i4R verzögerter Übergang besitzt diese Verzögerung. Während dieses Übergangs schließt das Signal L einen Übergang ab, wobei folglich die durch die Tristate-Inverter i1L, i2L, i3L und i4L gebotene effektive kapazitive Last viel kleiner als die Last in der kapazitiven Last im vorhergehenden Fall ist. Die entsprechende Verzögerung durch den Interpolator 20 ist ebenso minimal. Für die dazwischenliegenden Übergänge 36, 38 und 40 gelten die gleichen Überlegungen bei entsprechend abnehmender Lastkapazität und dementsprechend abnehmender Verzögerung. Dies erzeugt eine "tote Zone" in der Verzögerungsinterpolation durch die Komprimierung der Verzögerungen, wie die Übergänge immer weniger verzögert werden. Diese tote Zone ist zu sehen, wo das Umschalten zum nächsten Paar von Grobverzögerungssignalen geschieht, z. B. zwischen dem Übergang 42 und dem Übergang 44. Deshalb kann gesehen werden, dass dieser Zugang unbrauchbar wird, wo regelmäßig beabstandete Übergänge erwünscht sind, z. B. in verriegelten Verzögerungsschleifen, wo ein sehr reiner Takt, der niedrigen Jitter besitzt, erwünscht ist.
  • US-Patent Nr. 5.982.213 beschreibt einen Taktvervielfacher, der die Schaltung eines digitalen Phasenregelkreises umfasst, der eine einzige Stufe mit variabler Verzögerung besitzt, um für die Ausgangstakte hohe und tiefe Phasen zu erzeugen. Die Stufe mit variabler Verzögerung enthält einen Kommutator, der zwischen den Signalen auswählt, die sich auf den ersten und zweiten Verzögerungswegen ausbreiten. Die Verzögerung auf den Verzögerungswegen kann unter Verwendung von Kondensatoren, die wahlweise zwischen dem Weg und Masse freigegeben werden, schrittweise eingestellt werden. Falls die variable Verzögerung unzureichend ist, um den Ausgang mit dem Referenztakt zu verriegeln, teilt ein Vorteiler automatisch das Ausgangssignal, wie es notwendig ist.
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung schafft einen verbesserten digitalen Verzögerungsinterpolator mit gleichmäßig beanstandeten Verzögerungen. Gemäß einem ersten Aspekt der vorliegenden Erfindung wird eine Schaltung mit tristate-fähigen Elementen geschaffen, die durch eine Stromversorgung gespeist wird, die eine Masseverbindung und eine Versorgungsspannung besitzt. Es sind ein erstes tristate-fähiges Schaltungselement mit einem Eingangs-Port, einem Ausgangs-Port und einem Tristate-Steuer-Port zum Empfangen eines Freigabesignals, und ein zweites tristate-fähiges Schaltungselement mit einem Eingangs-Port, der mit dem Ausgangs-Port des ersten tristate-fähigen Schaltungselements verbunden ist, einem Ausgangs-Port und einem Tristate-Steuer-Port zum Empfangen des Freigabesignals enthalten. Außerdem ist ein Schalter vorgesehen, der zwischen den gemeinsamen Verbindungsknoten des Ausgangs des ersten tristate-fähigen Schaltungselements und des Eingangs des zweiten tristate-fähigen Schaltungselements und eine Spannungsquelle, deren Größe zwischen der Versorgungsspannung und Masse liegt, geschaltet ist und so beschaffen ist, dass er geschlossen wird, wenn das Freigabesignal das erste und das zweite tristate-fähige Schaltungselement sperrt.
  • Gemäß einem weiteren Aspekt der Erfindung wird ein digitaler Verzögerungsinterpolator geschaffen, der so beschaffen ist, dass er ein erstes Taktsignal und ein zweites Taktsignal empfängt, wobei das zweite Taktsignal einen Übergang zu einer Zeit hat, die in Bezug auf die Zeit eines Übergangs eines ersten Taktsignals verzögert ist, und dass er ein Ausgangstaktsignal bereitstellt, das einen Übergang zu einer Zeit hat, der zwischen der Zeit des Übergangs des ersten Taktsignals und der Zeit des Übergangs des zweiten Taktsignals liegt. Der Interpolator umfasst eine erste Mehrzahl von wahlweise freigegebenen Verzögerungsschaltungen und eine zweite Mehrzahl von wahlweise freigegebenen Verzögerungsschaltungen, wobei die erste Mehrzahl von Verzögerungsschaltungen einen Eingangs-Port besitzt, der so beschaffen ist, dass er das erste Taktsignal empfängt, und die zweite Mehrzahl von Verzögerungsschaltungen einen Eingangs-Port besitzt, der so beschaffen ist, dass er das zweite Taktsignal empfängt. Die erste Mehrzahl von Verzögerungsschaltungen und die zweite Mehrzahl von Verzögerungsschaltungen besitzen Ausgänge, die miteinander verbunden sind, um den Ausgang des digitalen Verzögerungsinterpolators zu bilden. Jede der Verzögerungsschaltungen umfasst eine Schaltung mit tristate-fähigen Elementen gemäß dem ersten Aspekt.
  • Kurzbeschreibung der Zeichnung
  • Die vorliegende Erfindung wird nun beispielhaft unter Bezugnahme auf die bevorzugten und beispielhaften Ausführungsformen weiter beschrieben, die in den Figuren der beigefügten Zeichnung veranschaulicht sind, worin:
  • 1 eine graphische Darstellung einer Verzögerungskette des Standes der Technik ist;
  • 2 eine graphische Darstellung eines digitalen Verzögerungsinterpolators des Standes der Technik ist;
  • 3 ein Stromlaufplan eines Verzögerungselements des Interpolators nach 2 ist;
  • 4 ein Signal-Zeitdiagramm ist, der eine Anzahl von Ausgangssignalen des Interpolators nach 2 zeigt, die unterschiedliche Verzögerungen besitzen;
  • 5 eine graphische Darstellung eines relevanten Abschnitts einer bevorzugten Ausführungsform der vorliegenden Erfindung ist;
  • 6 eine graphische Darstellung ist, die im Zusammenhang mit 5 eine bevorzugte Ausführungsform der vorliegenden Erfindung zeigt;
  • 7 ein Signal-Zeitdiagramm wie jener nach 4 ist, der aber eine Anzahl von Ausgangssignalen des Interpolators nach den 5 und 6 zeigt; und
  • 8 eine graphische Darstellung einer Schaltung ist, die verwendet werden kann, um eine Zwischenspannung zu erzeugen, die im Interpolator nach den 5 und 6 verwendet wird.
  • Ausführliche Beschreibung der bevorzugten Ausführungsformen
  • Ein digitaler Verzögerungsinterpolator einer bevorzugten Ausführungsform der vorliegenden Erfindung ist in den 5 und 6 gezeigt. In dieser Ausführungsform wird ein weiterer Tristate-Inverter verwendet, um jeden der vorher beschriebenen Tristate-Inverter in einer Verzögerungsschaltung anzusteuern. 5 zeigt ein "Paar" 50 derartiger Verzögerungsschaltungen, die den Invertern i1L und i1R nach 2 entsprechen. Es ist selbstverständlich, dass andere Paare von Verzögerungselementen wie jene in 5 außerdem Teil dieser Ausführungsform sind und in einer ähnlichen Weise wie die Tristate-Inverter-Paare nach 2 zusammengeschaltet sind, wie in 6 gezeigt ist, in der die drei anderen Paare von Verzögerungsschaltungen 60, 70 und 80 gezeigt sind, die alle den digitalen Verzögerungsinterpolator 100 dieser Ausführungsform bilden. Es ist außerdem selbstverständlich, dass jedes der anderen derartigen Paare von Verzögerungsschaltungen 60, 70 und 80 die gleiche Konstruktion wie jene des Verzögerungsschaltungspaars 50 besitzen.
  • In 5 wird der Haupt-Tristate-Inverter i1L' (der dem Tristate-Inverter i1L nach 2 entspricht), dessen Ausgabe zur Ausgabe des Interpolators beiträgt, von dem er ein Teil ist, nun durch einen weiteren Tristate-Inverter 52 angesteuert, dessen Eingang das Signal L empfängt. Desgleichen wird der Tristate-Inverter i1R', dessen Ausgabe zur Ausgabe OUT des Interpolators beiträgt, von dem er ein Teil ist, nun durch einen weiteren Tristate-Inverter 54 angesteuert, dessen Eingang das Signal R empfängt. Beide "linke" Inverter 52 und i1L' empfangen an ihrem invertierenden Tristate-Steuereingang und an ihrem nichtinvertierenden Tristate-Steuereingang die Differenzfreigabesignale EN1 bzw. EN1. Desgleichen empfangen beide "rechte" Inverter 54 und i1R' an ihrem invertierenden Tristate-Steuereingang und an ihrem nichtinvertierenden Tristate-Steuereingang die Differenzfreigabesignale EN1 bzw. EN1. Das Signal EN1 ist außerdem mit dem Gate eines NMOS-Transistors 56 verbunden, dessen Source mit dem Ausgang des Inverters 52 verbunden ist, der außerdem mit dem Eingang des Inverters i1L' verbunden ist. Der Drain des Transistors 56 ist mit einer Referenzspannung VMID verbunden, die sich in der Nähe der Mitte des Pegels der Versorgungsspannung befindet. Desgleichen ist das Signal EN1 außerdem mit dem Gate eines NMOS-Transistors 58 verbunden, dessen Source mit dem Ausgang des Inverters 54 verbunden ist, der außerdem mit dem Eingang des Inverters i1R' verbunden ist. Der Drain des Transistors 58 ist mit der Referenzspannung VMID verbunden.
  • Die NMOS-Transistoren 56 und 58 arbeiten als Schalter, die sicherstellen, dass die effektive Kapazität am Ausgang des zugeordneten Inverters i1L' bzw. i1R', der gesperrt ist, immer dieselbe ist und unabhängig davon ist, ob der Inverter zur Seite L oder zur Seite R gehört. Dies erhält unabhängig von den Verzögerungskombinationen am Ausgang OUT des Interpolators eine konstante und optimierte kapazitive Last aufrecht, die auf die Inverter zurückzuführen ist, die sich in einem AUS-Zustand befinden. Anstelle der Verwendung einer CMOS-Schalter-Konfiguration wird in dieser Ausführungsform ein NMOS-Schalter verwendet, um die Kapazität zu verringern, die durch den Schalter dem Tristate-Inverter (z. B. 52) geboten wird, der den letzten Tristate-Inverter (z. B. i1L') ansteuert. Weil ein NMOS-Schalter und kein vollständiger CMOS-Schalter verwendet wird, ist die VMID-Referenzspannung niedriger als die Mitte der Versorgung gehalten worden, um den durch den NMOS-Schalter gebotenen Widerstand zu verringern und dadurch die Schaltgeschwindigkeit zu vergrößern.
  • Das Ergebnis dieser neuen Konfiguration der Erfindung ist die gleichmäßige Verteilung der Unterteilungsverzögerungen der Verzögerungen mit dem groben Bereich T, wie in 7 gezeigt ist, die eine graphische Darstellung wie 4 ist, die aber die gleichen Signale zeigt, die am Ausgang eines Interpolators erscheinen, der gemäß 5 konstruiert ist. Es wird angegeben, dass sich die Übergänge zwischen den fünften und sechsten verzögerten Ausgangssignalen bei 90 überlappen, wie es der Fall sein sollte, und dass keine tote Zone vorhanden ist.
  • Der fünfte Übergang ist das Ergebnis des Schaltens der Inverter i1R, i2R, i3R und i4R, wobei die Grobbereichssignale, die eine Verzögerung 2T und 3T besitzen (d. h., die Ausgaben der Inverter 14 bzw. 16 nach 1), die Signale L bzw. R sind. Der sechste Übergang ist das Ergebnis des Schaltens der Inverter i1L, i2L, i3L und i4L, wobei die Grobbereichssignale, die eine Verzögerung 3T und 4T besitzen (d. h., die Ausgaben der Inverter 16 bzw. 18 nach 1), die Signale L bzw. R sind. Es wird angegeben, dass die Verwendung von VMID für den Invertereingang den Hochstromzustand des Inverters nicht beeinflusst, weil die VMID-Spannung nur an den Inverter angelegt ist, wenn er gesperrt ist, aber nicht, wenn er freigegeben ist.
  • Die VMID-Spannung kann unter Verwendung der in 8 gezeigten MOS-Diodenkette erzeugt werden, die drei PMOS-Transistoren 92, 94 und 96 umfasst, die als Dioden konfiguriert sind, indem ihre Gates und Drains miteinander verbunden sind, und die zwischen der Versorgungsspannung VCC und Masse in Reihe geschaltet sind, wie gezeigt ist. Die Spannung VMID wird vom gemeinsamen Verbindungspunkt des Drains des Transistors 94 und der Source des Transistors 96 genommen, wobei das Gate und der Drain des Transistors 96 mit Masse verbunden sind.
  • Die bevorzugte Ausführungsform kann bei der Taktsynthese und anderen Anwendungen verwendet werden, bei denen ein digitaler Hochleistungsinterpolator erwünscht ist.
  • Obwohl die vorliegende Erfindung und ihre Vorteile ausführlich beschrieben worden sind, sollte es selbstverständlich sein, dass verschiedene Änderungen, Ersetzungen und Veränderungen hierin vorgenommen werden können, ohne vom Umfang der Erfindung abzuweichen, wie er durch die beigefügten Ansprüche definiert ist. Obwohl die bevorzugte Ausführungsform z. B. im Kontext einer vierstufigen Verzögerung beschrieben worden ist, um vier unterteilte Verzögerungen zu erzeugen, ist die Erfindung nicht in dieser Weise eingeschränkt. Es kann jede Anzahl von Unterteilungen geschaffen werden. Außerdem können andere Schaltungen und Verfahren als jene, die oben beschrieben worden sind, verwendet werden, um die Spannung VMID in der Mitte des Bereichs zu erzeugen. Während in der bevorzugten Ausführungsform Tristate-Inverter als die Ver zögerungselemente verwendet werden, können ferner andere Tristate-Verzögerungselemente ebenso verwendet werden. Alle derartigen Variationen und Ausführungsformen werden im Umfang der Erfindung liegend betrachtet, der nur durch die Sprache der hierzu beigefügten Ansprüche eingeschränkt werden sollte.

Claims (4)

  1. Schaltung mit tristate-fähigen Elementen, die durch eine Stromversorgung gespeist wird, die eine Masseverbindung und eine Versorgungsspannung besitzt, wobei die Schaltung umfasst: ein erstes tristate-fähiges Schaltungselement (52; 54) mit einem Eingangs-Port, einem Ausgangs-Port und einem Tristate-Steuer-Port zum Empfangen eines Freigabesignals (EN1; EN1); ein zweites tristate-fähiges Schaltungselement (i1L'; i1R') mit einem Eingangs-Port, der mit dem Ausgangs-Port des ersten tristate-fähigen Schaltungselements (52; 54) verbunden ist, einem Ausgangs-Port und einem Tristate-Steuer-Port zum Empfangen des Freigabesignals (EN1; EN1); und einen Schalter (56; 58), der zwischen den gemeinsamen Verbindungsknoten des Ausgangs des ersten tristate-fähigen Schaltungselements (52; 54) und des Eingangs des zweiten tristate-fähigen Schaltungselements (i1L'; i1R') und eine Spannungsquelle (VMID), deren Größe zwischen der Versorgungsspannung und Masse liegt, geschaltet ist und so beschaffen ist, dass er geschlossen wird, wenn das Freigabesignal das erste und das zweite tristate-fähige Schaltungselement sperrt.
  2. Digitaler Verzögerungsinterpolator (100) zum Empfangen eines ersten Taktsignals (L) und eines zweiten Taktsignals (R), wobei das zweite Taktsignal einen Übergang zu einer Zeit hat, die in Bezug auf die Zeit eines Übergangs eines ersten Taktsignals verzögert ist, und zum Bereitstellen eines Ausgangstaktsignals (OUT), das einen Übergang zu einer Zeit hat, der zwischen der Zeit des Übergangs des ersten Taktsignals und der Zeit des Übergangs des zweiten Taktsignals liegt, wobei der Interpolator umfasst: eine erste Mehrzahl von wahlweise freigegebenen Verzögerungsschaltungen (ENL) und eine zweite Mehrzahl von wahlweise freigegebenen Verzögerungsschaltungen (ENR), wobei die erste Mehrzahl von Verzögerungsschaltungen (ENL) einen Eingangs-Port zum Empfangen des ersten Taktsignals (L) besitzt und die zweite Mehrzahl von Verzögerungsschaltungen (ENR) einen Eingangs-Port zum Empfangen des zweiten Taktsignals (R) besitzt, wobei die erste Mehrzahl von Verzögerungsschaltungen (ENL) und die zweite Mehrzahl von Verzögerungsschaltungen (ENR) Ausgänge besitzen, die miteinander verbunden sind, um den Ausgang (OUT) des digitalen Verzögerungsinterpolators (100) zu bilden, wobei jede der Verzögerungsschaltungen umfasst: eine Schaltung mit tristate-fähigen Elementen nach Anspruch 1.
  3. Digitaler Verzögerungsinterpolator nach Anspruch 2, bei dem der Schalter (56; 58) ein MOS-Transistor mit einem Gate für den Empfang eines zu dem Freigabesignal inversen Signals ist und über einen Drain und eine Source zwischen den gemeinsamen Verbindungsknoten des Ausgangs des ersten tristate-fähigen Schaltungselements (52; 54) und des Eingangs des zweiten tristate-fähigen Schaltungselements (i1L'; i1R') und die Spannungsquelle (VMID) mit Zwischengröße geschaltet ist.
  4. Schaltung mit tristate-fähigen Elementen nach einem der Ansprüche 1 bis 3, bei der die tristate-fähigen Schaltungselemente (52, i1L'; 54, i1R') tristatefähige Inverter sind.
DE60132038T 2000-02-29 2001-02-28 Lastausgleichung in digitalen Verzögerungsschaltungen mit Interpolation Expired - Lifetime DE60132038T2 (de)

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US18578400P 2000-02-29 2000-02-29
US185784P 2000-02-29
US755806 2001-01-05
US09/755,806 US6377102B2 (en) 2000-02-29 2001-01-05 Load equalization in digital delay interpolators

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DE60132038D1 DE60132038D1 (de) 2008-02-07
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DE60132038T Expired - Lifetime DE60132038T2 (de) 2000-02-29 2001-02-28 Lastausgleichung in digitalen Verzögerungsschaltungen mit Interpolation

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