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Rahmen der Erfindung
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Die
vorliegende Erfindung bezieht sich auf ein Verfahren für die Herstellung
von Halbleiteranordnungen, wie es durch den Oberbegriff von Anspruch
1 definiert ist. Spezieller bezieht sich die vorliegende Erfindung
auf die Integration von Hochfrequenz-Anordnungen (HF) und HF-Merkmalen und
Mikrowellen-Anordnungen und Mikrowellenmerkmalen in Standard-Komplementär-Metall-Oxid-Halbleiterchips
(CMOS).
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Beschreibung der verwandten
Technik
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Ein
solches Verfahren ist aus US-Patent 5.665.644 bekannt. Von heutigen
Halbleiteranordnungen wird abverlangt, kontinuierlich strengere
Anforderungen zu erfüllen.
Da Anordnungen, die diese Technologie verwenden, den Markt überschwemmen,
stellen Verbraucher höhere
Anforderungen an die Anordnungen. Diese Anforderungen enthalten
kleinere, kompaktere Anordnungen mit größerer Funktionalität.
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Um
diese Anforderungen zu erfüllen,
setzen Halbleiteranordnungen CMOS-Chips und HF-Chips ein. Solche Anordnungen
enthalten beispielsweise Mobiltelefone, die sowohl CMOS-Schaltkreise
als auch HF-Schaltkreise erfordern, um drahtlose Kommunikation zu
ermöglichen.
Um sowohl digitale CMOS- als auch HF-Schaltkreise auf einem Chip
zu integrieren, wurden konventionell Hersteller gezwungen, koaxiale
Verbindungsleitungen zu verwenden, um die HF-Signale zu handhaben.
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Zusätzlich bringt
die Verwendung einer koaxialen Verbindungsleitung andere Probleme
mit sich. 1A und 1B zeigen
eine Querschnittsansicht beziehungsweise eine Draufsicht einer Verbindungsstruktur 12 mit
einem schwebenden Abschnitt 14 über einem Siliziumsubstrat 10 nach
dem Stand der Technik. Verbindungsstruktur 12 enthält einen
Innenleiter 20, einen isolierenden dielektrischen Belag 18 und
eine äußere leitende
Schicht, die dazu dient, den isolierenden dielektrischen Belag 18 einzukapseln.
Verbindungsstruktur 12 enthält auch zwei hergestellte Kontaktpfosten 13,
die größere Abmessungen
haben, um den schwebenden Abschnitt 14 zu stützen.
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Es
sei angemerkt, dass der schwebende Abschnitt 14 dazu tendiert,
unter dem Einfluss von Schwerkraft durchzusacken. Deshalb gibt es
für die
Länge solcher
Strukturen eine Grenze, bevor sie brechen und zerreißen, was
ein signifikantes praktisches Problem beim Implementieren dieser
Struktur nach dem Stand der Technik ist. Ein anderes mit der Verbindungsstruktur
von 1A verbundenes Problem ist die Unfähigkeit,
vielfache Verbindungsschichten zu stapeln. Wenn als Beispiel eine
zweite Verbindungsstruktur über
Struktur 12 gebaut würde,
wächst
die Wahrscheinlichkeit, dass der mittlere Bereich 14 bricht,
aufgrund des Fehlens von mechanischer Unterstützung unter dem mittleren Bereich 14 dramatisch
an. Für
eine detailliertere Beschreibung der Schritte, die mit der Herstellung
dieser Verbindungsstruktur nach dem Stand der Technik zusammenhängen, sei
hier Bezug auf ein Paper mit dem Titel „VLSI Multilevel Micro-Coaxial
Interconnects for High Speed Devices" von M.E. Thomas, et al, Fairchild Research
Center, National Semiconductors Corporation, Santa Clara, IEDM Tech.
Dig., Seiten 55–58
(1990) genommen.
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Ein
anderer Nachteil beim Integrieren von HF-Schaltkreisen in Chips,
die primär
für digitale CMOS-Schaltungen
designt sind, ist, dass koaxiale Leitungen 12 auf dem höchsten Metallisierungsniveau
eines Chips integriert werden müssen.
Dieses präsentiert
signifikante Limitierungen in der Anzahl der HF-Leitungen, die für einen
gegebenen Chip für
vollständige
HF-Signalverarbeitung verwendet werden können. Deshalb müssen Designer,
die HF-Leitungen in einen überwiegenden
CMOS-Chip integrieren wollen, den Chip wesentlich größer designen,
um zu ermöglichen,
dass die gewünschte
Anzahl von HF-Leitungen
angemessen auf der obersten Metallschicht des Chips integriert wird.
Diese Limitierung ist Schaltungsdesignern gut bekannt und deshalb
wird oft festgelegt, dass es vorteilhafter ist, für CMOS-Schaltkreise
und HF-Schaltkreise separate Chips zu verwenden.
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Wie
in 1C gezeigt, finden es Designer von Mobiltelefonen
typischerweise praktischer, einen CMOS-Chip 52 zum Durchführen digitaler
Signalverarbeitung und eine separate HF-Schaltung 55 zum
Verarbeiten von HF-Signalen zu verwenden. Dies wird im Allgemeinen
aufgrund der Begrenzungen, zu versuchen, HF-Leitungen in Chips zu
integrieren, die anwendungsspezifisch für digitale Verarbeitung in
CMOS hergestellt sind, bevorzugt. Trotzdem präsentiert eine Anordnung dieser
Art Probleme, unter ihnen Fabrikationskosten, Leistungsverluste
und zusätzliche
Montagekomplexität.
Schaltung 50 erfordert, dass die HF-Schaltung 55 und der
CMOS-Chip 52 individuell hergestellt werden und auf der
gedruckten Schaltung (PCB) 51 integriert werden. Die erhöht die Herstellungskosten
und Herstellungszeit.
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Da
Signale von HF-Schaltung 55 und CMOS-Chip 52 vor
und zurück
kommuniziert werden, passiert natürlich Signalverlust. Von da
an reduziert dieser Signalverlust die Gesamteffizienz einer Schaltungsimplementierung,
die sowohl digitale CMOS- als auch HF-Schaltkreise benötigt. Um
diese Verluste zu überwinden, kann
Signalkonditionierung notwendig sein, um die Signalintaktheit zu
verbessern. Aber die Verwendung solcher Anordnungen verschlechtert
das Problem der Montage, das schon mit dem Stand der Technik existiert.
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Montageineffizienzen
der Stand der Technik, die HF-Schaltung 55 und CMOS-Chip 52 verwendet, macht
diese Art von Schaltung unerwünscht.
Um die separate HF-Schaltung 55 zusammen mit CMOS-Chip 52 zu
integrieren, sind größere Mengen
an Platz auf dem PCB notwendig, was dabei tragbare Elektronik (z.B. Mobiltelefone)
zwingt, in größere Gehäuse montiert
zu werden.
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Mit
Blick auf das Vorangegangene gibt es einen Bedarf für eine Schaltung,
die eine HF-Schaltung mit einem CMOS-Chip integriert, die die Probleme
des Stands der Technik vermeidet. Diese neue Schaltung sollte leicht
herzustellen sein, Leistung und Signalstärke aufrechterhalten, die Verwendung
des Stands der Technik vermeiden und in einem raumeffizienteren
Gehäuse
kommen. Zusätzlich
sollte diese Schaltung fähig
sein, Hochgeschwindigkeitsapplikationen inklusive HF- und Mikrowellenapplikationen
zu behandeln.
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Zusammenfassung der Erfindung
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Ganz
allgemein gesehen erfüllt
die vorliegende Erfindung diese Bedürfnisse durch Schaffen einer Schaltung,
die CMOS-Leitungen und HF-Leitungen integriert, und von Verfahren
zum Herstellen der integrierten Schaltung. Es sei verstanden, dass
die vorliegende Erfindung auf zahlreiche Weisen implementiert werden kann,
inklusive als ein Prozess, ein Gerät, ein System, eine Anordnung
oder ein Verfahren. Mehrere erfindungsgemäße Ausführungsformen der vorliegenden
Erfindung sind unten beschrieben.
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In
einer Ausführungsform
ist ein Verfahren zur Herstellung eines integrierten Chips mit CMOS-Leitungen
und HF-Leitungen offenbart. Das Verfahren enthält Bilden einer unteren Metallisierungsschicht
und dann Bilden einer unteren dielektrischen Schicht über der
unteren Metallisierungsschicht. Nach dem Bilden der unteren dielektrischen
Schicht wird eine Metallisierungsleitung über der unteren dielektrischen
Schicht gebildet. Eine obere dielektrische Schicht wird dann über der
Metallisierungsleitung gebildet, mit einer über der oberen dielektrischen
Schicht gebildeten Metallisierungsschicht. Als Nächstes werden Oxid-Spacer (Abstandsstücke) entlang
der Seiten der unteren und der oberen dielektrischen Schicht, der
Metallisierungsleitung und der oberen Metallisierungsschicht gebildet.
Abschließend
wird eine einkapselnde Metallschicht über den Oxid-Spacern so aufgebracht,
dass die untere Metallisierungsschicht, die obere Metallisierungsschicht
und die einkapselnde Metallisierungsschicht eine äußere Abschirmung
einer HF-Leitung definieren und die Metallisierungsleitung einen
Innenleiter derselben HF-Leitung definiert.
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In
einer anderen Ausführungsform
wird eine Halbleiteranordnung mit CMOS-Schaltkreisen und HF-Schaltkreisen,
die über
einem Substrat hergestellt wird, offenbart. Die Halbleiteranordnung
enthält
eine untere Metallisierungsschicht und eine über der unteren Metallisierungsschicht
geschichtete untere dielektrische Schicht. Dann wird eine Metallisierungsleitung
auf der unteren dielektrischen Schicht definiert. Eine obere dielektrische
Schicht wird dann über
die Metallisierungsleitung geschichtet, mit einer über die
obere dielektrische Schicht geschichteten Metallisierungsschicht.
Oxid-Spacer werden entlang der Seiten der unteren und der oberen
dielektrischen Schicht, der oberen Metallisierungsschicht und der
Metallisierungsleitung definiert. Eine einkapselnde Schicht wird
konfiguriert, um die Oxid-Spacer so zu umgeben, dass die untere
Metallisierungsschicht, die obere Metallisierungsschicht und die
einkapselnde Metallisierungsschicht eine äußere Abschirmung einer HF-Leitung
definieren. Die Metallisierungsleitung definiert einen Innenleiter
derselben HF-Leitung.
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In
noch einer anderen Ausführungsform
wird ein Verfahren zur Herstellung einer Halbleiteranordnung mit
CMOS-Schaltkreisen und HF-Schaltkreisen, die über einem Substrat hergestellt
werden, offenbart. Eine untere leitende Abschirmung wird gebildet
und eine untere dielektrische Schicht wird innerhalb der Abschirmung
gebildet. Wenn die untere dielektrische Schicht erst einmal gebildet
ist, wird ein Mittelleiter über
der unteren dielektrischen Schicht gebildet. Eine obere dielektrische
Schicht wird anschließend über dem
Mittelleiter gebildet mit einer oberen leitenden Abschirmung über der
oberen dielektrischen Schicht. Danach wird die obere dielektrische
Schicht mit der unteren dielektrischen Schicht verbunden, sodass
die obere dielektrische Schicht in dielektrischer Kommunikation
zu der unteren dielektrischen Schicht steht. Abschließend wird
die obere leitende Abschirmung mit der unteren leitenden Abschirmung
verbunden, sodass eine äußere Abschirmung
gebildet wird, die die obere und die untere dielektrische Schicht
und den Mittelleiter einkapselt, wobei die HF-Leitung mit den CMOS-Verbindungsleitungen
integriert wird.
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In
einer anderen Ausführungsform
wird ein Verfahren zur Herstellung einer Halbleiteranordnung mit CMOS-Schaltkreisen
und HF-Schaltkreisen, die über
einem Substrat hergestellt werden, offenbart. Eine erste Schicht
aus Titannitrid wird aufgebracht und anschließend strukturiert. Dann wird
eine erste dünne
Schicht aus Oxid über
der ersten Schicht aus Titannitrid aufgebracht. Nachdem die erste
dünne Schicht
aus Oxid aufgebracht ist, wird Metall über die dünne Schicht gesputtert, um
eine Metallisierungsschicht zu bilden. Nach dem Bilden der Metallisierungsschicht
wird eine zweite dünne
Schicht aus Oxid über
die Metallisierungsschicht aufgebracht. Nachdem die zweite dünne Schicht
aus Oxid aufgebracht ist, wird eine zweite Schicht aus Titannitrid über der
zweiten dünnen
Schicht aus Oxid gebildet. Dann wird ein Ätzvorgang auf die zweite Schicht
aus Titannitrid, die zweite dünne
Schicht aus Oxid, das Metall und die erste dünne Schicht aus Oxid ausgeübt. Als Nächsten wird
ein Deckoxid über
die zweite Titannitridschicht und die erste Titannitridschicht aufgebracht.
Das Deckoxid wird anschließend
geätzt,
um Oxid-Spacer zu definieren. Nachdem der Ätzprozess abgeschlossen ist,
wird ein über
die erste und zweite Schicht aus Titannitrid und die Oxid-Spacer
ein Decktitannitrid aufgebracht. Abschließend wird das Decktitannitrid
geätzt,
um die Oxid-Spacer zu bedecken.
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Die
vielen Vorteile der vorliegenden Erfindungen sollten erkannt sein.
Eine Halbleiterapplikation kann nun HF-Merkmale und Standard-CMOS-Merkmale
auf einem einzigen Chip integrieren und die HF-Merkmale können auf
jedem Niveau eines Verbindungsgebiet eines Chips integriert werden.
Als solches wird von Designer nicht länger gefordert, separate HF-Chips
und CMOS-Chips zu designen und zu fabrizieren, um eine gewünschte integrierte
Schaltungsapplikation zu machen. Als einen weiteren Vorteil gibt
es keine Leistungs- und Signalverluste aufgrund separater Chipintegration,
erhöhte
Fabrikationszeit und -kosten und die Notwendigkeit für größere Siliziumfläche, um
einfache und komplexe Schaltungen zu designen. Auch hat die vorliegende
Erfindung die Fähigkeit,
eine Vielfalt von Hochgeschwindigkeitsapplikationen, wie z.B. HF,
Mikrowellen und ander Applikationen, die bei Frequenzen bis zu und
größer als
1 GHz laufen, zu handhaben. Andere Aspekte und Vorteile der Erfindung
werden aus der folgenden detaillierten Beschreibung deutlich, die
in Verbindung mit der zugehörigen
Zeichnung gemacht wurde, welche als Beispiel die Prinzipien der
Erfindung illustriert.
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Kurzbeschreibung der Zeichnung
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Die
vorliegende Erfindung wird einfach verstanden durch die folgende
detaillierte Beschreibung in Verbindung mit der zugehörigen Zeichnung.
Gleiche Strukturelemente haben in den verschiedenen Ausführungsformen
gleiche Bezugszeichen. In der Zeichnung zeigen:
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1A eine
Querschnittsansicht einer Verbindungsstruktur nach dem Stand der
Technik;
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1B eine
Draufsicht der Verbindungsstruktur nach dem Stand der Technik;
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1C eine
Draufsicht einer Implementierung nach dem Stand der Technik, die
einen separaten HF-Chip und CMOS-Chip verwendet;
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2A eine
Querschnittsansicht eines Halbleitersubstrats mit vielfachen dielektrischen
Schichten und leitenden Elementen;
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2B die
Bildung einer unteren Metallisierungsschicht über den dielektrischen Schichten
und Metallisierungsleitungen;
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2C die
Bildung einer unteren dielektrischen Schicht über einer geätzten Metallisierungsschicht;
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2D die
Bildung eines Wolframschicht-Pfropfens in einem Kontaktloch;
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2E die
Illustration eines Ätzprozesses,
die verwendet wird, um eine Metallisierungsleitung, eine obere dielektrische
Schicht und eine obere Metallisierungsschicht zu definieren;
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2F eine
obere Metallisierungsleitung, eine obere dielektrische Schicht,
eine Metallisierungsleitung und eine untere dielektrische Schicht
nach dem Ätzen,
zusätzlich
Oxid-Spacer;
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2G das
Aufbringen einer Metallisierungsschicht über einer oberen Metallisierungsschicht, Oxid-Spacern
und einer unteren Metallisierungsschicht;
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2H eine
HF-Leitung, die gemäß einer
Ausführungsform
dieser Erfindung gemacht wurde;
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3 eine
Halbleiteranordnung mit einer integrierten CMOS-Metallisierungsleitung und koaxialen HF-Leitungen
gemäß einer
anderen Ausführungsform
dieser Erfindung;
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4 eine
perspektivische Ansicht einer Ausführungsform der beanspruchten
Erfindung, die HF-Schaltkreise integriert mit CMOS-Schaltkreisen
zeigt;
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5 eine
Querschnittsansicht einer Halbleiteranordnung, die HF-Schaltkreise mit
CMOS-Schaltkreisen gemäß einer
anderen Ausführungsform
der vorliegenden Erfindung integriert; und
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6 eine
alternative Ausführungsform
der vorliegenden Erfindung mit integrierten HF-Schaltkreisen und
CMOS-Schaltkreisen.
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Detaillierte Beschreibung
der bevorzugten Ausführungsformen
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Eine
Halbleiteranordnung mit integrierten CMOS-Schaltkreisen und HF-Schaltkreisen wird
offenbart. In der folgenden Beschreibung werden zahlreiche spezifische
Details dargelegt, um ein gründliches
Verstehen der vorliegenden Erfindung zu schaffen. Es sei wird aber
einem Fachmann zu verstehen sein, dass die vorliegende Erfindung
ohne einige oder alle dieser spezifischen Details praktiziert werden
kann. In anderen Fällen wurden
gut bekannte Prozessvorgänge
nicht im Detail beschrieben, um nicht unnötig die vorliegende Erfindung
unklar zu machen.
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In 2A wird
eine Querschnittsansicht eines Halbleitersubstrats 100 gezeigt.
Eine dielektrische Schicht 102 wird über dem Halbleitersubstrat 100 gebildet,
das typischerweise aktive Transistoranordnungen (nicht gezeigt)
hat. Metallisierungsleitungen 104a und 104b werden über der
dielektrischen Schicht 102 gebildet und eine dielektrische
Schicht 106 wird über
den Metallisierungsleitungen 104a und 104b gebildet.
Wie gut bekannt ist, können
die Metallisierungsleitungen 104a und 104b durch
die erste Metallisierungsschicht 104 mit anderer Standard-CMOS-Schaltkreise
verbunden werden. Metallisierungsleitungen 104 sind vorzugsweise 5000 Ångström dick und
die dielektrische Schicht 106 ist vorzugsweise etwa 11.000 Ångström dick.
Die dielektrischen Schichten 102 und 106 werden
durch Standardaufbringetechniken gebildet und können durch dielektrisches Standardmaterial
wie z.B. Siliziumdioxid (SiO2) definiert
werden. 2B illustriert die Bildung einer unteren
Metallisierungsschicht 108, aus der letztlich eine HF-Leitung
konstruiert wird. Die untere Metallisierungsschicht 108 wird über dielektrischer
Schicht 106 deponiert. Die untere Metallisierungsschicht 108 wird über dielektrischer
Schicht 106 aufgebracht. Die untere Metallisierungsschicht 108 ist
vorzugsweise Titannitrid (TiN). Aber andere passende Materialien
wie z.B. Titanwolfram (TiW), Wolfram (W) und Tantal (Ta) können auch
verwendet werden. Vorzugsweise wird die untere Metallisierungsschicht 108 zu
einer Dicke deponiert, die zwischen etwa 200 Ångström und etwa 2000 Ångström und vorzugsweiser
zwischen etwa 300 Ångström und etwa
1000 Ångström und vorzugsweisest
bei etwa 500 Ångström liegt.
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Dann
wird eine Fotolackmaske
110 mit Standardfotolithografietechnik über Metallisierungsschicht
108 gebildet.
Wenn die Fotolackmaske
110 über Metallisierungsschicht
108 definiert
ist, wird ein Ätzvorgang
112 durchgeführt, um
die untere Metallisierungsschicht
108 zu strukturieren.
Der Ätzvorgang
112 wird
vorzugsweise konfiguriert, um Metall zu ätzen, wie z.B. TiN, und das Ätzen wird
vorzugsweise in einer Plasmaätzkammer durchgeführt. In
einer Ausführungsform
ist die Ätzkammer
eine Lam Research TCP 9600SE
TM Kammer und
ist von Lam Research Corporation von Fremont, Kalifornien verfügbar. Für mehr Information über einen
beispielhaften Ätzvorgang
112 kann
Bezug auf Tabelle A genommen werden. Tabelle
A
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Ätzvorgang 112 bildet
die untere Metallisierungsschicht 108', wie in 2C gezeigt. 2C illustriert die
Bildung einer unteren dielektrischen Schicht 114, die eine
dünne Oxidschicht
ist. Die untere dielektrische Schicht 114 bildet einen
Teil des dielektrischen Materials einer HF-Leitung. Die untere dielektrische
Schicht 114 wird über
die strukturierte untere Metallisierungsschicht 108' aufgebracht.
Die untere dielektrische Schicht 114 ist vorzugsweise Siliziumdioxid
(SiO2). In dieser Ausführungsform wird die untere dielektrische
Schicht 114 auf eine Dicke, die von etwa 500 Ångström bis etwa
5000 Ångström geht und
vorzugsweisest bei etwa 1000 Ångström liegt,
aufgebracht.
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Dann
wird eine Fotolackmaske 116 mit Standardfotolithografietechnik über der
unteren dielektrischen Schicht 114 gebildet. Wenn die Fotolackmaske 116 über der
unteren dielektrischen Schicht 114 definiert ist, wird
ein dielektrischer Ätzvorgang 118 durchgeführt, um
die untere dielektrische Schicht 114 zu strukturieren. In
diesem Beispiel ist die Strukturierung konfiguriert, um ein Durchkontaktloch
zu definieren, was in 2D gezeigt ist. Der Ätzvorgang 118 ist
vorzugsweise gut geeignet, Dielektrika wie z.B. SiO2 zu ätzen.
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Ätzvorgang 118 bildet
Durchkontakt 119 wie in 2D gezeigt. 2D illustriert
die Bildung eines Wolfram- (W) Schichtpfropfens 120 in
Durchkontakt 119. Die Wolframschicht 120 wird
auf die untere dielektrische Schicht 114 und in Durchkontakt 119 aufgebracht.
In dieser Ausführungsform
hat das Kontaktloch eine Weite von 0,25 μm.
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Nachdem
das Aufbringen abgeschlossen ist, wird die Wolfamschicht 120 einem
Standard Chemisch-mechanischen Poliervorgang (CMP) ausgesetzt, um
den Anteil der Wolframschicht zu entfernen, der auf der dielektrischen
Schicht 114 liegt. Wenn der CMP-Vorgang abgeschlossen ist,
ist der Wolframpfropfen 120' gebildet,
wie in 2E gezeigt. Der Wolfram (W)
Pfropfen 120' kann
elektrische Kommunikation zwischen Metallisierungsleitung 104 und
einer HF-Leitung (komplett in 2H gezeigt)
bereitstellen. Der Durchkontakt 119 kann auch mit einer
Metallkleberschicht (nicht gezeigt) gefüllt werden, um guten elektrischen
Kontakt bereitzustellen.
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2E zeigt
eine Illustration, die den Ätzvorgang
zeigt, der verwendet wird, um die Metallisierungsleitung 122,
die obere dielektrische Schicht 124 und die obere Metallisierungsschicht 126 zu
definieren. Metallisierungsleitung 122 wird über der
unteren dielektrischen Schicht 114 gebildet. Metallisierungsleitung 122 ist vorzugsweise
Aluminium mit einem kleinen Anteil an Kupfer (z.B. AlCu). In einer
Ausführungsform
hat die Metallisierungsleitung 122 einen Mittenbereich,
der AlCu ist und zwischen zwei dünne
Schichten aus TiN gelegt ist. Zur Vereinfachung illustriert die
Metallisierungsleitung 122 die TiN-Schichten nicht bildhaft.
Metallisierungsleitung ist vorzugsweise etwa 5000 Ångström in der
Dicke.
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Die
obere dielektrische Schicht 124 wird über die Metallisierungsleitung 122 aufgebracht.
Die obere Metallisierungsschicht 126 wird dann über der
oberen dielektrischen Schicht 124 gebildet. Vorzugsweise
ist die obere Metallisierungsschicht 126 TiN und die obere
dielektrische Schicht ist Siliziumdioxid. Die obere Metallisierungsschicht
kann auch beispielsweise Titanwolfram (TiW), Wolfram (W) und Tantal
(Ta) sein. In dieser Ausführungsform
ist die obere dielektrische Schicht etwa 500 Ångström bis etwa 5000 Ångström und vorzugsweiser
etwa 1000 Ångström. Zusätzlich ist
die obere Metallisierungsschicht 126 vorzugweise zwischen
etwa 400 Ångström und etwa
4000 Ångström und vorzugsweiser
zwischen etwa 600 Ångström und etwa
2000 Ångström und vorzugsweisest
etwa 1000 Ångström.
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Dann
wird eine Fotolackmaske
128 mit Standardfotolithografietechnik über der
oberen Metallisierungsschicht
126 gebildet. Wenn die Fotolackmaske
128 über der
Metallisierungsschicht
126 definiert ist, wird ein Ätzvorgang
130 durchgeführt, um
die obere Metallisierungsschicht
126, obere dielektrische
Schicht
124 und Metallisierungsleitung
122 zu
strukturieren. Der Ätzvorgang
130 ätzt vorzugsweise
Metallisierungsschicht
126, obere dielektrische Schicht
124 und
Metallisierungsleitung
122 und untere dielektrische Schicht
114 auf eine
Weite zwischen etwa 0,25 μm
und etwa 100 μm
und vorzugsweiser zwischen etwa 5000 Ångström und etwa 10 μm und vorzugsweisest
etwa 8000 Ångström. Der Ätzvorgang
130 ist
vorzugsweise ein in einer Ätzkammer
durchgeführter
Plasmaätzvorgang.
In einer Ausführungsform
ist die Ätzkammer
eine Lam Research TCP 9600SE
TM-Kammer. Für mehr Information über einen
beispielhaften Ätzvorgang
130 kann
Bezug auf Tabelle B genommen werden.
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Wenn Ätzvorgang
130 vollständig ist,
sind obere Metallisierungsschicht
126', obere dielektrische Schicht
124', Metallisierungsleitung
122' und untere
dielektrische Schicht
114' gebildet,
wie in
2F gezeigt. Zusätzlich wird,
nachdem Ätzvorgang
130 komplett
ist, eine Oxidschicht (nicht gezeigt) unstrukturiert über die obere
Metallisierungsschicht
126',
untere Metallisierungsschicht
108' und dielektrischer Schicht
106 aufgebracht.
Die Oxidschicht wird dann einem Oxidätzvorgang (nicht gezeigt) ausgesetzt,
um Oxid-Spacer
134 zu bilden. Die Oxid-Spacer
134 werden
oben auf unterer Metallisierungsschicht
108' und entlang der Seitenwände der
unteren dielektrischen Schicht
114', Metallisierungsleitung
122' und oberer
dielektrischer Schicht
124' gebildet.
Die Oxid-Spacer sind vorzugsweise zwischen etwa 500 Angström und 5000 Ångström und vorzugsweisest
etwa 1000 Ångström. Das beispielhafte Ätzrezept
zur Bildung der Spacer
134 ist unten in Tabelle C gezeigt. Tabelle
C
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2G illustriert
eine Metallisierungsschicht
136 die über der oberen Metallisierungsschicht
126', Oxid-Spacern
134 und
unterer Metallisierungsschicht
108, aufgebracht ist. Metallisierungsschicht
136 ist
vorzugsweise Titannitrid (TiN). Metallisierungsschicht
136 kann
auch beispielsweise Titanwolfram (TiW), Wolfram (W) und Tantal (Ta)
sein. Auch Metallisierungsschicht
136 hat vorzugsweise
eine Dicke zwischen etwa 500 Ångström und etwa
2000 Ångström und vorzugsweiser
etwa 1000 Ångström. Nachdem Metallisierungsschicht
136 gebildet
ist, wird ein Ätzvorgang
138 an
der Metallisierungsschicht
136 durchgeführt. Der Ätzvorgang
138 ist
vorzugsweise konfiguriert, Metallmaterialien wie z.B. TiN zu ätzen, und
der Ätzvorgang
138 wird
vorzugsweise in einer Plasmaätzkammer
durchgeführt.
In einer Ausführungsform
ist die Ätzkammer
eine Lam Research TCP 9600SE
TM-Kammer. Das
beispielhafte Ätzrezept
zum Ätzen
der Metallisierungsschicht
126 ist unten in Tabelle D gezeigt. Tabelle
D
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Nachdem
der Ätzvorgang 138 beendet
ist, sind die resultierenden HF-Leitungen 200 definiert,
wie in 2H gezeigt. Jede der HF-Leitungen 200 ist
durch eine äußere Abschirmung
begrenzt, die durch die untere Metallisierungsschicht 108', Metallisierungsschicht 136' und obere Metallisierungsschicht 126' definiert wird, wie
in 2H gezeigt. Diese Abschirmung definiert einen äußeren Leiter
und die Metallisierungsleitung 122' definiert einen Innenleiter einer
Leitung des koaxialen Typs. Die Metallisierungsschicht 136' ist vorzugsweise zwischen
etwa 200 Ångström und 2000 Ångström und vorzugsweiser
zwischen 300 Ångström und etwa
1000 Ångström und vorzugsweisest
etwa 500 Ångström.
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Es
sei bemerkt, dass die HF-Leitung unter Verwendung von Standard-CMOS-Schaltkreis-Fabrikationsvorgängen hergestellt
wurde und dass die HF-Leitung an andere CMOS-Leitungen wie z.B.
Metallisierungsleitung 104b angeschlossen werden kann.
Wenn die Verbindung zu der Metallisierungsleitung 104b gemacht
wird, definiert Wolf rampfropfen 120' die elektrische Verbindung. Wie
mit Bezug auf 5 erklärt werden wird, kann die HF-Leitung
außerdem
auf jedem Niveau der Anordnung hergestellt werden. Dies ist gegenüber dem
Stand der Technik, die die Herstellung von HF-Typ-Merkmalen nur
auf dem obersten Niveau erlaubt, vorteilhaft.
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3 zeigt
eine andere Ausführungsform
für eine
Halbleiteranordnung mit einer integrierten CMOS-Metallisierungsleitung 144 und
koaxialen HF-Leitungen 200. Wie illustriert, hat HF-Leitung 200 Wolframpfropfen 142 und 120', die die CMOS-Metallisierungsleitung 144 auf
der Metallschicht über
HF-Leitung 200 und CMOS-Metallisierungsleitung 104 auf
der Metallschicht unter HF-Leitung 200 verbinden. Diese
Ausführungsform
der vorliegenden Erfindung kann unter Verwendung der zuvor mit Bezug
auf 2A–2H erwähnten Techniken
hergestellt werden. Es sei bemerkt, dass die HF-Leitungen 200 deshalb elektrische
Verbindungen zu Standard-CMOS-Leitungen, die auf Niveaus unter und über entsprechenden
HF-Leitungen 200 hergestellt wurden, machen können. Obwohl
die HF-Leitungen 200 auf demselben Niveau hergestellt gezeigt werden,
sollte außerdem
verstanden werden, dass die HF-Leitungen in jedes Niveau des Verbindungsbereichs integriert
werden können,
wie unten mit Bezug auf 5 illustriert wird.
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4 ist
eine perspektivische Ansicht einer Ausführungsform der beanspruchten
Erfindung. 4 zeigt HF-Schaltkreise 202 in
elektrischer Kommunikation mit CMOS-Schaltkreisen 208.
Wie gezeigt, geht der Mittelleiter 206 der koaxialen HF-Leitung 200 über den
hinteren Teil der koaxialen Leitung 200 hinaus, um die CMOS-Leitungserweiterung 206' zu bilden.
Die CMOS-Leitungserweiterung 206' kontaktiert elektrisch die CMOS-Leitungen 214 und 220 über leitende
Durchkontakte 216 und 218. HF-Leitung 200 steht in elektrischer Kommunikation
mit CMOS-Leitungen 214, 220 und 206', alle auf verschiedenen
Metallschichten einer Halbleiteranordnung positioniert. Zusätzlich steht
HF-Leitung 200 in elektrischer Kommunikation mit CMOS-Leitung 210.
Mittelleiter 206 der HF-Leitung 200 verbindet über Durchkontakt 212 mit
CMOS-Leitung 210. Spezieller kontaktiert Durchkontakt 212 Mittelleiter 206 durch
einen Durchgang in Außenleiter 204 und
wird vorzugsweise hergestellt, wie mit Bezug auf 2A–2H beschrieben
wurde. Natürlich
können
auch andere Fabrikationstechniken verwendet werden.
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5 ist
eine Querschnittsansicht einer Halbleiteranordnung 300 gemäß einer
Ausführungsform
der vorliegenden Erfindung. Halbleiteranordnung 300 enthält die Metallschichten 301, 302, 303 und 304.
Die Metallschichten 301, 302, 303 und 304 enthalten
jede HF-Leitungen 200 und CMOS-Leitungen 201.
Wie gezeigt, sind die HF- Koaxialleitungen 200 über die
verschiedenen Metallschichten in Halbleiteranordnung 300 verstreut.
Leitende Durchkontakte 306 schaffen elektrische Kommunikation
zwischen HF-Leitungen 200 und CMOS-Leitungen 201,
wie gezeigt. Es ist nun möglich,
HF-Koaxialleitungen 200 durch
eine gesamte Halbleiteranordnung zu integrieren, im Gegensatz zu
dem Stand der Technik, wo es nur möglich war, eine HF-Leitung oben
auf eine Halbleiteranordnung zu platzieren.
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6 zeigt
eine alternative Ausführungsform
der beanspruchten Erfindung. Die äußere Abschirmung 204' unterscheidet
HF-Leitung 200' von
HF-Leitung 200. In HF-Leitung 200 umschließt die äußere Abschirmung 204 die
HF-Leitung 200 völlig.
Wie oben für
HF-Leitung 200 beschrieben, sind die einzigen in der äußeren Abschirmung 204 definierten Öffnungen
jene, die elektrischen Zugang für
leitende Durchkontakte erlauben. In 6 kapselt
die äußere Abschirmung 204' die HF-Leitung
nicht vollständig.
Stattdessen hat die äußere Abschirmung 204' an dem unteren
Abschnitt der Oxid-Spacer 134 Lücken 250'. HF-Leitungen 200' sind unter
Verwendung derselben Standard-CMOS-Fabrikationstechnik für HF-Leitungen 200 konstruiert,
aber die Fotolackmaske 110 ist so modifiziert, dass nur
ein aufgeblähter
Durchkontakt in die untere Metallisierungsschicht 108 (z.B.
TiN-Schicht) geätzt
wird. Zusätzlich
ist der Ätzvorgang 130 konfiguriert,
den ganzen Weg nach unten und durch die untere Metallisierungsschicht 108 zu ätzen.
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Es
sei zu verstehen, dass die Prozessvorgänge, die verwendet werden,
um HF-Leitungen 200' zu
bilden, vereinfachter sind und sie deshalb weniger Prozessvorgänge benötigen. Obwohl
HF-Leitungen 200' gut arbeiten,
können
sie zu Leistungsverlust neigen. Entsprechend werden die HF-Leitungen 200 bevorzugt,
wenn eine Applikation einer integrierten Schaltung empfindlich gegenüber Leistungsverlust
ist.
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In
jedem Fall sollte man verstehen, dass die Ausführungsformen der vorliegenden
Erfindung kompakte Integration von sowohl CMOS-Schaltkreisen als
auch HF-Schaltkreisen
auf einen einzigen Chip erlaubt. Dies hat den Vorteil, die Fabrikation
eines gesamten System-auf-einem-Chip zu erlauben. Wie oben erwähnt, ermöglicht die
Fähigkeit,
ein System-auf-einem-Chip zu bauen, das sowohl CMOS-Schaltkreise
als auch HF-Schaltkreise
enthält,
es Designern ermöglicht,
kleinere, leichtere und preiswertere Konsumelektronik zu machen.
Speziell kann solche Elektronik Elektronik für Mobiltelefone und drahtlose
Kommunikation enthalten. Zusätzlich
kann die vorliegende Erfindung auch implementiert werden, um die
Funktionalität
von anderen Hochgeschwindigkeitsapplikationen als HF, wie z.B. Mikrowellenschaltungsapplikationen
auszuführen.
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Obwohl
die vorhergehende Erfindung in einigem Detail zu Zwecken der Verständnisklarheit
beschrieben worden ist, ist es deutlich, dass bestimmte Änderungen
und Modifikationen innerhalb des Rahmens der beigefügten Ansprüche praktiziert
werden können.
Entsprechend sind die vorliegenden Ausführungsformen als illustrativ
und nicht einschränkend
aufzufassen und die Erfindung ist nicht auf die hierin gegebenen
Details beschränkt,
sondern kann innerhalb des Rahmens und Entsprechungen der beigefügten Ansprüche modifiziert werden.
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Text in der Zeichnung:
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- Prior Art – Stand
der Technik
- RF – HF
- Substrate – Substrat
- Etch – Ätzen
