DE4439929A1 - Synchroner Binärzähler - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf synchrone Binärzähler und insbesondere auf einen synchronen Binärzähler, der ein Signalübertra­ gungssystem mit Trägersignalen verwendet.

Ein synchroner Binärzähler, wie er nach dem Stand der Technik ausreichend bekannt ist, ist ein Schaltkreiselement, das einen Aufwärts- und Abwärts­ zählvorgang unter Verwendung einer Mehrzahl Flip-Flops einsetzt, die auf einen Takt ansprechen, der eine spezifische Periode besitzt, und wird notwendigerweise für eine Speichervorrichtung, ebenso wie für einen all­ gemeinen, integrierten Schaltkreis, verwendet, der ein Adressensignal empfängt und einen internen Datenzugriffsvorgang durchführt. Es sind Zähler eines einfachen Typs vorhanden, die einen Ausgang von einer vor­ hergehenden Stufe empfangen und dann einen Ausgang zu der nächsten Stufe in Abhängigkeit des Übergangs eines synchronen Takts erzeugen. Allerdings werden Zähler, die einen Ausgang an jeder Stufe erzeugen, die ein Träger­ signal verwenden, das von der vorhergehenden Stufe erzeugt wird, haupt­ sächlich dazu verwendet, die Stabilität und Effizienz des Betriebs zu verbessern.

Solche Zähler, die das Trägersignal verwenden, müssen eine Trägerabkling­ zeit zur Erreichung eines Übergangs des Trägersignals an jeder Stufe besitzen, so daß sehr viel Übertragungszeit verbraucht wird. Die US-Pa­ tente No. 3,943,478 und 4,679,216 offenbaren synchrone Binärzähler für eine progressive Verknüpfung der Ausganssignale aller vorhergehenden Stufen, um zu einem Eingangssignal der nächsten Stufe fortzuschreiten. Allerdings ist es, da die Wiederholung jeder Stufe die Eingangsanschlüsse der NAND-Gatter (nachfolgend als "voraussehende Gatter" bezeichnet) ver­ kompliziert, die in logischer Tastung verwendet werden, unvorteilhaft, einen Zählerschaltkreis integriert aufzubauen.

Das US-Patent No. 4,037,085 beschreibt einen Zähler, der den Zustand der nächsten Stufe durch Überwachen seines Stroms an jeder Stufe bestimmt. Allerdings ist die Effektivität der Betriebsgeschwindigkeit aufgrund der Übertragungszeit eines Trägersignals unzufriedenstellend, das von einer ersten Stufe zu einer zweiten Stufe übertragen wird.

Wie vorstehend beschrieben ist, ist die Übertragungsgeschwindigkeit des Trägersignals ein wichtiger Faktor zum Bestimmen der Zählerleistung in einem synchronen Zähler, der auf die Periode eines synchronen Takts an­ spricht. Insbesondere dann, wenn der synchrone Binärzähler in einer Halb­ leiterspeichervorrichtung, wie beispielsweise einem dynamischen RAM (Ran­ dom Access Memory) verwendet wird, der einen Hochgeschwindigkeitsbetrieb durchführt, ist die Übertragungsgeschwindigkeit eines der Probleme, das hinsichtlich des Fehlverhaltens und der Zuverlässigkeit eines Adresszähl­ betriebs zu verbessern ist.

Ein Beispiel des synchronen Binärzählers, der in der Halbleiterspeicher­ vorrichtung umfaßt ist, ist in der koreanischen Patentanmeldung No. 93-7127 offenbart und wird hier durch Bezug darauf eingeschlossen. In einem solchen synchronen Binärzähler, der in Fig. 4 dargestellt ist, werden Adressensignale A0-A8 von neun Zählstufen eingegeben, und ein synchroner Takt CLK, ein Resetsignal (Rücksetzsignal) SET und ein Ein­ schaltfreigabesignale ⌀VCCH werden gemeinsam zu den neun Zählstufen zuge­ führt. Jeweilige Trägersignale CAR0-CAR7 können zu jeder Zählstufe zuge­ führt werden, wobei sie ein Signal verwenden, das durch NAND-Gatter 11, 13, 15, 17, 21 und 23 (nachfolgend abgekürzt als 11-23) hindurchgeführt wird, wobei jedes ein Trägersignal empfängt, das zu der vorherigen Zähl­ stufe zugeführt wird, und das Ausgangssignal der vorherigen Zählstufe empfängt, und Inverter 12, 14, 16, 18, 20, 22 und 24 (nachfolgend abge­ kürzt als 12-24) empfangen die Ausgangssignale der NAND-Gatter 11, 23, mit Ausnahme dort, wo ein erstes Trägersignal CAR0 identisch zu einem ersten Ausgangssignal Q0 ist. Ein T-Flip-Flop, das in jeder Zählstufe der Fig. 4 verwendet ist, ist in Fig. 5 dargestellt. Wenn das Resetsignal SET auf ein logisches "Hoch" ("high") freigegeben wird, wird ein Adressensig­ nal Ai eines logisch invertierten Zustands an einem Verriegelungsschaltkreis 66 verriegelt. Nachdem das Adressensignal Ai empfangen ist, wird das Resetsignal SET auf ein logisches "Niedrig" ("low") herabgesetzt. Während ein Trägersignal CARi-1 (wobei i 0 bis 7 ist) ein logisches "Niedrig" ist, wird die Spannung eines Knotens 40 auf ein logisches "Niedrig" gesetzt und ein Übertragungsgatter 64 wird abgeschaltet. Gerade wenn ein Übertragungsgatter 62 durch die Spannung des Knotens 40 eines logischen "Niedrig" eingeschaltet wird, wird das invertierte Signal des Adressensignals Ai, das von jedem Verriegelungsschaltkreis 66 erzeugt wird, nicht von einem anfänglichen logischen Zustand des Adressensig­ nals Ai bistabil getriggert (getoggled). Während das Trägersignal CARi-1 logisch "Hoch" ist, falls ein synchrones Taktsignal CLK auf ein logisches "Niedrig" gesetzt wird, wird ein invertiertes Signal durch einen Inver­ ter 72 von dem anfänglichen logischen Zustand des Adressensignals Ai an dem Verriegelungsschaltkreis 66 verriegelt. Wenn das synchrone Taktsig­ nal CLK auf ein logisches "Hoch" von einem logischen "Niedrig" angehoben wird, wird das Übertragungsgatter 62 eingeschaltet und das Ausgangssignal des Verriegelungsschaltkreises 66 wird invertiert. Das invertierte Signal wird an einem Verriegelungsschaltkreis 68 verriegelt und ein Ausgangssig­ nal Qi wird bistabil getriggert. Demzufolge besitzt das T-Flip-Flop der Fig. 5 das Ausgangssignal Qi, das von dem Adressensignal Ai durch das Trägersignal CARi-1 bistabil getriggert wird.

Wie in den Fig. 6A bis 6C angegeben ist, wird, da entsprechende Träger­ signale CAR1-CAR7 mit Ausnahme des ersten Trägersignals CAR0 durch die NAND-Gatter 11-23 und die Inverter 12-24 von dem Trägersignal, das von der vorherigen Zählstufe zugeführt wird, hindurchgeführt werden, das Trägersignal zu der nächsten Zählstufe nach einer 2-Schritt-Verzögerung des NAND-Gatters und des Inverters um eine Zeit 2D zugeführt. Ein zweites Trägersignal CAR1 wird zu einer dritten Zählstufe ST2 zugeführt, nachdem das erste Trägersignal CAR0 durch das NAND-Gatter 11 und den Inverter 12 hindurchführt, d. h. nachdem die Verzögerungszeit 2D später als das erste Trägersignal CAR0 ist. Die Verzögerungszeit jedes Trägersignals an der Basis des ersten Trägersignals CAR0 ist wie folgt. Das zweite Trägersig­ nal CAR1 ist 2D, das dritte Trägersignal CAR2 ist 4D (zweimal die Verzö­ gerungszeit 2D), das vierte Trägersignal CAR3 ist 6D (dreimal die Verzö­ gerungszeit 2D), das fünfte Trägersignal CAR4 ist 8D (viermal die Verzö­ gerungszeit 2D), das sechste Trägesignal CAR5 ist 10D (fünfmal die Verzö­ gerungszeit 2D), das siebte Trägersignal CAR6 ist 12D (sechsmal die Ver­ zögerungszeit 2D) und das achte Trägersignal CAR7 ist 14D (siebenmal die Verzögerungszeit 2D). Jedes Trägersignal wird durch den NAND-Ver­ knüpfungs- und Invertiervorgang des Ausgangssignals der vorhergehenden Zählstufe erzeugt und das Trägersignal zu der vorhergehenden Zählstufe zugeführt. Wenn der synchrone Takt CLK auf ein logisches "Niedrig" ge­ setzt wird, wenn das Trägersignal ein logisches "Hoch" ist, und das Re­ setsignal SET ein logisches "Niedrig" ist, wird der Ausgang des NOR-Gat­ ters 54 auf ein logisches "Hoch" gesetzt und der Zustand des Verriege­ lungsschaltkreises 66 wird bistabil getriggert. Wenn der synchrone Takt CLK auf ein logisches "Hoch" gesetzt wird, wird das Ausgangssignal Qi bistabil getriggert. In dem NOR-Gatter 54 innerhalb des T-Flip-Flops der Fig. 5 sollte die Trägersignalübertragung zu einem logischen "Hoch" (z. B. das sechste Trägersignal CAR5 der Fig. 6B) abgeschlossen werden, bevor die Hochtriggerung (Übergang zu einem logischen "Hoch" von einem lo­ gischen "Niedrig") des nächsten synchronen Takts (z. B. ein 65-ter syn­ chroner Takt der Fig. 6B) abgeschlossen ist. Die Trägersignalübertragung von einem logischen "Niedrig" sollte vor dem logischen "Hoch" Intervall des nächsten synchronen Takts (z. B. ein 64-ter synchroner Takt der Fig. 6B) abgeschlossen sein, d. h. bevor die Herabtriggerung (Übergang zu einem logischen "Niedrig" von einem logischen "Hoch") des 65-ten synchro­ nen Takts zum Beispiel wird. Deshalb besitzt die Trägersignalübertragung zu einem logischen "Hoch" einen Zeitrand entsprechend einer Periode des synchronen Takts CLK (z. B. eine Zeit zwischen einer Hochtriggerung des 64-ten synchronen Takts und desjenigen des 65-ten synchronen Takts) während der Trägersignalübergang von einem logischen "Niedrig" nur eine Zeit entsprechend der Impulsbreite des synchronen Takts CLK (z. B. die "hohe" Impulsbreite des 65-ten synchronen Takts).

Wie die Fig. 6C zeigt, wird bei einem Übergang des achten Trägersig­ nals CAR7 zu einem logischen "Hoch" eine Zeit, die für eine bistabile Triggerung des Ausgangssignals Q8 notwendig ist, durch das gleichzeitige Auftreten mit der Hochtriggerung eines 257-ten synchronen Takts verkürzt. Demzufolge kann ein stabiler Zählbetrieb nicht erhalten werden.

Wenn der Zählbetrieb durchgeführt wird, wenn das Resetsignal SET ein logisches "Niedrig" ist, wird das Ausgangssignal der vorhergehenden Zähl­ stufe ein logisches "Niedrig" in Abhängigkeit des Hochtriggerungssignals des synchronen Takts CLK und die Trägersignalübertragung wird nach der Verzögerungszeit 2D abgeschlossen. Deshalb wird das Trägersignal eines logischen "Niedrig" innerhalb des logischen "Hoch" -Intervalls des nächs­ ten synchronen Takts übertragen.

Um die Ausgangssignale Q0-Q8 durch den synchronen Takt CLK zu erzeugen, sollte die Impulsbreite eines logischen "Hoch" -Zustands der Trägersig­ nale CAR0-CAR7 über eine bestimmte Ausdehnung vorhanden sein. Die Akkumu­ lation der Trägersignalübertragungszeit in einem herkömmlichen synchronen Binärzähler gestaltet eine Bereitschaftszeit für eine binäre Triggerung der Ausgangssignale Q0-Q8 in jeder Zählstufe kurz. Als Ergebnis wird die Betriebsgeschwindigkeit herabgesetzt und der Betriebszustand wird in­ stabil.

Zusammenfassung der Erfindung

Es ist daher eine Aufgabe der vorliegenden Erfindung, einen synchronen Binärzähler für eine Erhöhung einer Betriebsgeschwindigkeit zu schaffen.

Es ist eine andere Aufgabe der vorliegenden Erfindung, einen synchronen Binärzähler für eine schnellere Übertragung eines Trägersignals zu schaf­ fen.

Es ist noch eine andere Aufgabe der vorliegenden Erfindung, ein Gerät zum Erhöhen der Betriebsgeschwindigkeit eines synchronen Binärzählers zu schaffen, der in einer Halbleiterspeichervorrichtung vorhanden ist.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein Gerät zum Erhöhen einer Übertragungsgeschwindigkeit eines Signals in einem elektro­ nischen Schaltkreis zu schaffen, der einen seriellen Übertragungsvorgang eines Signals in Abhängigkeit eines Trägersignals, das von einer vor­ herigen Stufe erzeugt wird, durchführt.

Gemäß einem Gedanken der Erfindung umfaßt ein synchroner Zähler einen Schaltkreis zum Empfang eines Ausgangssignals einer vorherigen Zählstufe und ein Trägersignal einer niedrigeren Ordnung, das von einer Zählstufe einer niedrigeren Ordnung erzeugt wird, wodurch ein nächstes Trägersignal erzeugt wird, das zu mindestens einer nächsten Zählstufe zugeführt wird.

Kurze Beschreibung der Zeichnungen

Für ein besseres Verständnis der vorliegenden Erfindung und um darzustel­ len, wie diese verwirklicht wird, wird nun, allerdings nur beispielhaft, auf die beigefügten, schematischen Zeichnungen Bezug genommen, in denen:

Fig. 1 ein Schaltkreisdiagramm eines synchronen Binärzählers gemäß der vorliegenden Erfindung zeigt;

Fig. 2A, 2B und 2C Zeitdiagramme zeigen, die einen Betrieb des Schalt­ kreis der Fig. 1 darstellen;

Fig. 3 eine Verbindung zwischen den Zeitdiagrammen der Fig. 6A, 6B und 6C und die Verbindung zwischen den Zeltdiagrammen der Fig. 2A, 2B und 2C darstellen;

Fig. 4 ein Schaltkreisdiagramm eines herkömmlichen, synchronen Binär­ zählers zeigt;

Fig. 5 ein detailliertes Schaltkreisdiagramm eines allgemeinen T-Flip-Flops zeigt; und

Fig. 6A, 6B und 6C Zeitdiagramme zeigen, die einen Betrieb des Schalt­ kreis der Fig. 4 darstellen.

Detaillierte Beschreibung der bevorzugten Ausführungsform

Wie die Fig. 1 zeigt, umfaßt ein synchroner Binärzähler neun Zählstufen ST0-ST8, die gemeinsam ein Resetsignal SET, einen synchronen Takt CLK einer konstanten Periode und ein Energieeinschaltfreigabesignal ⌀VCCH zum Treiben der Zählstufen in Abhängigkeit einer Energieversorgung, die dort­ hin zugeführt wird, und um Ausgangssignale Q0-Q8 jeweils zu erzeugen. Jede Zählstufe verwendet das T-Flip-Flop, wie dies in Fig. 5 dargestellt Ist. Ein erstes Trägersignal CAR0, das von einer ersten Zählstufe ST0 erzeugt wird, wird direkt zu einer zweiten Zählstufe ST1 zugeführt und weiter zu einem ersten NAND-Gatter 51 zusammen mit einem zweiten Aus­ gangssignal Q1 zugeführt, das von der zweiten Zählstufe ST1 erzeugt wird. Ein zweites Trägersignal CAR1, das von einem ersten Inverter 71 erzeugt wird, der das Ausgangssignal des NAND-Gatters 51 aufnimmt, wird zu einer dritten Zählstufe ST2 zugeführt. Das Ausgangssignal des NAND-Gatters 51 und das Ausgangssignal eines zweiten Inverters 81, der ein drittes Aus­ gangssignal Q2 von der dritten Zählstufe ST2 aufnimmt, wird zu einem ersten NOR-Gatter 61 zugeführt. Das NOR-Gatter 61 erzeugt ein drittes Trägersignal CAR2, das zu einer vierten Zählstufe ST3 zugeführt wird. Das Ausgangssignal des N0R-Gatters 61 wird auch auf ein zweites NAND-Gat­ ter 53 zusammen mit einem vierten Ausgangssignal Q3 von der vierten Zähl­ stufe ST3 gegeben. Ein viertes Trägersignal CAR3, das von einem dritten Inverter 73 erzeugt wird, der das Ausgangssignal des NAND-Gatters 53 aufnimmt, wird zu einer fünften Zählstufe ST4 zugeführt. Das Ausgangssig­ nal des NAND-Gatters 53 und das Ausgangssignal eines vierten Inver­ ters 83, der ein fünftes Ausgangssignal Q4 empfängt, werden zu einem zweiten NOR-Gatter 63 zugeführt. Das NOR-Gatter 63 erzeugt ein fünftes Trägersignal CAR4, das zu einer sechsten Zählstufe ST5 zugeführt wird. Das Ausgangssignal des NOR-Gatters 63 wird zu einem dritten NAND-Gat­ ter 55 zusammen mit einem sechsten Ausgangssignal Q5 und dem ersten Trä­ gersignal CAR0 zugeführt.

Um ein Trägersignal, das von einer Zählstufe niedrigerer Ordnung erzeugt wird, zu einer Zählstufe höherer Ordnung zuzuführen, wie ein solches von Messungen zum Erhöhen einer Betriebsgeschwindigkeit, empfängt das NAND-Gatter 55 das erste Trägersignal CAR0, das fünfte Trägersignal CAR4, das das Ausgangssignal des NOR-Gatters 63 ist, und das sechste Ausgangs­ signal Q5 von der sechsten Zählstufe ST5. Ein sechstes Trägersignal CAR5, das von einem fünften Inverter 85 erzeugt wird, der das Ausgangssignal des NAND-Gatters 55 empfängt, wird zu einer siebten Zählstufe ST6 zuge­ führt. Das Ausgangssignal des NAND-Gatters 55 und das Ausgangssignal ei­ nes sechsten Inverters 58, der ein siebtes Ausgangssignal Q6 empfängt, werden zu einem dritten NOR-Gatter 65 zugeführt. Das NOR-Gatter 65 er­ zeugt ein siebtes Trägersignal CAR6, das zu einer achten Zählstufe ST7 zugeführt wird. Das Ausgangssignal des NOR-Gatters 65 und ein achtes Ausgangssignal Q7 werden zu einem vierten NAND-Gatter 57 zugeführt. Das Ausgangssignal des NAND-Gatters 57 wird durch einen siebten Inverter 77 invertiert und ein achtes Trägersignal CAR7, das von dem Inverter 77 erzeugt wird, wird zu einer neunten Zählstufe ST8 zugeführt. Die neunte Zählstufe ST8 erzeugt ein neuntes Ausgangssignal Q8. Auf diese Weise wird ein Zyklus eines Zählvorgangs durch 512 synchrone Taktimpulse abgeschlos­ sen.

In Fig. 1 entsprechen die Zählstufen von der ersten Zählstufe ST0 zu der fünften Zählstufe ST4 einer Zählstufe niedrigerer Ordnung und diejenigen von der sechsten Zählstufe ST5 zu der neunten Zählstufe ST8 entsprechen einer Zählstufe höherer Ordnung. Auf der Basis der fünften Zählstufe ST4 zum Beispiel ist die vierte Zählstufe ST3 die frühere Zählstufe der fünf­ ten Zählstufe ST4 und die sechste Zählstufe ST5 ist die nächste Zählstufe der fünften Zählstufe ST4.

Herkömmlich, wie dies in Fig. 4 dargestellt ist, ist eine Trägerübertra­ gungszeitdifferenz zwischen einem Trägersignal und dem nächsten Träger­ signal immer die Verzögerungszeit 2D. Dies rührt daher, da dort eine 2-stufige Gatterverzögerung durch das NAND-Gatter und den Inverter in einem Verfahren eine Erzeugung des Trägersignals, das für die nächste Zählstufe erforderlich ist, vorhanden ist.

In Fig. 1 wird, da das zweite Trägersignal CAR1 durch eine 2-stufige Gatterverzögerung des NAND-Gatters 51 und des Inverters 71 von dem ersten Trägersignal CAR0 hindurchführt, das zweite Trägersignal CAR1 (nachfol­ gend auf einem logischen "Hoch" -Zustand) nach einer Verzögerungszelt 2D von dem ersten Trägersignal CAR0 übertragen, wie dies in den Fig. 2A bis 2C dargestellt ist. Das dritte Trägersignal CAR2 führt durch eine 2-stu­ fige Gatterverzögerung des NAND-Gatters 51 und des NOR-Gatters 61 von dem ersten Trägersignal CAR0 hindurch. Deshalb wird das dritte Trägersignal CAR2 nach der Verzögerungszeit 2D von dem ersten Trägersignal CAR0, wie dies in den Fig. 2A bis 2C dargestellt ist, übertragen. Allerdings wird das dritte Trägersignal CAR2 der Fig 4 zweimal um die Verzögerungszelt 2D von dem ersten Trägersignal CAR0 verzögert. Da das vierte und das fünfte Trägersignal CAR3 und CAR4 durch eine 2-stufige Gatterverzögerung des NAND-Gatters 53, des Inverters 73 und des NAND-Gatter 53, des NOR-Gatter 63 von dem dritten Trägersignal CAR2 entsprechend, hindurch geführt werden, werden sie nach zweimal der Verzögerungszeit 2D von dem ersten Trägersignal CAR0 übertragen, wie dies in den Fig. 5B bis 5C dar­ gestellt ist. Das vierte und das fünfte Trägersignal CAR3 und CAR4 der Fig. 1 werden von drei Zeiten und vier Zeiten der Verzögerungszeit 2D von dem ersten Trägersignal CAR0 jeweils verzögert. Da das sechste und das siebte Trägersignal CAR5 und CAR6 durch eine 2-stufige Gatterverzögerung des NAND-Gatters 55, des Inverters 75 und des NAND-Gatters 55 und des Gatters 65 von dem fünften Trägersignal CAR4 jeweils hindurchführen, werden sie nach dreimal der Verzögerungszeit 2D von dem ersten Träger­ signal CAR0 übertragen, wie dies in den Fig. 2B und 2C dargestellt ist. Das sechste und das siebte Trägersignal CAR5 und CAR6 der Fig. 4 werden fünfmal und sechsmal um die Verzögerungszeit 2D von dem ersten Träger­ signal CAR0 jeweils verzögert. Da das achte Trägersignal CAR7 durch eine 2-stufige Verzögerung des NAND-Gatters 57 und des Inverters 77 von dem siebten Trägersignal CAR6 hindurchgeführt wird, wird es nach viermal der Verzögerungszeit 2D von dem ersten Trägersignal CAR0 übertragen, wie dies in Fig. 2C dargestellt ist. Das achte Trägersignal CAR7 der Fig. 4 wird siebenmal um die Verzögerungszeit 2D von dem ersten Trägersignal CAR0 verzögert. Deshalb verringert der synchrone Binärzähler, den die vorlie­ gende Erfindung verkörpert, die Verzögerungszeit fast zweimal um dieje­ nige des herkömmlichen Binärzählers, der in Fig. 4 dargestellt ist.

Durch diese Verfahrensweise werden die Trägersignale in der Zählstufe höherer Ordnung alle als auf ein logisches "Hoch" vor der Hochtriggerung des nächsten synchronen Takts (z. B. ein 513-ter synchroner Takt) über­ tragen. Wie die Fig. 2A zeigt, sollte während des Zählvorganges, wenn das Resetsignal SET an einem ersten synchronen Takt freigegeben wird, wenn die Ausgangssignale und die Trägersignale durch den vorherigen, synchro­ nen Takt erzeugt sind, alle logisch "Hoch" sind und nur das erste Träger­ signal CAR0 logisch "Niedrig" durch irgendeine Adresse ist, das achte Trägersignal CAR7 auf ein logisches "Niedrig" durch die Trägersignalübertragung eines logischen "Niedrig" gesetzt werden, bevor das Resetsignal SET auf ein logisches "Niedrig" gesetzt wird. In Fig. 4 besitzen das zweite und das dritte Trägersignal CAR1 und CAR2 die Verzögerungszeit 2D von dem ersten Trägersignal CAR0, und das vierte und das fünfte Träger­ signal CAR3 und CAR4 besitzen zweimal die Verzögerungszeit 2D von dem ersten Trägersignal CAR0. Das sechste und das siebte Trägersignal CAR5 und CAR6 besitzen die Verzögerungszeit 2D, die durch das NAND-Gatter 55, den Inverter 75 und das NAND-Gatter 55, das NOR-Gatter 65 von dem ersten Trägersignal CAR0 jeweils geführt werden. Das achte Trägersignal CAR7 besitzt zweimal die Verzögerungszeit 2D von dem ersten Trägersignal CAR0. Demzufolge benötigt der Schaltkreis der Fig. 4 immer zweimal die Verzö­ gerungszeit 2D, um das Trägersignal auf ein logisches "Niedrig" durch das Resetsignal SET zu übertragen. Allerdings benötigt der Schaltkreis der Fig. 4 siebenmal die Verzögerungszeit 2D. Da die Ausgangssignale, die in Abhängigkeit des Übergangs der Hochtriggerung des synchronen Takts bista­ bil getriggert werden, an dem synchronen Takt erzeugt werden können, der eine kürzere Periode als der herkömmliche Zähler in Abhängigkeit der verringerten Verzögerungszeit der Trägersignalübertragung besitzt, ist der erfindungsgemäße Zähler in der Speichervorrichtung, die den Hochge­ schwindigkeitsbetrieb umsetzt, bevorzugt.

Die vorstehende Beschreibung stellt einen synchronen 9-Bit-Binärzähler dar, der die Adressensignale empfängt, allerdings wird für den Fachmann auf dem betreffenden Fachgebiet ersichtlich werden, daß die Erfindung auch bei synchronen Binärzählern mit einer anderen Anzahl von Bits an­ wendbar ist.

Wie vorstehend beschrieben ist, wird das Trägersignal der Zählstufe nied­ rigerer Ordnung zur Erzeugung des Trägersignals der Zählstufe höherer Ordnung verwendet und die Anzahl der Gatterverzögerungsschritte, die für die Trägersignalübertragung notwendig ist, wird verringert. Deshalb wird die Trägerübertragungsgeschwindigkeit erhöht und die Leistung des syn­ chronen Zählers wird verbessert.

Claims (11)

1. Synchroner Zähler, der eine Mehrzahl Zählstufen besitzt und ein Trä­ gerübertragungssystem verwendet, wobei der synchrone Zähler aufweist:

eine Einrichtung zum Empfang eines Ausgangssignals einer vorherigen Zählstufe und eines Trägersignals niedrigerer Ordnung, das von einer Zählstufe niedrigerer Ordnung erzeugt wird, um dadurch ein nächstes Trägersignal zu erzeugen, das zu mindestens einer nächsten Zählstufe zugeführt wird.

2. Synchroner Zähler nach Anspruch 1, wobei das nächste Trägersignal zu einer Zählstufe höherer Ordnung aus einer Mehrzahl von Zählstufen zugeführt wird.

3. Synchroner Zähler nach Anspruch 1, wobei die Einrichtung eine Gatter­ einrichtung zum Empfang des Ausgangssignals von der vorherigen Zähl­ stufe aufweist, wobei das Trägersignal niedrigerer Ordnung und ein vorheriges Trägersignal, das von der vorherigen Zählstufe erzeugt wird, eingesetzt werden.

4. Synchroner Zähler nach Anspruch 1 oder 3, der weiterhin aufweist: eine Einrichtung zum Empfang des Ausgangssignals der vorherigen Zähl­ stufe und eines Trägersignals, das zu der vorherigen Zählstufe zuge­ führt wird, um dadurch ein nächstes Trägersignal zu erzeugen, das zu mindestens einer nächsten Zählstufe zugeführt wird; und
eine Einrichtung zum Empfang eines invertierten Signals des Ausgangs­ signals der vorherigen Zählstufe und eines invertierten Signals eines Trägersignals, das zu der vorherigen Zählstufe zugeführt wird, um dadurch ein nächstes Trägersignal zu erzeugen, das zu mindestens einer nächsten Zählstufe zugeführt wird.

5. Synchroner Zähler, der innerhalb einer Halbleiterspeichervorrichtung integriert wird, die eine Mehrzahl Adressensignale empfängt, wobei der synchrone Zähler aufweist:

Eine Mehrzahl Zählstufen zum Empfang der Mehrzahl Adressensignale und zum Erzeugen jeweiliger Ausgangssignale; und
eine Einrichtung zum Empfang eines Ausgangssignals von einer vor­ herigen Zählstufe und eines Trägersignals niedrigerer Ordnung, das von einer Zählstufe niedrigerer Ordnung erzeugt wird, um dadurch ein nächstes Trägersignal zu erzeugen, das zu mindestens einer nächsten Zählstufe zugeführt wird.

6. Synchroner Zähler nach Anspruch 5, wobei das nächste Trägersignal zu einer Zählstufe höherer Ordnung aus der Mehrzahl der Zählstufen zuge­ führt wird.

7. Synchroner Zähler nach Anspruch 5, wobei die Einrichtung eine Gatter­ einrichtung zum Empfang des Ausgangssignals der vorherigen Zählstufe, des Trägersignals niedrigerer Ordnung und eines vorherigen Trägersig­ nals, das von der vorherigen Zählstufe erzeugt wird, besitzt.

8. Synchroner Zähler nach Anspruch 5 oder 7, der weiterhin aufweist:

Eine Einrichtung zum Empfang des Ausgangssignals der vorherigen Zähl­ stufe und eines Trägersignals, das zu der vorherigen Zählstufe zuge­ führt wird, um dadurch ein nächstes Trägersignal zu erzeugen, das zumindest einer nächsten Zählstufe zugeführt wird; und eine Einrichtung zum Empfang eines invertierten Signals des Ausgangs­ signals der vorherigen Zählstufe und eines invertierten Signals eines Trägersignals, das zu der vorherigen Zählstufe zugeführt wird, um dadurch ein nächstes Trägersignal zu erzeugen, das zumindestens einer nächsten Zählstufe zugeführt wird.