DE4422453C2 - Flash-Speicherbauelement - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf ein Flash- Speicherbauelement mit einem Schreibschutz. Ferner betrifft die Erfindung ein Computersystem, das ein derartiges Flash- Speicherbauelement aufweist.

Ein Flash-Speicherbauelement enthält eine Flash-Zellen­ matrix für eine nicht-flüchtige Speicherung mit wahlfreiem Zugriff in einem Computersystem. Ein typisches Flash-Spei­ cherbauelement implementiert eine Schreib-Steuerschaltung zum Programmieren und Löschen ausgewählter Bereiche der Flash-Zellenmatrix. Die Schreib-Steuerschaltung program­ miert und löscht die Flash-Zellen durch Anlegen einer vor­ gegebenen Sequenz von Programmpegelspannungen an die Flash- Zellen. Eine typische Flash-Zellenmatrix ist in einen Satz von Flash-Zellenblöcken unterteilt. Die Schreib-Steuer­ schaltung kann in einer einzigen Operation einen ganzen Flash-Zellenblock programmieren/löschen oder einen Teil ei­ nes Flash-Zellenblocks programmieren/löschen.

Jedoch sind die in der Flash-Zellenmatrix gespeicherten Programme und Daten anfällig für unbeabsichtigte Program­ mier/Löschoperationen. Unbeabsichtigte Programmier/Lösch­ operationen können von einem Softwarefehler in dem Com­ putersystem verursacht werden. Außerdem können unbeab­ sichtigte Programmier/Löschoperationen durch Hardwarefehler in dem Computersystem ausgelöst werden. Eine unbeab­ sichtigte Programmier/Löschoperation kann in der Flash-Zel­ lenmatrix gespeicherte entscheidende Programme und Daten zerstören.

Bekannte Flash-Bauelemente haben Teile der Flash-Zel­ lenmatrix vor unbeabsichtigten Programmier/Löschoperationen dadurch geschützt, daß sie einen kleinen geschützten Be­ reich der Flash-Zellenmatrix der Speicherung von entschei­ denden Programmen und Daten zugewiesen haben. Der ge­ schützte Bereich der Flash-Zellenmatrix wird üblicherweise zum Schutz von Programmen und Daten für System-Start(Boot)- Operationen verwendet.

Beispielsweise beschreibt die US-Patentschrift 4,975,878 das Schützen eines Adreßbereichs eines EEPROM-Ar­ rays durch Speichern einer Adresse eines ersten zu schüt­ zenden Speicherplatzes in einem Schutzregister und Verglei­ chen der Adresse mit der nachfolgend empfangenen Adresse eines Schreib- oder Löschzugriffs und Verweigerung des Zu­ griffs, sofern die gespeicherte Adresse nicht größer als die Zugriffsadresse ist.

Bei anderen bekannten Flash-Bauelementen kann der ge­ schützte Bereich der Flash-Zellenmatrix gewöhnlich nicht programmiert oder gelöscht werden, falls nicht ein vorge­ wählter Pin des Flash-Bauelements auf einen hohen Span­ nungspegel getrieben wird. Beispielsweise wird bei einem gewöhnlichen 5-Volt-Flash-Bauelement eine Program­ mier/Löschoperation in dem geschützten Bereich durch Trei­ ben des vorgewählten Pins auf 12 V ermöglicht. Nachteili­ gerweise bieten diese bekannten Flash-Bauelemente gewöhn­ lich nur Schreibschutz für einen kleinen Bereich der Flash- Matrix. Darüberhinaus erhöht die externe Schaltung, die zum Treiben des vorgewählten Pins auf den hohnen Spannungspegel benötigt wird, die Gesamtkosten und den Energieverbrauch des ein solches Flash-Bauelement aufweisenden Speichersy­ stems.

Aus den "Patents Abstracts of Japan", P-1366, 8. Juni 1992, Bd. 16, Nr. 251 (welches sich auf das Patent JP 4- 57298 bezieht) ist eine Halbleiterspeicher-Anordnung be­ kannt, bei der eine Speichermatrix in einen normalen Daten­ speicherbereich mit mehreren Zeilen und Spalten und einen eine einzige Zeile umfassenden Bereich zum Speichern von Neulade-Informationen unterteilt ist, wobei dieser spezi­ elle Bereich zum Speichern von Neulade-Informationen für diejenigen Spalten (oder Sektoren) eine Null enthält, bei denen ein Schreiben/Löschen gesperrt ist.

Aufgabe der Erfindung ist es, Flash-Zellenblöcke einer Flash-Zellenmatrix selektiv und zuverlässiger vor unbeab­ sichtigten Programmier- oder Löschoperationen zu schützen und dabei den Benutzer in die Lage zu versetzen, durch ei­ nen Lesezugriff festzustellen, welche Flash-Zellen-Blöcke geschützt sind.

Diese Aufgabe wird von einem Flash-Speicherbauelement mit den Merkmalen des Patentanspruchs 1 bzw. ein Computer­ system mit den Merkmalen des Patentanspruchs 7 gelöst.

Bei Verwendung des erfindungsgemäßen Flash-Speicherbau­ elements wird ein Sperr-Steuerbefehl über einen Host-Bus empfangen. Der Sperr-Steuerbefehl spezifiziert einen Flash- Zellenblock in einer Flash-Speichermatrix mit mehreren Flash-Zellenblöcken. Der Sperr-Steuerbefehl spezifiziert eine Sperre-Flash-Block-Operation. Eine Block-Daten-Zeilen- Dekodiereinrichtung für einen Block-Datenbereich des Flash- Zellenblocks wird gesperrt und eine Block-Status-Zeilen-De­ kodiereinrichtung für einen Block-Statusbereich des Flash- Zellenblocks wird freigegeben. Eine Sperr-Zelle in dem Block-Statusbereich wird in einen ersten logischen Zustand programmiert.

Später wird ggf. ein auf den Flash-Zellenblock gerich­ teter Schreib-Zugriff-Befehl empfangen, wobei der Schreib- Zugriff-Befehl eine Programmier- oder Löschoperation auf dem Flash-Zellenblock verursacht. Ein Gesperrt-Flag wird erzeugt, indem der Zustand eines Schreib-Schutz-Pins mit einem Block-Freigegeben-Statusbit aus einem zu dem Flash- Zellenblock gehörenden Block-Statusregister kombiniert wird. Wenn das Gesperrt-Flag sich in einem ersten Zustand befindet, wird ein Sperrbit aus der Sperr-Zelle gelesen und in das Block-Freigegeben-Statusbit desjenigen Block-Status- Registers eingespeichert, das zu dem Flash-Zellenblock ge­ hört. Danach wird ein Fehler gemeldet, wenn das Gesperrt- Flag weiterhin in dem ersten Zustand ist. Wenn das Ge­ sperrt-Flag sich in einem zweiten Zustand befindet, dann geht die Programmier- oder Löschoperation weiter.

Eine Löschoperation an dem Flash-Zellenblock gibt den Flash-Zellenblock frei, indem die Sperr-Zelle in einen zweiten logischen Zustand programmiert (gelöscht) wird. Ei­ ne Einschalt-Sequenz in dem Flash-Speicherbauelement setzt das Block-Freigegeben-Statusbit in jedem Block-Statusregi­ ster auf den zweiten Zustand, um zu Beginn den Zugriff auf die Flash-Zellenblöcke zu sperren.

Ein Vorteil der Erfindung besteht darin, daß das selek­ tive Sperren und Freigeben von allen Flash-Zellenblöcken einer Flash-Matrix ermöglicht wird.

Außerdem schafft die Erfindung einen Block-Statusbe­ reich in jedem Flash-Zellenblock zur nichtflüchtigen Spei­ cherung einer Flash-Zellen-Sperrinformation. Vorzugsweise wird der Block-Statusbereich durch Hinzufügen von Status­ zeilen zu jedem Block-Datenbereich der Flash-Zellenmatrix erzielt.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Im folgenden wird die Erfindung zur Veranschaulichung anhand der Zeichnungen beschrieben, in denen gleiche Be­ zugszeichen ähnliche Elemente kennzeichnen.

In der Zeichnung zeigen:

Fig. 1 ein Schaltbild eines Computersystems mit einer zen­ tralen Verarbeitungseinheit (CPU), einem Haupt­ speicher-Subsystem und einem Satz von Flash- Speicherbauelementen;

Fig. 2 ein Schaltbild eines Computersystems mit einer CPU, einem Hauptspeicher-Subsystem und einem Flash- Speicher-Subsystem;

Fig. 3 ein Schaltbild des Flash-Speicherbauelementes mit einer Flash-Zellenmatrix, einer Schnittstellen­ schaltung, einer Flash-Matrix-Steuereinrichtung, einem Satz von Seitenpuffern, einem Satz von Lese/Schreib-Pfad-Schaltungen;

Fig. 4 ein Blockschaltbild der Schnittstellenschaltung, die eine Befehls-Zustandsmaschine, eine Daten/Adreß-Warteschlange, eine Operations- Warteschlange und einen Satz von Block-Status- Registern (BSR) aufweist;

Fig. 5a die Architektur eines Bereichs der Flash-Matrix, die eine Untermenge der Flash-Zellenblöcke (Blöcke 0-7) zeigt, wobei jeder Flash-Zellenblock aus einem Block-Datenbereich und einem Block-Status­ bereich besteht;

Fig. 5b ein Steuerregister, das in einer Steuerregister- Schaltung enthalten ist, die die Steuersignale zum selektiven Freigeben und Sperren der Block- Datenzeilen-Dekodiereinrichtung und der Block- Statuszeilen-Dekodiereinrichtung erzeugt;

Fig. 6a die Logikoperation in dem Flash-Speicherbau­ element, das ein GESPERRT-Hardware-Flag erzeugt, das von der Flash-Matrix-Steuereinrichtung als Hardware-Verzweigungsbedingung geprüft wird; und

Fig. 6b ein Ablaufdiagramm, das die Beziehung zwischen dem GESPERRT-Hardware-Flag und der Ausführung einer Programmier/Löschoperation durch die Flash-Matrix- Steuereinrichtung darstellt.

Fig. 1 ist ein Schaltbild eines Computersystems 400. Das Computersystem 400 besteht aus einer zentralen Verarbeitungs­ einheit (CPU) 410, einem Hauptspeicher-Subsystem 420 und einem Satz von Flash-Speicherbauelementen 421-424. Die CPU 410 steht über einen Host-Bus 430 im Datenaustausch mit dem Haupt­ speicher-Subsystem 420 und den Flash-Speicherbauelementen 421-424.

Die Flash-Speicherbauelemente 421-424 schaffen einen nichtflüchtigen großen Direktzugriffsdatenspeicher für das Computersystem 400. Die CPU 410 liest den Inhalt der Flash- Speicherbauelemente 421-424, indem sie Lese-Speicherzyklen über den Host-Bus 430 erzeugt. Die CPU 410 schreibt in die Flash- Speicherbauelemente 421-424 durch das Übertragen von Schreib- Befehlen und Schreib-Datenblöcken an die Flash-Bauelemente 420-424 über den Host-Bus 430.

Fig. 2 zeigt ein Blockschaltbild eines Computersystems 300. Das Computersystem 300 besteht aus einer zentralen Verarbeitungs­ einheit (CPU) 320, einem Hauptspeicher-Subsystem 330 und einem Flash-Speicher-Subsystem 340. Das Flash-Speicher-Subsystem 340 umfaßt eine Schnittstellen-Steuereinrichtung 350. Die CPU 320, das Hauptspeicher-Subsystem 330 und das Flash-Speicher-Sub­ system 340 kommunizieren über einen Host-Bus 360. Die Schnittstellen-Steuereinrichtung 350 ermöglicht den Zugriff auf das Flash-Speicher-Subsystem 340 über den Host-Bus 360.

Das Flash-Speicher-Subsystem 340 besteht aus einem Satz von Flash-Speicherbauelementen, wie beispielsweise dem oben beschriebenen Speicherbauelement 421. Die Schnittstellen- Steuereinrichtung 350 empfängt Zugriffsanforderungen für das Flash-Speichersubsystem 340 über den Host-Bus 360. Die Schnitt­ stellen-Steuereinrichtung 350 ordnet die Zugriffsanforderungen dem zugehörigen Flash-Speicherbauelement des Flash-Speicher- Subsystems 340 zu. Die Schnittstellen-Steuereinrichtung 350 greift dann entsprechend den Zugriffsanforderungen auf das zugehörige Flash-Speicherbauelement in der beschriebenen Weise zu.

Fig. 3 ist ein Blockschaltbild des Flash-Speicherbauelements 421. Das Flash-Speicherbauelement 421 besteht aus einer Flash- Zellenmatrix 20, einer Schnittstellenschaltung 40, einer Flash- Matrix-Steuereinrichtung 50, einem Satz von Seitenpuffern 70, einem Satz von Steuerregisterschaltungen 80-85 und einem Satz von Lese/Schreib-Pfad-Schaltungen 30. Der Host-Bus 430 umfaßt einen Adreßbus 102, einen Datenbus 104 und einen Steuerbus 106.

Die Flash-Zellenmatrix 20 stellt einen großen nicht- flüchtigen Direktzugriffsdatenspeicher zur Verfügung. Bei einer Ausführungsform ist die Flash-Zellenmatrix 20 als Satz aus 32 Flash-Zellenblöcken angeordnet. Jeder Flash-Zellenblock stellt 64 KBytes Datenspeicher zur Verfügung. Die Lese/Schreib-Pfad- Schaltung 30 weist Lese- und Schreib-Pfad-Schaltungen zum Zugreifen auf die Flash-Matrix 20 auf. Beispielsweise enthält die Lese/Schreib-Pfad-Schaltung Zeilen- und Spalten-Adreß- Dekodiereinrichtungen für die Flash-Matrix 20. Die Lese/Schreib-Pfad-Schaltung enthält außerdem eine Redundanz­ schaltung zum Übergehen von Adressen, wenn eine schlechte Flash-Zelle in der Flash-Matrix 20 festgestellt wird. Die Lese/Schreib-Pfad-Schaltung enthält außerdem eine Mini-Matrix- Schaltung um Referenz-Flash-Bits zu erzeugen und eine Abtast Pfad-Schaltung zum Vergleichen der Referenz-Flash-Bits mit Bits aus der Flash-Matrix, um festzustellen, ob die Bits den lo­ gischen Zustand 1 oder 0 haben.

Die Lese/Schreib-Pfad-Schaltung 30 enthält außerdem eine Multiplexerschaltung zum Wählen zwischen den Bits aus der Flash-Matrix 20 und den Redundanzbits, sowie eine Multiplexer­ schaltung zur Wahl zwischen den höheren und den niedrigeren Bytes der Flash-Matrix 20, um 8-Bit- und 16-Bit-Zugriffe zu ermöglichen. Die Lese/Schreib-Pfad-Schaltung 30 enthält eine Ausgangspuffer-Schaltung, um Daten aus der Flash-Matrix über Ausgangs-Anschlüsse des Flash-Speicherbauelements 421 zu trei­ ben.

Die Lese/Schreib-Pfad-Schaltung 30 enthält eine Adreß­ übergangs-Detektorschaltung. Die Adreßübergangs-Detektor­ schaltung erzeugt Steuerimpulse, wenn Adreßübergänge erfaßt werden. Die Steuerimpulse werden verwendet, um das Spaltenaufladen an den Ausgängen der Flash-Matrix 20 zu beschleunigen, bevor die Daten bereit sind.

Die Lese/Schreib-Pfad-Schaltung 30 enthält eine Hoch­ spannungsschaltung für den Zugriff auf die Flash-Matrix 20. Beispielsweise enthält die Lese/Schreib-Pfad-Schaltung 30 eine VPX-Schalteinrichtung zum Einstellen der Wortleitungs-Spannung für die Programmierung von Daten in die Flash-Matrix 20 und eine VPY-Generatorschaltung zum Einstellen der Programmier­ ladeleitung. Die Lese/Schreib-Pfad-Schaltung 30 enthält außerdem eine VSI-Generatorschaltung zum Einstellen der Source-Spannung von nicht-ausgewählten Blöcken der Flash-Matrix 20 während der Programmierung.

Die Lese/Schreib-Pfad-Schaltung 30 enthält auch Digital/Analog-Wandlerschaltungen zum Erzeugen von Referenz­ spannungspegeln für Programmier-Verifizier-Operationen sowie für Lösch-Verifizier- und Post-Lösch-Reparier-Operationen.

Die Lese/Schreib-Pfad-Schaltung 30 enthält außerdem eine VPS-Schalteinrichtung zum Einstellen der Source-Spannungspegel auf VPP während der Löschoperationen.

Die Steuerregisterschaltungen 80-85 enthalten Sätze von spezialisierten Steuerregistern und eine zugehörige Schaltung zur Steuerung eines Lese/Schreib-Pfads 30. Die spezialisierten Steuerregister werden über einen zentralen Steuerbus 100 programmiert und zugegriffen. Der Steuerbus 100 gibt Lese- und Schreiboperationen zu den Steuerregisterschaltungen 80-85 frei.

Die Schnittstellenschaltung 40 gibt den Zugriff auf die Flash-Zellenmatrix 20 über den Host-Bus 430 frei, indem sie Befehle über den Host-Bus 430 empfängt und verarbeitet. Die Schnittstellenschaltung 40 empfängt Befehle über den Datenbus 104, verifiziert die Befehle und reiht die Befehle an die Flash-Matrix-Steuereinrichtung 50 über einen Warteschlangenbus 41 in eine Warteschlange ein. Danach führt die Flash-Matrix- Steuereinrichtung 50 den Befehl unter Verwendung des ent­ sprechenden Teils des Flash-Speicherbauelementes 421 aus.

Die Flash-Matrix-Steuereinrichtung 50 ist ein spezialisierter Prozessor mit einem reduzierten Befehlssatz zur Aus­ führung von Schreiboperationen an der Flash-Matrix 20. Die Flash-Matrix-Steuereinrichtung 50 enthält eine arithmetisch- logische Einheit (ALU), Mehrzweckregister, einen Steuerspeicher und einen Steuersequenzer. Die Flash-Matrix-Steuereinrichtung 50 verwendet die über den Warteschlangenbus 41 empfangenen Befehle, um sie an die zugehörigen Plätze des Steuerspeichers zur Ausführung des Befehls zu senden.

Eine Steuer-Zugriff-Schaltung 60 gestattet sowohl der Schnittstellenschaltung 40 als auch der Flash-Matrix- Steuereinrichtung 50, über den zentralen Steuerbus 100 auf die Steuerregisterschaltungen 80-85 zuzugreifen. Während des normalen Betriebsmodus des Flash-Speicherbauelements 421, steuert die Flash-Matrix-Steuereinrichtung 50 die Steuer- Zugriff-Schaltung 60 und greift über den zentralen Steuerbus 100 auf die Steuerregisterschaltungen 80-85 zu.

Die Flash-Matrix-Steuereinrichtung 50 schreibt an die spezialisierten Steuerregister, indem sie ein Schreib-Steuer­ signal und eine Registeradresse zusammen mit den zugehörigen Schreibdaten an die Steuer-Zugriff-Schaltung 60 über einen Bus 52 überträgt. Danach erzeugt die Steuer-Zugriff-Schaltung 60 einen Schreibzyklus über den zentralen Steuerbus 100, um an das adressierte spezialisierte Steuerregister zu schreiben. Die Flash-Matrix-Steuereinrichtung 50 liest die spezialisierten Steuerregister durch Übertragung einer Registeradresse und eines Lese-Steuersignals an die Steuer-Zugriff-Schaltung 60 über den Bus 52. Die Steuer-Zugriff-Schaltung 60 erzeugt danach einen Lese-Zugriff-Zyklus über den zentralen Steuerbus 100, um das adressierte spezialisierte Steuerregister zu lesen.

Die Schnittstellenschaltung 40 schreibt an die speziali­ sierten Steuerregister durch Übertragung eines Schreib-Steuer­ signals und eines Strobesignals zusammen mit einer Register­ adresse und zugehörigen Schreibdaten an die Steuer-Zugriff- Schaltung 60 über einen Bus 42. Die Steuer-Zugriff-Schaltung 60 erzeugt dann einen Schreib-Zyklus über den zentralen Steuerbus 100, um das spezielle adressierte Steuerregister zu program­ mieren. Die Schnittstellenschaltung 40 liest die speziellen Steuerregister durch Übertragung einer Registeradresse zusammen mit einem Lese-Steuersignal und einem Strobesignal an die Steuer-Zugriff-Schaltung 60 über den Bus 42. Die Steuer- Zugriff-Schaltung 60 erzeugt dann einen Lese-Zugriff-Zyklus über den zentralen Steuerbus 100, um das adressierte spezielle Steuerregister zu lesen.

Die Steuerregisterschaltung 80 enthält spezielle Steuer­ register und eine Steuerschaltung zum Steuern der Hoch­ spannungsschaltung der Lese/Schreib-Pfad-Schaltung 30 entspre­ chend einem Satz von Steuersignalen 90. Die Hochspannungs­ steuerregister enthalten Source-Schalt-Schnittstellenregister, Schnittstellenregister zum Steuern von VPX- und VPIX-Multi­ plexern, VPP/VCC-Schalt-Schnittstellenregister, Schnittstellen­ register zum Steuern von Referenzgeneratoren, Multiplexern und Komparatoren und zum Programmieren von Daten-Pfad-Schnitt­ stellenregistern.

Die Steuerregisterschaltung 81 enthält Steuerregister und eine Steuerschaltung zum Steuern der speziellen Spalten- Zugriff-Schaltung des Lese/Schreib-Pfads 30 entsprechend einem Satz von Steuersignalen 91. Die speziellen Spalten-Zugriff- Steuerregister enthalten Minimatrix-Schnittstellenregister, Redundanz-Schnittstellenregister, Imprint-Schnittstellenregister und inhaltsadressierbare Speicher-Schnitt­ stellenregister.

Die Steuerregisterschaltung 82 enthält einen Satz von Nur- Lese-Registern zum Abtasten und Latchspeichern eines Satzes von Statussignalen 92 aus dem Lese/Schreib-Pfad 30. Die Status-Si­ gnale 92 enthalten die zu den Eingangsanschlüssen des Flash- Speicherbauelements 421 gehörigen Ausgangssignale der TTL- Puffer, Ausgangssignale der Abtastverstärker für die Flash- Zellenmatrix 20, Seitenpuffer-Zähler-Ausgangssignale, Ausgangs­ signale der Komparatoren in dem Lese/Schreib-Pfad 30 und den Flash-Matrix-Steuereinrichtung-50-Befehlszähler.

Die Steuerregisterschaltung 83 enthält Steuerregister und eine Steuerschalteinrichtung zum Steuern des Lese-Pfads des Lese/Schreib-Pfads 30 entsprechend einem Satz von Steuer­ signalen 93. Diese Lese-Pfad-Steuerregister enthalten automa­ tische Übergangsdetektions-Schnittstellenregister, Abtast- Schnittstellenregister, x-, y-, und z-Pfad-Schnittstellenregister.

Die Steuerregisterschaltung 84 enthält Schnittstellen­ register zu der Flash-Matrix-Steuereinrichtung 50 und Schnitt­ stellenregister zu der Schnittstellenschaltung 40. Die Steuer­ registerschaltung 85 enthält Register zum Steuern spezieller Prüfmerkmale des Flash-Speicherbauelements 421 entsprechend einem Satz von Steuersignalen 95. Die speziellen Prüfregister enthalten Prüfmodus-Zugriff-Register, VPP-Erfassungsregister, Bereit- und Belegt-Modifizierregister und Adreßzuweisungs­ register.

Die Schnittstellenschaltung 40 steuert einen Eingangs­ adreß-Multiplexer 35 zur Auswahl einer Eingangsadresse 36 für den Lese/Schreib-Pfad 30. Die ausgewählte Eingangsadresse 36 ist entweder die von den (nicht gezeigten) TTL-Puffern auf dem Adreßbus 102 abgetastete Adresse oder eine latch-gespeicherte Adresse 37 aus der Schnittstellenschaltung 40. Die Eingangs­ adresse 36 kann durch Schreiben von Steuerregistern in die Steuerregisterschaltung 84 außer Kraft gesetzt werden.

Die Schnittstellenschaltung 40 steuert einen Ausgangs­ daten-Multiplexer 45 dazu, eine Quelle für Ausgangsdaten­ übertragungen über den Datenbus 104 auszuwählen. Die aus­ gewählten Ausgangsdaten sind entweder Flash-Matrixdaten 46 von dem Lese/Schreib-Pfad 30, Seitenpufferdaten 47 von den Seiten­ puffern 70 oder Block-Statusregister(BSR)-Daten 48 von einem Satz von in der Schnittstellenschaltung 40 enthaltenen Block- Status-Registern.

Die Seitenpuffer 70 stellen Pufferspeicherbereiche für Schreib-Sequenzen an die Flash-Matrix 20 über den Datenbus 104 zur Verfügung. Die Seitenpuffer 70 stellen außerdem einen tem­ porären Steuerspeicherbereich für die Flash-Matrix-Steuer­ einrichtung 50 zur Verfügung. In einer Ausführungsform sind die Seitenpuffer 70 als ein Satz aus zwei 256 × 8 Bit-Seitenpuffern aufgebaut.

Die CPU 410 liest die Flash-Zellenmatrix 20 durch Übertra­ gung von Adressen über den Adreßbus 102, wobei sie Lesezyklen über den Steuerbus 106 anzeigt. Die Schnittstellenschaltung 40 erfaßt die Lesezyklen und veranlaßt den Eingangsadreß-Multi­ plexer 35, die Adressen von dem Adreßbus 102 an die x- und y- Dekodiereinrichtung des Lese/Schreib-Pfads 30 zu übertragen. Die Schnittstellenschaltung 40 veranlaßt den Ausgangsdaten- Multiplexer 45 außerdem, die adressierten Lesedaten von dem Lese/Schreib-Pfad 30 über den Datenbus 104 zu übertragen.

Die CPU 410 schreibt Daten an die Flash-Zellenmatrix 20 durch Erzeugen von Schreibzyklen über den Host-Bus 430, um Schreibdatenblöcke an die Seitenpuffer 70 zu übertragen. Die Schnittstellenschaltung 40 verifiziert den Schreibbefehl und reiht den Schreibbefehl an die Flash-Matrix-Steuereinrichtung 50 in eine Warteschlange ein. Die Flash-Matrix-Steuereinrich­ tung 50 führt den Schreibbefehl durch Lesen der Schreibdaten aus der Warteschlange aus, und durch Programmierung der Schreibdaten in geeignete Bereiche der Flash-Matrix 20.

Die Flash-Matrix-Steuereinrichtung 50 implementiert Algo­ rithmen zur Ablaufplanung der Hochspannungsschaltung des Lese/Schreib-Pfads 30, um eine Ladung an die Flash-Zellen der Flash-Zellenmatrix 20 anzulegen und eine Ladung aus den Flash- Zellen der Flash-Zellenmatrix 20 zu entfernen. Die Flash-Ma­ trix-Steuereinrichtung 50 steuert die Hochspannungsschaltung und adressiert die Flash-Matrix 20, indem sie über den zen­ tralen Steuerbus 100 auf die Steuerregisterschaltungen 80-85 zugreift.

Der Lese/Schreib-Pfad 30 enthält eine Quellen-Schaltein­ richtung zum Anlegen der geeigneten Spannungspegel an die Flash-Zellenmatrix 20 für eine Löschfunktion. Der Lese/Schreib- Pfad 30 enthält außerdem eine Programmier-Lade-Schaltung, um Programmierpegel-Spannungen auf die Bitleitungen der Flash-Zellen­ matrix 20 während einer Programmierfunktion zu treiben.

Die Schnittstellenschaltung 40 enthält 32 Block-Status­ register. Jedes Block-Statusregister entspricht einem der Blöcke der Flash-Zellenmatrix 20. Die Flash-Matrix-Steuerein­ richtung 50 überträgt Informationen in die Block-Status­ register, um den Status jedes Blockes der Flash-Zellenmatrix 20 anzuzeigen. Die CPU 410 liest den Inhalt der Block-Status­ register über den Host-Bus 430.

Der Adreßbus 102, der Datenbus 104 und der Steuerbus 106 sind mit (nicht dargestellten) Eingangs/Ausgangspins des Flash- Speicherbauelements 421 gekoppelt. Die Eingangs/Ausgangspins umfassen einen Schreibschutz-Pin. Der Schreibschutz-Pin wird zur Freigabe (Aktivierung) und zum Sperren (Deaktivierung) des Schreibschutzmechanis­ mus' des Flash-Speicherbauelementes 421 verwendet.

Die CPU 410 aktiviert und sperrt den Schreibschutz­ mechanismus des Flash-Speicherbauelementes 421, indem sie ein Steuersignal an den Schreibschutz-Pin über den Steuerbus 106 sendet. In einer Ausführungsform aktiviert eine an den Schutz- Pin angelegte logische Null den Schreibschutzmechanismus. Eine an den Schreibschutz-Pin angelegte logische Eins sperrt den Schreibschutzmechanismus.

Fig. 4 ist ein Schaltbild der Schnittstellenschaltung 40. Die Schnittstellenschaltung 40 besteht aus einer Befehls- Zustandsmaschine 210, einer Daten/Adreß-Warteschlange 212, einer Operationswarteschlange 214 und einem Satz von Block- Statusregistern (BSR) 216.

Die Befehls-Zustandsmaschine 210 empfängt von der CPU 410 über den Host-Bus 430 Befehle. Die Befehle von der CPU 410 enthalten Befehle zur Ausführung von Programmier- und Lösch­ operationen der Flash-Matrix 20. Die Befehls-Zustandsmaschine 210 verifiziert die Befehle und überträgt über die Operations­ warteschlange 214 Befehle und zugehörige Parameter an die Flash-Matrix-Steuereinrichtung 50.

Die Operationswarteschlange 214 überträgt die latch- gespeicherte Adresse 37 aus der Daten/Adreß-Warteschlange 212 an den Eingangsmultiplexer 35. Die Operationswarteschlange 214 überträgt außerdem die latchgespeicherten Matrixdaten 38 aus der Daten/Adreß-Warteschlange 212 an den Lese/Schreib-Pfad 30. Die Operationswarteschlange 214 überträgt die verifizierten Befehle und zugehörige Parameter an die Flash-Matrix-Steuer­ einrichtung 50 über den Warteschlangenbus 41.

Das BSR 216 enthält ein Block-Statusregister für jeden der Flash-Zellenblöcke der Flash-Matrix 20. Jedes Block-Status­ register stellt dem zugehörigen Flash-Zellenblock Status­ informationen zur Verfügung. Die Flash-Matrix-Steuereinrichtung 50 enthält Statusbits in den Block-Statusregistern. Die Schnittstellenschaltung 40 ermöglicht den Zugriff auf die Block- Statusregister über den Host-Bus 430.

In einer Ausführungsform ist das BSR 216 als ein sta­ tischer Dualport-Direktzugriffsspeicher (SRAM) ausgebildet. Das BSR 216 besteht aus einem Satz von 32 Block-Statusregistern. Jedes Block-Statusregister ist acht Bits breit.

Die Flash-Matrix-Steuereinrichtung 50 greift über den zentralen Steuerbus 100 auf die Block-Statusregister in dem BSR 216 zu. Die Flash-Matrix-Steuereinrichtung 50 führt sowohl Lese- als auch Schreiboperationen zu dem BSR 216 über den zentralen Steuerbus 100 durch.

Die CPU 410 liest die Block-Statusregister von dem BSR 216 durch Übertragung eines Lese-Block-Statusregisterbefehls an die Befehls-Zustandsmaschine 210 über den Host-Bus 430. Der Lese- Block-Statusregisterbefehl enthält eine 5-Bit-BSR-Adresse zum Auswählen eines der 32 Block-Statusregister in dem BSR 216. Die 5-Bit-BSR-Adresse wählt eines der Block-Statusregister des BSR 216. Danach wird der Inhalt des ausgewählten Block-Status­ registers von dem BSR 216 an den Ausgangsmultiplexer 45 über die BSR-Datenleitung 48 übertragen. Die Befehls-Zustands­ maschine 210 bewirkt, daß der Ausgangsmultiplexer 45 die BSR- Daten über den Datenbus 104 überträgt.

In einer Ausführungsform ist Bit 6 jedes Block-Status­ registers in dem BSR 216 ein Block-Freigegeben-Flag, das anzeigt, ob der zugehörige Flash-Zellenblock gesperrt ist. Wenn das Block-Freigegeben-Flag einen logischen Zustand 0 hat, wird die Flash-Matrix-Steuereinrichtung 50 daran gehindert, Program­ mier/Löschoperationen an dem zugehörigen Flash-Zellenblock auszuführen, sofern der Schreib-Schutzmechanismus des Flash- Speicherbauelementes 420 aktiviert ist. Beim Einschalten des Flash-Speicherbauelementes 421 werden alle 32 Block- Freigegeben-Flags in dem BSR 216 auf den logischen Zustand 0 gesetzt.

Fig. 5a zeigt die Architektur eines Abschnitts der Flash- Matrix 20 und eine Untermenge der Flash-Zellenblöcke (Blöcke 0-7). Jeder Flash-Zellenblock BLOCK 0-7 besteht aus einem Block- Datenbereich und einem Block-Statusbereich. Beispielsweise besteht der Zellenblock BLOCK 0 aus einem Block-Null-Daten­ bereich (BLOCK 0 DATEN) und einem Block-Null-Statusbereich (BLOCK 0 STATUS).

Jeder Block-Datenbereich stellt einen nichtflüchtigen Direktzugriffsspeicher für Benutzerdaten in dem Speicherbau­ element 421 dar. In einer Ausführungsform besteht jeder Block- Datenbereich aus 1024 Zeilen und 512 Spalten von Flash-Zellen.

Jeder Block-Statusbereich stellt einen nichtflüchtigen Direktzugriffsspeicherbereich für Statusinformationen für den zugehörigen Block-Datenbereich zur Verfügung. In einer Aus­ führungsform besteht jeder Block-Statusbereich aus zwei Zeilen mit 64 Spalten von Flash-Zellen.

Jeder Block-Statusbereich enthält ein in einer Sperr-Zelle gespeichertes Sperrbit. Jedes Sperrbit zeigt an, ob der zu­ gehörige Block-Datenbereich gesperrt ist. Wenn das Sperrbit an­ zeigt, daß der zugehörige Block-Datenbereich gesperrt ist, wird die Flash-Matrix-Steuereinrichtung 50 an der Durchführung einer Programmier/Löschoperation auf dem gesperrten Flash-Zellenblock gehindert, sofern der Schreib-Schutzmechanismus aktiviert ist. In einer Ausführungsform zeigt ein Sperrbit mit dem logischen Zustand 0 an, daß der zugehörige Flash-Zellenblock gesperrt ist.

Jeder Block-Statusbereich speichert außerdem eine Zykluszählung für Programmieroperationen an dem zugehörigen Block-Datenbereich, einen Zählwert der Anzahl von Impulsen während der letzten Löschoperationen an dem zugehörigen Block- Datenbereich ebenso wie Ausfallanalysedaten.

Eine Block-Daten-Zeilen-Dekodiereinrichtung 120 wählt die geeignete Zeile der Block-Datenbereiche entsprechend der Ein­ gangsadresse über den Lese/Schreib-Pfad 30 aus. Die Block- Daten-Zeilen-Dekodiereinrichtung 120 wählt die Zeilen der Block-Datenbereiche während normaler Lese/Schreibzugriffe der in der Flash-Matrix 20 gespeicherten Benutzerdaten und während Block-Datenzugriffe durch die Flash-Matrix-Steuereinrichtung 50.

Eine Block-Status-Zeilen-Dekodiereinrichtung 122 wählt die geeigneten Zeilen der Block-Statusbereiche entsprechend einer Status-Zeilenadresse aus der Flash-Matrix-Steuereinrichtung 50 über den Lese/Schreib-Pfad 30 aus. Die Block-Status-Zeilen- Dekodiereinrichtung 122 wählt die Zeilen der Block-Status­ bereiche während Block-Statusbereichszugriffen durch die Flash- Matrix-Steuereinrichtung 50 aus.

Die Block-Daten-Zeilen-Dekodiereinrichtung 120 und die Block-Status-Zeilen-Dekodiereinrichtung 122 empfangen die Steuersignale 90 aus der Steuerregisterschaltung 80. Die Steuersignale 90 aktivieren und deaktivieren selektiv die Block-Daten-Zeilen-Dekodiereinrichtung 120 und die Block- Status-Zeilen-Dekodiereinrichtung 122.

Die Flash-Matrix-Steuereinrichtung 50 schreibt zur Erzeugung der Steuersignale 90 in die Steuerregister der Steuer­ registerschaltung 80. Die Flash-Matrix-Steuereinrichtung 50 programmiert die Steuerregister, um die Block-Daten-Zeilen-De­ kodiereinrichtung 120 freizugeben, wenn auf die Block-Daten­ bereiche der Flash-Matrix 20 zugegriffen werden soll. Die Flash- Matrix-Steuereinrichtung 50 lädt die Steuerregister zur Freigabe der Block-Status-Zeilen-Dekodiereinrichtung 122, wenn auf die Block-Statusbereiche der Flash-Matrix 20 zugegriffen werden soll.

Fig. 5b zeigt ein in der Steuerregisterschaltung 80 enthaltenes Steuerregister 270. Das Steuerregister 270 erzeugt die Steuersignale 90, um die Block-Daten-Zeilen-Dekodier­ einrichtung 120 und die Block-Status-Zeilen-Dekodiereinrichtung 122 selektiv freizugeben bzw. zu sperren. Das Steuer­ register 270 besteht aus einer Adreß-Dekodierschaltung 272, einer Funktions-Dekodierschaltung 274, einer Lese-Steuer­ schaltung 276 und einem Paar von Daten-Latchschaltungen 278 und 280. Die Daten-Latchschaltung 278 ist eine Master-Daten- Latchschaltung und die Daten-Lachschaltung 280 ist eine Slave- Daten-Latchschaltung.

Der zentrale Steuerbus 100 besteht aus einem Flash-E/A- Adreß(FIOADD)-Bus 110, einem Flash-E/A-Daten(FIODAT)-Bus 112, einem Flash-E/A-Steuer(FIOCTL)-Bus 114 und einem Strobesignal 116. Das Steuerregister 270 wird von einer Adresse auf dem FIOADD-Bus 110 ausgewählt. Daten werden an das Steuerregister 270 über den FIODAT-Bus 112 übertragen. Ein Zugriffsmodus für das Steuerregister 270 wird auf dem FIOCTL-Bus 140 angezeigt und die Datenübertragung wird von dem Strobesignal 116 synchro­ nisiert.

Die Adreß-Dekodierschaltung 272 empfängt und dekodiert über den FIOADD-Bus 110 empfangene Adressen und erzeugt ein Steuersignal 288, wenn die Adresse dem Steuerregister 270 ent­ spricht. Das Steuersignal 288 veranlaßt die Funktions-Dekodier­ schaltung 274, den Zugriffsmodus auf dem FIOCTL-Bus 114 zu de­ kodieren und die spezifizierte Zugriffsmodusfunktion auszuführen.

Die Zugriffsmodi sind Lies-Master, Lies-Slave, Setze- Master-zurück, Setze-Slave-zurück, Setze-sowohl-Master-als- auch-Slave-zurück, Lade-Master, Übertrage-Master-an-Slave und Lade-Master/Übertrage-an-Slave.

Die Zugriffsmodi Lies-Master, Lies-Slave, Lade-Master und Lade-Master/Übertrage-an-Slave arbeiten an einzelnen Steuerregistern und erfordern eine von dem FIOADD-Bus 110 bereitzustellende Adresse. Die übrigen Zugriffsmodi arbeiten an allen mit dem zentralen Steuerbus 100 gekoppelten Steuer­ registern und erfordern nicht, daß eine Adresse von dem FIOADD- Bus 110 zur Verfügung gestellt wird. Die Lade-Master- und Lade- Slave-Zugriffsmodi erfordern Daten, die über den FIODAT-Bus 112 zur Verfügung gestellt werden müssen. Die Lese-Master- und Lese-Slave-Zugriffsmodi treiben Daten auf den FIODAT-Bus 112. Die Zugriffsmodi Lade-Master und Lade-Master/Übertrage-an- Slave werden von dem Strobesignal 116 synchronisiert.

Wenn der FIOCTL-Bus 114 den Lese-Master-Zugriffsmodus spe­ zifiziert, gibt die Funktions-Dekodierschaltung 274 ein Steuer­ signal 290 aus, welches die Lese-Steuerschaltung 276 zur Übertragung des Ausgangssignals 284 der Master-Daten-Latchschaltung 278 über den FIODAT-Bus 112 veranlaßt.

Wenn der FIOCTL-Bus 114 den Lese-Slave-Zugriffsmodus spe­ zifiziert, gibt die Funktions-Dekodierschaltung 274 ein Steuer­ signal 291 aus, das die Lese-Steuerschaltung 276 zur Über­ tragung des Ausgangssignals 286 der Slave-Daten-Latchschaltung 280 über den FIODAT-Bus 112 veranlaßt.

Wenn der FIOCTL-Bus 114 den Setze-Master-zurück- Zugriffsmodus spezifiziert, gibt die Funktions-Dekodier­ schaltung 274 ein Steuersignal 294 aus, das die Master-Daten- Latchschaltung 278 zum Zurücksetzen veranlaßt. Wenn der FIOCTL- Bus 114 den Setze-Slave-zurück-Zugriffsmodus spezifiziert, gibt die Funktions-Dekodierschaltung 274 ein Steuersignal 298 aus, das die Slave-Daten-Latch-Schaltung 280 zum Zurücksetzen bringt. Wenn der FIOCTL-Bus 114 den Setze- sowohl Master-als- auch-Slave-zurück-Zugriffsmodus spezifiziert, gibt die Funktions-Dekodierschaltung 274 die Steuersignale 294 und 298 aus, um die Master- und die Slave-Daten-Latchschaltungen 278 und 280 zurückzusetzen.

Wenn der FIOCTL-Bus 114 den Lade-Master-Zugriffsmodus spe­ zifiziert, gibt die Funktions-Dekodierschaltung 274 ein Steuer­ signal 292 aus, das die Master-Daten-Latchschaltung 278 dazu veranlaßt, vom FIODAT-Bus 112 zu laden.

Wenn der FIOCTL-Bus 114 den Übertrage-Master-an-Slave- Zugriffsmodus spezifiziert, gibt die Funktions-Dekodier­ schaltung 274 ein Steuersignal 296 aus, das die Slave-Daten- Latchschaltung 280 dazu veranlaßt, von dem Ausgang 284 der Master-Daten-Latchschaltung 278 zu laden.

Wenn der FIOCTL-Bus 114 den Lade-Master/Übertrage-an- Slave-Zugriffsmodus spezifiziert, gibt die Funktions-Dekodier­ schaltung 274 das Steuersignal 292 aus, welches bewirkt, daß die Master-Daten-Latchschaltung 278 von dem FIODAT-Bus 112 lädt. Die Funktions-Dekodierschaltung 274 gibt außerdem das Steuersignal 296 aus, welches bewirkt, daß die Slave-Daten- Latchschaltung 280 vom Ausgang 284 der Master-Daten-Latch­ schaltung 278 lädt.

Die CPU 410 sperrt die Flash-Zellenblöcke der Flash-Matrix 20, indem sie Sperr-Steuerbefehle an die Schnitt­ stellenschaltung 40 über den Host-Bus 430 überträgt. Jeder Sperr-Steuer­ befehl spezifiziert einen der Flash-Zellenblöcke der Flash-Ma­ trix 20. Die Befehls-Zustandsmaschine 210 reiht die Sperr- Steuerbefehle an die Flash-Matrix-Steuereinrichtung 50 in die Operationswarteschlange 214 ein.

Die Flash-Matrix-Steuereinrichtung 50 führt den Sperre- Flash-Block-Befehl durch Laden der Steuerregister in die Steuer­ registerschaltung 80 derart, daß die Block-Daten-Zeilen-Dekodie­ reinrichtung 120 gesperrt und die Block-Status-Zeilen- Dekodiereinrichtung 122 freigegeben wird aus. Die Flash-Matrix- Steuereinrichtung 50 adressiert dann den Block-Statusbereich des Flash-Zellenblockes, der in dem Sperre-Flash-Block-Befehl spezifiziert ist. Die Flash-Matrix-Steuereinrichtung 50 setzt dann das Sperr-Bit in dem Block-Statusbereich auf den logischen Zustand 1. Danach lädt die Flash-Matrix-Steuereinrichtung 50 die Steuerregister der Steuerregisterschaltung 80 derart, daß die Block-Status-Zeilen-Dekodiereinrichtung 122 gesperrt und die Block-Daten-Zeilen-Dekodiereinrichtung 120 für den nor­ malen Zugriff der Flash-Matrix 20 freigegeben wird.

Die CPU 410 hebt Sperrungen der Flash-Zellenblöcke der Flash-Matrix 20 auf, indem sie einen an den ent­ sprechenden Flash-Zellenblock gerichteten Löschbefehl an die Schnittstellenschaltung 40 über den Host-Bus 430 überträgt, wobei das Schreibschutz-Pin auf "1" getrieben wird. Der Lösche-Flash- Block-Befehl spezifiziert den Flash-Zellenblock. Die Befehls- Zustandsmaschine 210 reiht den Lösche-Flash-Block-Befehl an die Flash-Matrix-Steuereinrichtung 50 in die Warteschlange ein. Die Flash-Matrix-Steuereinrichtung 50 führt den Lösche-Flash-Block- Befehl durch Löschen des Daten- und des Block-Status-Bereichs des Flash-Zellenblocks aus.

Alternativ kann die CPU 410 gleichzeitig Flash-Zellen­ blöcke der Flash-Matrix 20 löschen und Sperrungen aufheben. Die CPU 410 treibt zunächst das Schreibschutz-Pin des Flash- Speicherbauelementes 421 auf einen logischen Zustand 1, um den Schreibschutzmechanismus zu deaktivieren. Danach überträgt die CPU 410 einen Lösche-Flash-Zellenblock-Befehl an die Schnittstellenschaltung 40. Der Lösche-Flash-Zellenblock-Befehl spezifiziert einen Flash-Zellenblock in der Flash-Matrix 20. Die Schnittstellenschaltung 40 reiht den Lösche-Flash-Zellen­ block-Befehl an die Flash-Matrix-Steuereinrichtung 50 in die Warteschlange ein.

Die Flash-Matrix-Steuereinrichtung 50 führt den Lösche- Flash-Zellenblock-Befehl durch Ausführen einer Löschoperation an dem spezifizierten Flash-Zellenblock durch, einschließlich dem Block-Datenbereich und dem Block-Statusbereich. Das Löschen des Block-Statusbereichs löscht die Sperr-Zelle auf eine lo­ gischen Zustand 1, wodurch der Flash-Zellenblock im Ergebnis freigegeben wird. Die CPU 410 treibt danach den Schreibschutz- Pin des Flash-Speicherbauelementes 421 auf einen logischen Zu­ stand 0, um den Schreibschutzmechanismus erneut zu akti­ vieren.

Fig. 6a zeigt die Arbeitsweise der Logik in dem Flash- Speicherbauelement 421, die ein GESPERRT-Hardware-Flag erzeugt. Das GESPERRT-Hardware-Flag wird von der Flash-Matrix-Steuereinrichtung 50 als eine Hardware-Verzweigungs­ bedingung geprüft. Das GESPERRT-Hardware-Flag wird von einer Kombination des lo­ gischen Zustandes des Schreibschutz-Pins des Flash-Speicher­ bauelementes 421 und des Block-Freigegeben-Flags in den Block- Statusregistern des BSR 216 erzeugt.

Das GESPERRT-Hardware-Flag wird von einer NOR-Funktion des zu dem für die Programmier/Löschoperation spezifizierten Flash- Zellenblock gehörigen Block-Freigegeben-Flags und des Eingangs­ signals von dem Schreibschutz-Pin (WP PIN) des Flash-Speicher­ bauelementes 421 erzeugt.

Das GESPERRT-Hardware-Flag hat den logischen Zustand 0, wenn entweder das Block-Freigegeben-Flag gesetzt ist oder der Schreibschutzmechanismus deaktiviert ist. Das GESPERRT-Hard­ ware-Flag hat den logischen Zustand 1, wenn das Block-Freigegeben- Flag gelöscht ist und der Schreibschutzmechanismus akti­ viert ist. Das GESPERRT-Hardware-Flag wird von der Flash-Ma­ trix-Steuereinrichtung 50 geprüft, wenn eine Programmier- oder Löschoperation auf der Flashmatrix durchgeführt wird.

Fig. 6b ist ein Ablaufdiagramm, das die Wechselwirkung zwischen dem GESPERRT-Hardware-Flag und der Ausführung einer Programmier/Löschoperation durch die Flash-Matrix-Steuer­ einrichtung 50 veranschaulicht.

Im Zustand 200 sendet die Flash-Matrix-Steuereinrichtung 50 eine Programmier- oder Löschoperation in Abhängigkeit von einem von der Schnittstellenschaltung 40 empfangenen Befehl. Im Entscheidungszustand 202 überprüft die Flash-Matrix-Steuer­ einrichtung 50 das GESPERRT-Hardware-Flag. Wenn das GESPERRT- Hardware-Flag nicht auf den logischen Zustand 1 gesetzt ist, dann geht die Steuerung auf den Zustand 212 über, um die Pro­ grammier/Löschoperation fortzusetzen.

Wenn das GESPERRT-Hardware-Flag in dem Entscheidungs­ zustand 202 auf 1 gesetzt ist, dann geht die Steuerung zu dem Zustand 204. Im Zustand 204 liest die Flash-Matrix-Steuer­ einrichtung 50 den Block-Statusbereich des ausgewählten Flash- Zellenblocks. Danach im Zustand 206 bringt die Flash-Matrix- Steuereinrichtung 50 das Sperr-Bit aus dem Block-Statusbereich in das Block-Freigegeben-Flag des Block-Statusregisters in dem BSR 216. Die Flash-Matrix-Steuereinrichtung 50 greift mit Hilfe der Steuerzugriffsschaltung 60 auf das ausgewählte Block- Statusregister in dem BSR 216 über den zentralen Steuerbus 100 zu. Danach im Entscheidungszustand 208 überprüft die Flash-Ma­ trix-Steuereinrichtung 50 das GESPERRT-Hardware-Flag erneut. Wenn das GESPERRT-Hardware-Flag im Zustand 208 weiter auf 1 gesetzt ist, geht die Steuerung auf den Zustand 210 über, um einen Fehler zu melden. Ein Fehler wird gemeldet, weil eine Programmier/Löschoperation auf einem gesperrten Flash-Zellenblock der Flash-Matrix 20 versucht wurde. Wenn das GESPERRT-Hardware-Flag im Entscheidungszustand 208 nicht gesetzt ist, geht die Steuerung auf den Zustand 212 über, um die Programmier/Löschfunktion fortzusetzen.

Claims (7)

1. Flash-Speicherbauelement mit
einer Flash-Zellenmatrix (20) mit wenigstens einem Block, wobei der Block einen Block-Datenbereich und einen Block-Statusbereich aufweist und der Block-Statusbereich ei­ ne Sperrzelle aufweist, die anzeigt, ob der Block eine Schreibzugriffssperre aufweist;
einer Block-Statusregisterschaltung (216), die wenig­ stens ein Block-Statusregister aufweist, wobei das Block- Statusregister ein Block-Freigegeben-Statusbit für den Block speichert;
einer Schaltung zum Abtasten eines Schreibschutz-Ein­ gangssignals von einem Schreibschutzpin des Flash-Speicher­ bauelementes, wobei das Schreibschutz-Eingangssignal an­ zeigt, ob die Schreibzugriffssperre freigegeben oder ge­ sperrt ist, und
einer Flash-Matrix-Steuereinrichtung (50), die einen auf den Block gerichteten Programmier- oder Löschbefehl über ei­ nen Host-Bus (430) empfangen kann, wobei die Flash-Matrix- Steuereinrichtung (50) nach Empfang des Programmier- oder Löschbefehls ein Sperrbit aus der Sperrzelle liest und das Sperrbit in dem Block-Freigegeben-Statusbit in dem Block- Statusregister (216) für den Block speichert, wobei die Flash-Matrix-Steuereinrichtung (50) einen Fehler meldet, wenn das Schreibschutz-Eingangssignal anzeigt, daß die Schreibzugriffssperre freigegeben ist, und wenn das Block- Freigegeben-Statusbit in dem Block-Statusregister (216) für den Block anzeigt, daß der Block die Schreibzugriffssperre aufweist.

2. Flash-Speicherbauelement nach Anspruch 1, dadurch ge­ kennzeichnet, daß das Flash-Speicherbauelement die Program­ mier- oder Löschoperation auf dem Block ausführt, wenn das Schreibschutz-Eingangssignal anzeigt, daß die Schreibzu­ griffssperre gesperrt ist und/oder wenn das Block-Freigege­ ben-Statusbit in dem zu dem Block gehörigen Block-Statusre­ gister anzeigt, daß der Block die Schreibzugriffssperre nicht aufweist.

3. Flash-Speicherbauelement nach Anspruch 1 oder 2, da­ durch gekennzeichnet, daß die Löschoperation auf dem Block die Schreibzugriffssperre auf dem Block durch Löschen der Sperrzelle zurücknimmt.

4. Flash-Speicherbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß eine Einschalt-Sequenz in dem Flash-Speicherbauelement das Block-Freigegeben-Statusbit in dem Block-Statusregister setzt, um anzuzeigen, daß der Block die Schreibzugriffssperre aufweist.

5. Flash-Speicherbauelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Block-Statusbereich außerdem einen Satz von Statuszellen aufweist, die eine eine Anzahl von Programmieroperationen auf dem Block anzeigende Zykluszählung speichern.

6. Flash-Speicherbauelement nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Block-Statusbereich außerdem einen Satz von Impulszählzellen aufweist, die einen eine Anzahl von Impulsen während einer letzten Löschoperati­ on auf dem Block anzeigenden Impulszählwert speichern.

7. Computersystem mit
einem Hauptspeicher (420), der einen Satz von Schreibda­ ten für eine Programmieroperation speichert;
einer zentralen Verarbeitungseinrichtung (410), die die Schreibdaten von dem Hauptspeicher (420) liest und einen Schreibbefehl sowie die Schreibdaten über einen Host-Bus (430) überträgt; und
einem mit der zentralen Verarbeitungseinrichtung (410) zum Empfangen von Befehlen, Daten und eines Schreibschutz- Eingangssignals gekoppeltes Flash-Speicherbauelement nach einem der Ansprüche 1 bis 6.