DE4344231A1

DE4344231A1 - Integrierte Schaltungsvorrichtung und Verfahren zur Herstellung derselben

Info

Publication number: DE4344231A1
Application number: DE4344231A
Authority: DE
Inventors: Kazuhiro Sakashita; Isao Takimoto; Terukazu Yusa; Takeshi Hashizume; Tatsunori Komoike
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-01-14
Filing date: 1993-12-23
Publication date: 1994-07-21
Anticipated expiration: 2013-12-24
Also published as: KR0123261B1; JPH06216352A; KR940018949A; JP3224885B2; DE4344231C2; US5493506A

Description

Die vorliegende Erfindung bezieht sich auf eine integrierte Schaltungsvorrichtung, die eine Schaltung mit arithmetischen Funktionen ermöglicht, und genauer auf eine integrierte Schal tungsvorrichtung, die unter Verwendung eines Gate-Array-Entwurf systems verwirklicht wird, und auf ein Verfahren zur Herstellung derselben.

In der Vergangenheit wurde bei elektronischen Schaltungsvorrich tungen rapide Fortschritte gemacht, und der Bedarf einer Entwick lung in kurzer Zeit von hochspeziellen und sehr leistungsstarken Vorrichtungen hat sich verstärkt. Integrierte Schaltungsvorrich tungen, die der Schlüssel zu der kurzzeitigen Entwicklung der elektronischen Schaltungsvorrichtungen sind, werden auch mit ei ner kurzen Entwicklungszeit und hoher Leistung und hoher Funktio nalität benötigt. Eine Schaltung zur Ausführung hochfunktionaler (spezieller) arithmetischer Operationen durch die Kombination verschiedener funktioneller Schaltungen wie Arithmetikschaltun gen, Registerschaltungen und Logikschaltungen, welche ein Typ der integrierten Schaltungsvorrichtungen ist (im folgenden als Bit- Slice-Schaltung bezeichnet), wurde unter Verwendung eines Kunden designs oder eines Designsystems auf Zellbasis für hohe Leistun gen wie hohe Betriebsgeschwindigkeit entwickelt.

Es gibt einen Bedarf zur weiteren Reduzierung des Entwicklungs zeitraumes einer Bit-Slice-Schaltung mit hoher Leistung und hoher Funktionalität. Das Kundendesign- oder Zellbasisdesignsystem ist jedoch ungeeignet, um die Anforderung der Zeitdauerreduzierung zu erfüllen.

Es ist Aufgabe der vorliegenden Erfindung eine integrierte Schal tungsvorrichtung, die in einem kürzeren Zeitraum ohne Verminde rung des Integrationsgrades, der Betriebsgeschwindigkeit oder der Geschwindigkeitsgleichförmigkeit derselben entwickelt werden kann, und eine Verfahren zur Herstellung derselben zu ermögli chen.

Diese Aufgabe wird gelöst durch eine integrierte Schaltungsvor richtung nach Anspruch 1 oder ein Verfahren nach Anspruch 30 oder 33 oder 35 oder 36.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekenn zeichnet.

Entsprechend einer Ausführungsform weist eine integrierte Schal tungsvorrichtung eine Mehrzahl von Bit-Slice-Zellen auf, die je weils mindestens eine funktionale Schaltung zur Erzielung einer vorbestimmten Funktion aufweisen, wobei die mindestens eine funk tionale Schaltung in jeder der Bit-Slice-Zellen in mindestens einer Zeile angeordnet und verbunden bzw. verdrahtet ist.

Bevorzugterweise ist die mindestens eine funktionale Schaltung in einer Mehrzahl von Zeilen in mindestens einer Bit-Slice-Zellen angeordnet.

Bevorzugterweise ist die mindestens eine funktionale Schaltung in einer Zeile in jeder der Bit-Slice-Zellen angeordnet.

Bevorzugterweise bilden die funktionalen Schaltungen, die diesel be Funktion ermöglichen, einen funktionalen Block, und die funk tionalen Schaltungen sind für jeden funktionalen Block in einer Spalte angeordnet.

Bevorzugterweise weist die integrierte Schaltungsvorrichtung wei ter einen Takttreiber zum Treiben der funktionalen Schaltungen auf, und die integrierte Schaltungsvorrichtung ist in einen er sten Bereich, in welchem die Bit-Slice-Zellen angeordnet sind, und einen zweiten Bereich, in welchem der Takttreiber angeordnet ist, aufgeteilt.

Bevorzugterweise ist die integrierte Schaltungsvorrichtung in einen ersten Bereich, in welchem die Bit-Slice-Zellen angeordnet sind, und einen zweiten Bereich, der von dem ersten Bereich un terschiedlich ist, aufgeteilt, und die integrierte Schaltungsvor richtung weist weiter eine Verbindungsleitung und eine Speicher schaltung, die mit den funktionalen Schaltungen durch die Verbin dungsleitung verbunden ist, und die in dem zweiten Bereich so angeordnet ist, daß die Gesamtlänge der Verbindungsleitung mini miert ist, auf.

Bei der integrierten Schaltungsvorrichtung werden Daten bzw. ein Wert, die zur Verarbeitung in den Bit-Slice-Zellen verwendet wer den, übertragen bzw. fortgepflanzt.

Die integrierte Schaltungsvorrichtung, bei der die Länge von Lei tungen zwischen den funktionalen Schaltungen nicht unnötig lang ist, kann einen verminderten Integrationsgrad und eine verlänger te Verzögerungszeit verhindern.

Ein Verfahren zur Herstellung einer integrierten Schaltungsvor richtung weist die Schritte (a) Ausführen eines Logikentwurfes für eine integrierte Schaltung, die eine vorbestimmte Verarbei tung ausführt, zur Bestimmung einer Logikdesignschaltung; (b) Teilen der Logikdesignschaltung in Einheiten vorbestimmter Be triebsabläufe zur Bestimmung einer Mehrzahl von Bit-Slice-Zellen, die jeweils mindestens eine funktionale Schaltung zum Erreichen (Ausführen) einer vorbestimmten Funktion aufweisen; (c) Spezifi zieren eines vorbestimmten Bereiches; (d) Anordnen der Bit-Slice- Zellen im allgemeinen parallel in dem vorbestimmten Bereich; und (e) Bestimmen des Verlaufs der Verdrahtung zwischen den funktio nalen Schaltungen auf.

Nach einem weiteren Aspekt weist das Verfahren die Schritte (a) Ausführen eines Logikentwurfes für eine integrierte Schaltung, die eine vorbestimmte Verarbeitung ausführt, zur Bestimmung einer Logikdesignschaltung; (b) Teilen der Logikdesignschaltung zur Bestimmung einer Mehrzahl von funktionalen Schaltungsblöcken, die jeweils mindestens eine funktionale Schaltung zum Erreichen (Aus führen) derselben Funktion aufweisen; (c) Spezifizieren eines vorbestimmten Bereiches; (d) Teilen des vorbestimmten Bereiches in Einheiten der vorbestimmten Verarbeitung zur Bestimmung von Bitbereichen; (e) Anordnen der funktionalen Schaltungsblöcke über mindestens zwei der Bitbereiche; und (f) Bestimmen des Verlaufs der Verdrahtung zwischen den funktionalen Schaltungen auf.

Bevorzugterweise weist der Schritt (b) den Schritt (b-1) Teilen der funktionalen Schaltungsblöcke in Einheiten der vorbestimmten Verarbeitung, bzw. der Schritt (e) den Schritt (e-1) Anordnen der funktionalen Schaltungen in den Bitbereichen entsprechend der Verarbeitungseinheiten auf.

Nach einem weiteren Aspekt weist das Verfahren die Schritte (a) Ausführen eines Logikentwurfes für eine integrierte Schaltung, die eine vorbestimmte Verarbeitung ausführt, zur Bestimmung einer Logikdesignschaltung; (b) Teilen der Logikdesignschaltung in funktionale Schaltungen jeweils zum Ausführen einer vorbestimmten Funktion; (c) Spezifizieren eines vorbestimmten Bereiches; (d) Teilen des vorbestimmten Bereiches in Einheiten der vorbestimmten Verarbeitung zur Bestimmung von Bitbereichen; (e) Anordnen der funktionalen Schaltungen in den Bitbereichen; und (f) Bestimmen des Verlaufs der Verdrahtung zwischen den funktionalen Schaltun gen auf.

Nach einem weiteren Aspekt weist das Verfahren die Schritte (a) Spezifizieren eines vorbestimmten Bereiches; (b) Anordnen eines Verbindungsanschlusses an einer Kante des vorbestimmten Berei ches; (c) Anordnen einer Mehrzahl von Bit-Slice-Zellen im allge meinen parallel in dem vorbestimmten Bereich, wobei jeder der Bit-Slice-Zellen mindestens eine funktionale Schaltung zum Errei chen einer vorbestimmten Funktion aufweist; (d) Anordnen der funktionalen Schaltungen in jeder der Bit-Slice-Zellen; und (e) Bestimmen des Verlaufes der Verdrahtung zwischen den funktionalen Schaltungen auf.

Bei dem Verfahren werden die Wege, über welche Daten in den Ein heiten der Verarbeitung übertragen bzw. fortgeplanzt werden, im allgemeinen parallel angeordnet.

Das Verfahren, bei dem das Gate-Array-Designsystem angewendet und eine funktionale Schaltung in jeder der Verarbeitungseinheiten angeordnet wird, ermöglicht einen Kurzzeitentwurf der integrier ten Schaltungsvorrichtung.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figu ren.

Von den Figuren zeigen:

Fig. 1 eine Blockdarstellung, die eine erste Ausfüh rungsform darstellt;

Fig. 2 eine Blockdarstellung, die eine zweite Aus führungsform darstellt;

Fig. 3 bis 5 Blockdarstellungen, die eine dritte Ausfüh rungsform zeigen;

Fig. 6 eine Blockdarstellung, die eine vierte Aus führungsform zeigt;

Fig. 7 bis 9 konzeptionell Stromversorgungsleitungen, an gewendet auf die ersten bis vierten Ausfüh rungsformen;

Fig. 10 bis 12 konzeptionell Taktleitungen, angewendet auf die ersten bis vierten Ausführungsformen;

Fig. 13 bis 15 Blockdarstellungen, die eine fünfte Ausfüh rungsform zeigen;

Fig. 16 bis 18 konzeptionell Stromversorgungsleitungen, an gewendet auf die fünfte Ausführungsform;

Fig. 19 bis 21 Blockdarstellungen, die die fünfte Ausfüh rungsform zeigen;

Fig. 22 bis 24 konzeptionell Stromversorgungsleitungen, an gewendet auf die fünfte Ausführungsform;

Fig. 25 ein Ablaufdiagramm, das eine sechste Ausfüh rungsform illustriert;

Fig. 26 und 27 konzeptionell die sechste Ausführungsform;

Fig. 28 ein Ablaufdiagramm, das eine siebte Ausfüh rungsform illustriert;

Fig. 29 und 30 konzeptionell die siebte Ausführungsform;

Fig. 31 ein Ablaufdiagramm, das eine achte Ausfüh rungsform illustriert;

Fig. 32 bis 34 konzeptionell die achte Ausführungsform;

Fig. 35 ein Ablaufdiagramm, das eine neunte Ausfüh rungsform illustriert;

Fig. 36 und 37 konzeptionell die neunte Ausführungsform;

Fig. 38 ein Ablaufdiagramm, das eine achte Ausfüh rungsform illustriert;

Fig. 39 konzeptionell die zehnte Ausführungsform;

Fig. 40 ein Ablaufdiagramm, das eine elfte Ausfüh rungsform illustriert;

Fig. 41 ein Ablaufdiagramm, daß die grundlegende Idee illustriert; und

Fig. 42 und 43 Blockdarstellungen, die die grundlegende Idee illustrieren.

A. Grundlegende Idee

Vor der Beschreibung der bevorzugten Ausführungsformen wird die grundlegende Idee der vorliegenden Erfindung im folgenden be schrieben. Es wird unterstellt, daß das Gate-Array-Designsystem die Ausführung der frühen Entwicklung von Bit-Slice-Schaltungen (mikroprogrammierbaren Prozessorschaltungen, kaskadierbaren Pro zessoren) ist. Bei dem Gate-Array-Designsystem werden jedoch Lo gikschaltungen, die eine Bit-Slice-Schaltung bilden, manchmal in verteilter Beziehung bzw. Anordnung auf einer integrierten Schal tungsvorrichtung angeordnet, was in einer Verdrahtung mit einer großen Lastkapazität resultiert. In einigen Fällen ist es für die bloße Anwendung des Gate-Array-Designsystems auf eine Bit-Slice- Schaltung schwierig, konstant hohe Leistung wie einen höheren Integrationsgrad, höhere Betriebsgeschwindigkeiten und Geschwin digkeitsgleichförmigkeit zu erreichen.

Fig. 41 illustriert den Ablauf der Entwicklung einer Bit-Slice- Schaltung unter Verwendung des herkömmlichen Gate-Array-Designsy stems. Bei der bloßen Anwendung des herkömmlichen Gate-Array-De signsystems auf die Entwicklung der Bit-Slice-Schaltung folgt der Schritt der Anordnung und der Verlaufsplanung (Verlauf der Ver drahtung) (Schritt S72) unmittelbar auf die Vollendung des Logik entwurfs (Schritt S71). Der Schritt der Anordnungen und der Ver laufsplanung wird wiederholt, bis die Leistungen, die durch die ursprünglichen Spezifikationen festgelegt sind, erfüllt werden. Ein solcher Ablauf verursacht eine Verlängerung des Entwicklungs zeitraums aufgrund des wiederholten Anordnungs- und Ver laufsplanungsschrittes bis zur Erfüllung der ursprünglichen Schaltungsspezifikationen.

Fig. 42 illustriert eine Bit-Slice-Schaltung, die durch den Ent wicklungsablauf aus Fig. 41 ermöglicht wird. Eine Bit-Slice- Schaltung 6 ist in einer integrierten Schaltungsvorrichtung 1 vorgesehen und weist Arithmetikschaltungen 2a bis 2c, Register schaltungen 3a bis 3c, 4a bis 4c und Logikschaltungen 5a bis 5c auf. Diese verschiedenen funktionalen Schaltungen sind in funk tionalen Schaltungsblöcken 7a, 7b, 7c bzw. 7d enthalten.

Es gibt drei Wege der Fortpflanzung von Daten für arithmetische Operationen in der Bit-Slice-Schaltung 6, das ist 3a-2a-5a-4a, 3b-2b-5b-4b, 3c-2c-5c-4c, die jeweils einem Bit der arithmeti schen Operation entsprechen. In Fig. 42 ist die Bit-Slice-Schal tung 6, welche drei Wege der Übertragung für drei Bits aufweist, eine 3-Bit Bit-Slice-Schaltung. (Ähnlich weist eine n-Bit Bit- Slice-Schaltung n Wege der Datenübertragung auf).

Ein Bit (die Einheit der Verarbeitung in der Bit-Slice-Schaltung) der Daten, die durch die Bit-Slice-Schaltung 6 akzeptiert werden, wird in der Registerschaltung 3a gehalten und dann an die Arith metikschaltung 2a in Antwort ein nicht gezeigtes Taktsignal über tragen. Der Wert, der in der Arithmetikschaltung 2a der arithme tischen Operation unterworfen wird, wird in der Registerschaltung 4a gehalten und dann an die Logikschaltung 5a in Antwort auf das Taktsignal übertragen. Der Wert wird einer logischen Verarbeitung in der Logikschaltung 5a unterworfen und dann von der Bit-Slice- Schaltung 6 ausgegeben. Andere Bits der Daten, die von der Bit- Slice-Schaltung 6 akzeptiert sind, werden denselben Verarbei tungsabläufen entlang den Wegen der Übertragung unterworfen, und dann von der Bit-Slice-Schaltung 6 ausgegeben.

In der Bit-Slice-Schaltung 6, die durch die bloße Anwendung des herkömmlichen Gate-Array-Designsystems geliefert wurde, welche die oben erwähnte Struktur hat, sind die funktionalen Schaltun gen, die die Bit-Slice-Schaltung 6 bilden, in einigen Fällen in verteilter Anordnung auf der integrierten Schaltungsvorrichtung 1 angeordnet. Das Resultat kann eine vergrößerte Verdrahtungslänge zwischen den funktionalen Einheiten, ein verminderter Integra tionsgrad und eine verlängerte Verzögerungszeit sein.

Fig. 43 illustriert die integrierte Schaltungsvorrichtung 1, auf die das konventionelle Gate-Array-Designsystem angewendet wurde, um eine Kernschaltung 10 inklusive der Bit-Slice-Schaltung 6 und einer Speicherschaltung 8 zum Halten des Steuersignals der Bit- Slice-Schaltung 6 zu ermöglichen. Eingabeanschlüsse 11a bis 11i der Bit-Slice-Schaltung 6 sind mit Ausgabeanschlüssen 8a bis 8i der Speicherschaltung 8 entsprechend verbunden, und empfangen das Steuersignal, das in der Speicherschaltung 8 gehalten ist. Das Steuersignal steuert die Ausführung der arithmetischen Operatio nen in der Bit-Slice-Schaltung 6. In der Kernschaltung 10 sind die Speicherschaltung 8 und die Bit-Slice-Schaltung 6 manchmal in verteilter Beziehung angeordnet, was in einer gesteigerten Ver drahtungslänge zwischen den Eingabeanschlüssen 11a bis 11i und den Ausgabeanschlüssen 8a bis 8i, einem verminderten Integra tionsgrad und einer verlängerten Verzögerungszeit resultiert.

Dies erzeugt die Notwendigkeit der Verhinderung der Verschlechte rung des Integrationsgrades und der Verzögerungszeit bei der An wendung des Gate-Array-Designsystems auf die Kurzzeitentwicklung der Bit-Slice-Schaltung. Daher werden bei der vorliegenden Erfin dung die Anordnung und die Verdrahtungsplanung unter Berücksich tigung der Position der funktionalen Einheiten vorgenommen.

Entsprechend der grundlegenden Idee der vorliegenden Erfindung sind die funktionalen Schaltungen, die die Bit-Slice-Schaltung bilden, in Einheiten von Bit-Slice-Zellen, die die funktionalen Schaltungen für jeden Weg der Übertragung (das heißt, für jede Verarbeitungseinheit) enthalten, angeordnet, und die Bit-Slice- Schaltung wird mit Integrationsgrad und Geschwindigkeiten, die in den Bit-Slice-Zellen optimiert sind, ausgebildet.

B. Bevorzugte Ausführungsformen der Struktur der Bit-Slice-Schal tung (B-1) Erste bevorzugte Ausführungsform

Fig. 1 ist eine Blockdarstellung der Bit-Slice-Schaltung ent sprechend einer ersten Ausführungsform. Die funktionalen Schal tungen für jeden Übertragungsweg sind in einer Zeile zur Ausbil dung einer Bit-Slice-Zelle angeordnet. Zum Beispiel bilden die Registerschaltung 3a, die Arithmetikschaltung 2a, die Register schaltung 4a, und die Logikschaltung 5a eine Bit-Slice-Zelle 12a entsprechend einem Übertragungsweg, der die Schaltungen 3a, 2a, 4a, 5a in dieser Reihenfolge verbindet. Ähnlich bilden die Arith metikschaltung 2b, die Registerschaltungen 3b, 4b und die Logik schaltung 5b eine Bit-Slice-Zelle 12b, und die Arithmetikschal tung 2c, die Registerschaltungen 3c, 4c, und die Logikschaltung 5c bilden eine Bit-Slice-Zelle 12c. Die Bit-Slice-Zellen 12a bis 12c sind in einer Richtung angeordnet.

Obwohl die Bit-Slice-Zellen in Fig. 1 für drei Bit gezeigt sind, können mehr Bit-Slice-Zellen zum Ausführen gewünschter Funktionen ausgebildet werden.

Die Bit-Slice-Schaltung kann mit den Bit-Slice-Zellen als Einhei ten in dieser Art ausgebildet sein, und die funktionalen Schal tungen werden für jede Bit-Slice-Zelle angeordnet, um dadurch den Integrationsgrad zu erhöhen und die Betriebsgeschwindigkeit gleichförmig zu machen. Die Ausführung von Anordnung und Verdrah tungsverlaufsplanung erlaubt den erhöhten Integrationsgrad und die gleichförmigen Betriebsgeschwindigkeiten über die gesamte Bit-Slice-Schaltung. Derart stört die Anwendung des Gate-Array- Designsystems auf die Bit-Slice-Schaltung die Leistungen nicht, erlaubt aber die Kurzzeitentwicklung der Bit-Slice-Schaltung.

Für welche Bitoperation die funktionalen Schaltungen zu Verwenden sind, oder in welcher Bit-Slice-Zelle die funktionalen Schaltun gen anzuordnen sind, ist manchmal aus Gründen der Struktur der funktionalen Schaltungsblöcke nicht spezifiziert. Die erste Aus führungsform kann auf solche funktionale Schaltungen angewendet werden, indem sie in irgendeiner Bit-Slice-Zelle angeordnet wer den, nachdem die Bit-Slice-Schaltung mit den Bit-Slice-Zellen als Einheiten ausgebildet ist.

(B-2) Zweite bevorzugte Ausführungsform

Fig. 2 ist eine Blockdarstellung der Bit-Slice-Schaltung ent sprechend einer zweiten Ausführungsform. Die funktionalen Schal tungen für jeden Ausbreitungs- bzw. Übertragungsweg sind in der selben Art wie bei der ersten Ausführungsform in einer Zeile zur Ausbildung der Bit-Slice-Zellen 12a bis 12c angeordnet. Die An ordnungs- und Verlaufsplanungspositionen der funktionalen Schal tungen in den Bit-Slice-Zellen 12a bis 12c sind über die Bit-Sli ce-Zellen gleichförmig.

Zum Beispiel weist der funktionale Schaltungsblock 7a die Arith metikschaltungen 2a bis 2c mit derselben Funktion der arithmeti schen Verarbeitung auf und ist im allgemeinen senkrecht zu den Bit-Slice-Zellen 12a bis 12c angeordnet. Dementsprechend sind die Arithmetikschaltungen 2a bis 2c allgemein in einer Linie über die verschiedenen Bit-Slice-Zellen bzw. diese kreuzend verdrahtet. Gleichartig sind der funktionale Schaltungsblock 7b mit den Regi sterschaltungen 3a bis 3c, die dieselbe Funktion des Datenhaltens aufweisen, der funktionale Schaltungsblock 7c mit den Register schaltungen 4a bis 4c und der funktionale Schaltungsblock 7d, der die Logikschaltungen 5a bis 5a mit derselben Funktion des logi schen Datenverarbeitens aufweist, im allgemeinen orthogonal zu den Bit-Slice-Zellen 12a bis 12c angeordnet.

In der Bit-Slice-Schaltung, in der die Anordnungs- und Verlaufs planungspositionen der funktionalen Schaltungen gleichmäßig über die Bit-Slice-Zellen sind, ist die Verdrahtung zwischen den funk tionalen Schaltungen mit derselben Funktion, d. h. die Verdrahtung für jeden funktionalen Schaltungsblock, allgemein in Linienform vereinfacht. Dieses erhöht den Integrationsgrad der funktionalen Schaltungsblöcke und erhöht dementsprechend den Integrationsgrad der Bit-Slice-Schaltung.

(B-3) Dritte bevorzugte Ausführungsform

Fig. 3 ist eine Blockdarstellung, die eine dritte Ausführungs form zeigt. Takttreiber 14a bis 14e, die für Taktsignale verwen det werden, die zum Betreiben der Bit-Slice-Schaltung 6 benötigt werden, sind um bzw. entlang des äußeren Umfangs der Bit-Slice- Schaltung 6 vorgesehen.

Das Vorsehen der Takttreiber 14a bis 14e außerhalb der Bit-Slice- Schaltung 6 erhöht den Integrationsgrad eines Innenbereiches der Bit-Slice-Schaltung 6. Die Takttreiber 14a bis 14e können an der Unterseite des äußeren Umfangs der Bit-Slice-Schaltung 6, wie durch die unterbrochenen Linien in Fig. 3 angedeutet, vorgesehen sein.

Wie Fig. 4 zeigt, ist die dritte Ausführungsform auf Takttreiber 15a bis 15d, die für die Taktsignale, die in den Bit-Slice-Zellen 12a bis 12d entsprechend verwendet werden, benötigt werden, an wendbar. In diesem Fall wird der Integrationsgrad in den entspre chenden Bit-Slice-Zellen erhöht.

Wie Fig. 5 zeigt, ist die dritte Ausführungsform auf Takttreiber 13a bis 13d, die für die Taktsignale, die in den funktionalen Schaltungsblöcken 7a bis 7d entsprechend verwendet werden, benö tigt werden, anwendbar. In diesem Fall wird der Integrationsgrad der entsprechenden funktionalen Schaltungsblöcke erhöht.

Derart erhöht die dritte Ausführungsform den Integrationsgrad der Bit-Slice-Schaltung.

(B-4) Vierte bevorzugte Ausführungsform

Bei der ersten und zweiten Ausführungsform ist eine Bit-Slice- Zelle in einer Zeile der Bit-Slice-Schaltung 6 angeordnet. Eine Bit-Slice-Zelle kann in zwei aufgeteilt werden, um in zwei Zeilen angeordnet zu werden.

Fig. 6 illustriert konzeptionell die Bit-Slice-Zelle der Bit- Slice-Schaltung entsprechend einer vierten Ausführungsform. Eine ungeteilte Bit-Slice-Zelle 12 ist in einer Zeile angeordnet. Die Bit-Slice-Zelle 12 ist passend in zwei halbe Bit-Slice-Zellen 121, 122, die senkrecht angeordnet sind, geteilt. Die Bit-Slice- Zelle für ein Bit ist in zwei Zeilen angeordnet, was der Konfigu ration des Bereichs der Bit-Slice-Schaltung einen Freiheitsgrad erlaubt.

Als Folge hat auch die Konfiguration der Bit-Slice-Schaltung 6 den Freiheitsgrad. Derart wird die Bit-Slice-Schaltung 6 mit Schaltungen, die in anderen Bereichen als dem Bereich der Bit- Slice-Schaltung 6 angeordnet sind, gut ausgerichtet, wenn die integrierte Schaltung 1 entworfen wird, wodurch die Redundanz (bzw. Überbestimmtheit) der Schaltung reduziert und der Integra tionsgrad erhöht wird.

(B-5) Verlegen der zum Treiben funktionaler Schaltungen verwende ten Treiberleitung

Die folgenden Verfahren sind zum Verlegen einer Treiberleitung, die zum Treiben der funktionalen Schaltungen 2a-2c, 3a-3c, 4a-4c, 5a-5c in der Bit-Slice-Schaltung 6 der ersten bis vierten Ausfüh rungsform benötigt wird, verwendbar.

Fig. 7 bis 9 illustrieren konzeptionell ein Verfahren des Ver legens der Treiberleitung, welche eine Stromversorgungsleitung 16 zum Zuführen von elektrischer Leistung, die zum Treiben der funk tionalen Schaltungen benötigt wird, ist.

Wie Fig. 7 zeigt, kann die Stromversorgungsleitung 16 in ring ähnlicher Form um einen Bereich gelegt werden, in welchem die Bit-Slice-Schaltung 6 anzuordnen ist. Eine solche Anordnung er laubt die Erhöhung des Integrationsgrades in der Bit-Slice-Schal tung 6 und eine stabile Zuführung der elektrischen Leistung, wo durch ein stabiler Betrieb der Bit-Slice-Schaltung 6 und dement sprechend höhere Betriebsgeschwindigkeiten erreicht werden.

Zum Zuführen der Leistungsquelle zu den funktionalen Schaltungen in der Bit-Slice-Schaltung 6, können Leistungsquellenverbindungs leitungen, die mit der Stromversorgungsleitung 16 verbunden sind, in der Bit-Slice-Schaltung 6 verlegt werden.

Fig. 8 zeigt Leistungsquellenverbindungsleitungen 18a bis 18c, die mit dem Stromversorgungsleitungspositionen 19 ausgerichtet verlegt sind, die durch den Master (die Masterschaltung) des Ga te-Arrays spezifiziert sind. Fig. 9 zeigt die Leistungsquellen verbindungsleitungen 18a bis 18c, die in einer nicht ausgerichte ten Beziehung zu den Stromversorgungsleitungspositionen 19, die durch den Master des Gate-Arrays spezifiziert sind, verlegt sind. Die Stromquellenverbindungsleitungen 18a bis 18c zur Zuführung der elektrischen Leistung, die zum Treiben der funktionalen Schaltungen in der Bit-Slice-Schaltung 6 benötigt wird, sind un abhängig von den Stromversorgungsleitungspositionen 19, die durch den Master des Gate-Arrays festgelegt sind, verlegt, wodurch eine stabile Versorgung mit elektrischer Leistung ohne Verschlechte rung des Integrationsgrades des Innenbereiches der Bit-Slice- Schaltung 6 erreicht wird. Dieses ermöglicht einen stabilen Be trieb der Bit-Slice-Schaltung 6 und dementsprechend höhere Be triebsgeschwindigkeiten.

Fig. 10 bis 12 illustrieren konzeptionell ein Verfahren bzw. eine Vorgehensweise zur Verlegung der Treiberleitung, welche eine Taktleitung 17 zum Zuführen von Taktsignalen, die zum Treiben der funktionalen Schaltungen benötigt werden, ist.

Wie Fig. 10 zeigt, kann die Taktleitung 17 in ringähnlicher Form um den Bereich, in welchem die Bit-Slice-Schaltung 6 anzuordnen ist, gelegt sein. Eine solche Anordnung ermöglicht eine Erhöhung des Integrationsgrades der Bit-Slice-Schaltung 6 und die stabile Zuführung von Taktsignalen, wodurch ein stabiler Betrieb der Bit- Slice-Schaltung 6 und dementsprechend höhere Betriebsgeschwindig keiten erreicht werden.

Zum Zuführen der Taktsignale zu den funktionalen Schaltung in der Bit-Slice-Schaltung 6 können Taktverbindungsleitungen, die mit der Taktleitung 17 verbunden sind, in der Bit-Slice-Schaltung 6 gelegt sein.

Fig. 11 zeigt Taktverbindungsleitungen 20a bis 20c, die in einer zu den Taktleitungspositionen 21, die durch den Master des Gate- Arrays festgelegt sind, ausgerichteten Beziehung verlegt bzw. angeordnet sind. Fig. 12 zeigt die Taktverbindungsleitungen 20a bis 20c in einer nicht mit den Taktleitungspositionen 21, die durch den Master des Gate-Arrays spezifiziert sind, in einer Li nie ausgerichteten Beziehung. Die Taktverbindungsleitungen 20a bis 20c zum Zuführen der Taktsignale, die zum Treiben der funk tionalen Schaltungen in der Bit-Slice-Schaltung 6 benötigt wer den, sind unabhängig von den Taktleitungspositionen 21, die durch den Master des Gate-Arrays festgelegt sind, verlegt, wodurch eine stabile Zuführung der Taktsignale ohne Verminderung des Integra tionsgrades des Innenbereiches der Bit-Slice-Schaltung ermöglicht wird. Dieses ermöglicht den stabilen Betrieb der Bit-Slice-Schal tung 6 und dementsprechend höhere Betriebsgeschwindigkeiten.

(B-6) Fünfte bevorzugte Ausführungsform

Fig. 13 bis 15 sind Blockdarstellungen, die die Kernschaltung 10 entsprechend einer fünften Ausführungsform zeigten. Die Kern schaltung 10 weist einen ROM 28, der als eine Speicherschaltung dient, und die Bit-Slice-Schaltung 6 auf, und ist in der inte grierten Schaltungsvorrichtung 1 vorgesehen.

Falls zur Verbindung zwischen dem ROM 28 und der Bit-Slice-Schal tung 6 lange Leitungen vorgesehen sind, gehen solche Auswirkun gen wie, daß die Bit-Slice-Schaltung 6 wie in Fig. 2 gezeigt aufgebaut ist, und daß die Verdrahtungsverlaufsplanung zum Hoch geschwindigkeitsbetrieb in der Bit-Slice-Schaltung 6 vereinfacht wird, verloren. Aus diesem Grund sind der ROM 28 und die Bit-Sli ce-Schaltung 6 in der integrierten Schaltungsvorrichtung 1 so angeordnet, daß die Leitungen zur Verbindung des ROM 28 und der Bit-Slice-Schaltung 6 bei der fünften Ausführungsform minimiert sind.

Wie Fig. 13 zeigt, weist der ROM 28 eine Anschlußgruppe 91 mit den Ausgabeanschlüssen 9a bis 9i auf, und die Bit-Slice-Schaltung 6 weist eine Anschlußgruppe 111 mit den Eingabeanschlüssen 11a bis 11i auf. Eine Leitungsgruppe 31 verbindet die Ausgabean schlüsse 9a bis 9i entsprechend mit den Eingabeanschlüssen 11a bis 11i.

Der ROM 28 und die Bit-Slice-Schaltung 6 sind in einer solchen Weise angeordnet, daß die Gesamtlänge der Leitungen der Leitungs gruppe 31 minimiert ist. Derart wird der Hochgeschwindigkeitsbe trieb der Bit-Slice-Schaltung 6 durch die Verbindung mit dem ROM 28 nicht merklich verschlechtert. Das heißt, daß die Verkürzung der Verzögerungszeit ermöglicht wird. Weiter wird der Integra tionsgrad der Kernschaltung 10 erhöht.

Der ROM 28 ist, wie in Fig. 13 gezeigt, über der Bit-Slice- Schaltung 6 angeordnet, jedoch kann er auch darunter angeordnet sein, so lange die Leitungen der Leitungsgruppe 31 eine minimale Gesamtlänge aufweisen.

Speziell in dem Fall, in dem der ROM 28 eine Anschlußgruppe 92 mit einem Array von Ausgabeanschlüssen 9a bis 9i, die in einer Richtung angeordnet sind, aufweist und die Bit-Slice-Schaltung 6 eine Anschlußgruppe 112 mit einem Array von Eingabeanschlüssen 11a bis 11i, die in einer Richtung angeordnet sind, aufweist, sind die Anschlußgruppen 92 und 112 in gegenüberliegender Weise angeordnet, wie in Fig. 14 gezeigt. Dieses erlaubt die weitere Reduzierung der Gesamtlänge der Leitungen einer Leitungsgruppe 32 zur Verbindung der Anschlußgruppen 92 und 112 und ermöglicht den Hochgeschwindigkeitsbetrieb der Bit-Slice-Schaltung 6, um effi zient zur Verbesserung der Geschwindigkeiten der integrierten Schaltungsvorrichtung 1 beizutragen.

Die Anordnung des ROM 28 und der Bit-Slice-Schaltung 6 so, daß die Eingabeanschlüsse und Ausgabeanschlüsse zur Verbindung ein ander entsprechend gegenüberliegen, ermöglicht, daß die Ge samtlänge der Leitungen einer Leitungsgruppe 33 zur Verbindung dieser weiter reduziert wird, wie in Fig. 15 gezeigt.

Das Verfahren, das in (B-5) beschrieben ist, kann zum Verlegen der Stromversorgungsleitung zur Zuführung elektrischer Leistung zu dem ROM 28, der als die Speicherschaltung dient, verwendet werden.

Die Fig. 16 bis 18 illustrieren konzeptionell einen Modus des Legens einer Stromversorgungsleitung 24 zur Zuführung elektri scher Leistung zum dem ROM 28.

Wie Fig. 16 zeigt, kann die Stromversorgungsleitung 24 in ring ähnlicher Form um einen Bereich gelegt werden, in welchem der ROM 28 anzuordnen ist. Eine solche Anordnung ermöglicht die Erhöhung des Integrationsgrades in dem ROM 28 und die stabile Zuführung von elektrischer Leistung, wodurch ein stabiler Betrieb des ROM 28 und dementsprechend erhöhte Betriebsgeschwindigkeiten erreicht werden.

Zur Zuführung der Leistung zu den funktionalen Schaltungen in dem ROM 28 können in dem ROM 28 Leistungsquellenverbindungsleitungen, die mit der Stromversorgungsleitung 24 verbunden sind, gelegt sein.

Fig. 17 zeigt Leistungsquellenverbindungsleitungen 25a bis 25c, die in ausgerichteter Beziehung mit den Stromversorgungsleitungen 19, die durch den Master des Gate-Array spezifiziert werden, ge legt sind. Fig. 18 zeigt die Leistungsquellenverbindungsleitun gen (Stromverteilungsleitungen) 25a bis 25c, die in einer nicht mit dem Stromversorgungsleitungspositionen 19, die durch den Ma ster des Gate-Array spezifiziert sind, ausgerichteter Beziehung verlegt sind. Die Stromquellenverbindungsleitungen 25a bis 25c zum Zuführen der elektrischen Leistung, die zum Treiben der funk tionalen Schaltungen in dem ROM 28 benötigt wird, sind unabhängig von den Stromversorgungsleitungspositionen 19, die durch die Ma sterschaltung des Gate-Array festgelegt werden, verlegt, wodurch eine stabile Zuführung der elektrischen Leistung ohne Verminde rung des Integrationsgrades des Innenbereiches des ROM 28 ermög licht wird. Dieses erreicht einen stabilen Betrieb des ROM 28 und dementsprechend erhöhte Betriebsgeschwindigkeiten.

Ein PLA kann den ROM als die Speicherschaltung ersetzen.

In Fig. 19 bis 21 weist die Kernschaltung 10 einen PLA 29, der als die Speicherschaltung dient, und die Bit-Slice-Schaltung 6 auf.

Wie Fig. 19, die Fig. 13 entspricht, zeigt, weist der PLA 29 eine Anschlußgruppe 93 mit Ausgabeanschlüssen 9j bis 9r auf, und die Bit-Slice-Schaltung 6 weist die Anschlußgruppe 111 mit den Eingabeanschlüssen 11a bis 11i auf. Die Leitungsgruppe 31 verbin det die Ausgabeanschlüsse 9j bis 9r entsprechend mit den Eingabe anschlüssen 11a bis 11i.

Der PLA 29 und die Bit-Slice-Schaltung 6 sind in einer solchen Weise angeordnet, daß die Gesamtlänge der Leitungen der Leitungs gruppe 31 minimiert ist. Derart wird der Hochgeschwindigkeitsbe trieb bei der Bit-Slice-Schaltung 6 durch die Verbindung zu dem PLA 29 nicht stark beeinträchtigt. Der PLA 29 ist in Fig. 19 oberhalb der Bit-Slice-Schaltung 6 angeordnet dargestellt, er kann jedoch darunter angeordnet sein, so lange die Leitungen der Leitungsgruppe 31 einen minimale Gesamtlänge aufweisen.

Speziell, wie in Fig. 20 gezeigt, in dem Fall, in dem der PLA 29 eine Anschlußgruppe 94 mit einem Array von Ausgabeanschlüssen 9j bis 9r aufweist, die in eine Richtung angeordnet sind, und die Bit-Slice-Schaltung 6 die Anschlußgruppe 112 mit einem Array von Eingabeanschlüssen 11a bis 11i aufweist, die in einer Richtung angeordnet sind, werden die Anschlußgruppen 94 und 112 einander gegenüberliegend angeordnet, in entsprechender Beziehung zu Fig. 14. Das erlaubt die weitere Reduzierung der Gesamtlänge der Lei tungen der Leitungsgruppe 32 zur Verbindung der Anschlußgruppen 94 und 112. Weiter ermöglicht, wie in Fig. 21 gezeigt, die An ordnung des PLA 29 und der Bit-Slice-Schaltung 6 so, daß die Ein gabeanschlüsse und Ausgabeanschlüsse, die zu verbinden sind, ein ander entsprechend gegenüberliegen, daß die Gesamtlänge der Lei tungen der Leitungsgruppe 33 zur Verbindung derselben in zu be vorzugender Weise weiter reduziert werden kann, vergleichbar zu der Beschreibung in Verbindung mit Fig. 15.

Das in (B-5) beschriebene Verfahren kann auf die Verlegung der Stromversorgungsleitung zur Zuführung elektrischer Leistung zu dem PLA 29, der als die Speicherschaltung dient, angewendet wer den.

Fig. 22 bis 24 illustrieren konzeptionell ein Verfahren des Ver legens einer Stromversorgungsleitung 26 zur Zuführung elektri scher Leistung zu dem PLA 29 in einer den Fig. 7 bis 9 oder Fig. 16 bis 18 entsprechenden Weise.

Wie Fig. 22 zeigt, kann die Stromversorgungsleitung 26 in ring ähnlicher Form um einen Bereich gelegt sein, in welchem der PLA 29 anzuordnen ist bzw. angeordnet wird. Stromquellenverbindungs leitungen (Stromverteilerleitungen) 27a bis 27c, die mit der Stromversorgungsleitung 26 verbunden sind, können in dem PLA 29 gelegt bzw. angeordnet sein, wie in Fig. 23 und 24 gezeigt.

Fig. 23 zeigt die Stromquellenverbindungsleitungen 27a bis 27c, die in mit den Stromversorgungsleitungspositionen 19, die durch den Master des Gate-Arrays festgelegt sind, entlang entsprechen der Linien ausgerichteter Weise angeordnet sind. Fig. 24 zeigt die Stromquellenverbindungsleitungen 27a bis 27c, die in bezüg lich der Stromversorgungsleitungspositionen 19, die durch den Master des Gate-Arrays festgelegt sind, nicht entlang entspre chender Linien ausgerichteter Weise verlegt sind. Solche Anord nungen ermöglichen die stabile Zuführung elektrischer Leistung ohne Verminderung des Integrationsgrades des Innenbereiches des PLA 29. Dies ermöglicht einen stabilen Betrieb des PLA 29 und dementsprechend erhöhte Betriebsgeschwindigkeiten.

C. Bevorzugte Ausführungsformen eines Verfahrens zur Herstellung der Bit-Slice-Schaltung

Es wird nun die Beschreibung eines Verfahrens zur Herstellung bzw. zum Entwurf der Bit-Slice-Schaltung der ersten bis fünften Ausführungsformen mittels eines CAD-Systems gegeben.

(C-1) Sechste bevorzugte Ausführungsform

Fig. 25 ist ein Ablaufdiagramm, das das Verfahren des Entwurfs der Bit-Slice-Schaltung entsprechend einer sechsten Ausführungs form illustriert. Die Fig. 26 und 27 illustrieren konzeptio nell das Verfahren der sechsten Ausführungsform.

In Schritt S11 wird eine Logik entworfen, die für die Bit-Slice- Schaltung benötigt wird, damit sie eine gewünschte Funktion auf weist. Die entworfene, gesamte Bit-Slice-Schaltung wird in Schritt S12 in Bit-Slice-Zellen geteilt. Fig. 26 zeigt eine Bit- Slice-Schaltung 100 in der Logikentwurfsstufe. Die Bit-Slice- Schaltung 100 in der Logikentwurfsstufe wird in die Bit-Slice- Zellen 12a, 12b, 12c, die jeweils verschiedenen funktionale Schaltungen aufweisen, geteilt.

In Schritt S13 wird die Anordnung der Bit-Slice-Schaltung 100 in einem Bereich 60, in dem die Bit-Slice-Schaltung auszubilden ist, für die Bit-Slice-Zellen bestimmt. Fig. 27 zeigt Bereiche 12A, 12B, 12C, in welchen die Bit-Slice-Zellen 12a, 12b, 12c in dem Bereich 60 entsprechend zu fixieren sind.

In Schritt S14 werden die funktionalen Schaltungsblöcke in den Bit-Slice-Zellen 12a, 12b, 12c angeordnet, und die gesamten Lei tungspositionen werden bestimmt, wodurch die Bit-Slice-Schaltung 6 der ersten oder zweiten Ausführungsform, die in Fig. 1 oder 2 gezeigt sind, entworfen ist. Die sechste Ausführungsform er laubt es, die Bit-Slice-Schaltung der ersten oder zweiten Ausfüh rungsform durch Verwendung des Gate-Array-Design-Systems herzu stellen und die Entwicklungszeitdauer zu verkürzen. Zusätzlich sind die Bit-Slice-Zellen ausgerichtet, und die funktionale Schaltung wird für jedes Bit der Bit-Slice-Schaltung angeordnet, wodurch die Störung bzw. Verschlechterung des Integrationsgrades, der Betriebsgeschwindigkeiten und der Betriebsgleichförmigkeit verhindert wird.

(C-2) Siebte bevorzugte Ausführungsform

Fig. 28 ist ein Ablaufdiagramm, das das Verfahren der Herstel lung bzw. des Entwurfs (Design) der Bit-Slice-Schaltung entspre chend einer siebten Ausführungsform illustriert. Fig. 29 und 30 illustrieren konzeptionell das Verfahren der siebten Ausführungs form.

In Schritt S21 wird in derselben Weise wie bei der sechsten Aus führungsform eine Logik entworfen, die für die Bit-Slice-Schal tung benötigt wird, damit sie eine gewünschte Funktion aufweist. In Schritt S22 werden die Anordnung und der Verdrahtungsverlauf einer ersten Bit-Slice-Zelle bestimmt. Fig. 29 illustriert kon zeptionell den Schritt der Vollendung der Anordnung und Verlaufs planung für die Bit-Slice-Zelle 12a.

In Schritt S23 werden die Anordnung und Verlaufsplanung für ande re Bit-Slice-Zellen unter Verwendung der Anordnungs- und Ver laufsplanungsinformation der Bit-Slice-Zelle 12a aus Schritt S22 bestimmt. Fig. 30 illustriert konzeptionell den Schritt der Vollendung der Anordnung und Verdrahtungsplanung für die Bit-Sli ce-Zelle 12b. Die funktionalen Schaltungen 3b, 2b, 4b, 5b werden ausgerichtet mit den funktionalen Schaltungen 3a, 2a, 4a, 5a der Bit-Slice-Zelle 12a angeordnet. Für die Bit-Slice-Zelle 12c kön nen die funktionalen Schaltungen 3c, 2c, 4c, 5c ausgerichtet mit den funktionalen Schaltungen 3a, 2a, 4a, 5a der Bit-Slice-Zelle 12a angeordnet werden.

In Schritt S24 wird der Verdrahtungsverlauf der gesamten Bit-Sli ce-Schaltung bestimmt, um dadurch die Bit-Slice-Schaltung 6 der zweiten Ausführungsform zu entwerfen. In anderen Worten erlaubt die siebte Ausführungsform die Bit-Slice-Schaltung der zweiten Ausführungsform unter Verwendung des Gate-Array-Designsystems zu entwerfen (zu designen) bzw. herzustellen und die Entwicklungs zeitdauer zu reduzieren. In derselben Weise wie bei der sechsten Ausführungsform wird die funktionale Schaltung für jedes Bit der Bit-Slice-Schaltung angeordnet, wodurch die Abnahme des Integra tionsgrades, der Betriebsgeschwindigkeiten und der Betriebs gleichförmigkeit verhindert.

(C-3) Achte bevorzugte Ausführungsform

Fig. 31 ist ein Ablaufdiagramm, das das Verfahren des Entwurfs der Bit-Slice-Schaltung entsprechend einer achten Ausführungsform illustriert. Die Fig. 32 bis 34 illustrieren konzeptionell das Verfahren der achten Ausführungsform.

In Schritt S31 wird in derselben Weise wie bei der sechsten Aus führungsform eine Logik entworfen, die für die Bit-Slice-Schal tung benötigt wird, damit sie eine gewünschte Funktion aufweist. Fig. 32 illustriert die Bit-Slice-Schaltung 100 in der Logikent wurfsstufe. Die Bit-Slice-Schaltung 100 in der Logikentwurfsstufe wird in funktionale Schaltungsblöcke 7a, 7b, 7c, 7d, die jeweils funktionale Schaltungen desselben Typs aufweisen, geteilt.

In Schritt S32 wird die Anordnung der Bit-Slice-Schaltung 100 in dem Bereich 60, in dem die Bit-Slice-Schaltung auszubilden ist, für die Bit-Slice-Zellen bestimmt. Fig. 33 illustriert die Be reiche 12A, 12B, 12C, in welchen die Bit-Slice-Zellen 12a, 12b, 12c entsprechend in dem Bereich 60 anzuordnen sind.

Die Anordnung und der Verdrahtungsverlauf der Bit-Slice-Schaltung wird für jeden funktionalen Schaltungsblock in Schritt S33 be stimmt. Fig. 34 illustriert konzeptionell Bereiche 7A, 7B, 7C, 7D, in denen die funktionalen Schaltungsblöcke 7a, 7b, 7c, 7d in dem Bereich 60 entsprechend anzuordnen sind. Der funktionale Schaltungsblock 7b ist in Fig. 34 dargestellt, wie er gerade in dem Bereich 7b angeordnet worden ist.

Die funktionalen Schaltungsblöcke 7a, 7c, 7d werden nachfolgend angeordnet, und der Verdrahtungsverlauf der gesamten Bit-Slice- Schaltung wird in Schritt S34 bestimmt. Dies vervollständigt den Entwurf der Bit-Slice-Schaltung 6.

Die achte Ausführungsform erlaubt die Ausbildung der Bit-Slice- Schaltung 6 der ersten oder zweiten Ausführungsform durch Verwen dung des Gate-Array-Designsystems entsprechend dem Aufbau der Bereiche 7A, 7B, 7C, 7D und hat dieselben Effekte wie die sechste Ausführungsform.

(C-4) Neunte bevorzugte Ausführungsform

Fig. 35 ist ein Ablaufdiagramm, das das Verfahren des Entwurfs der Bit-Slice-Schaltung entsprechend einer neunten Ausführungs form illustriert. Die Fig. 36 und 37 illustrieren konzeptio nell das Verfahren der neunten Ausführungsform.

In Schritt S41 wird in derselben Weise wie bei der sechsten Aus führungsform eine Logik entworfen, die für die Bit-Slice-Schal tung benötigt wird, damit sie eine gewünschte Funktion aufweist. Fig. 36 zeigt die Bit-Slice-Schaltung 100 in dem Logikentwurfs zustand. Die Bit-Slice-Schaltung 100 in dem Logikentwurfszustand wird in die funktionalen Schaltungsblöcke 7a, 7b, 7c, 7d geteilt, die jeweils die funktionalen Schaltungen desselben Typs aufwei sen. Die funktionalen Schaltungsblöcke werden in die funktionalen Schaltungen in entsprechender Beziehung zu den Bit-Slice-Zellen in Schritt S42 geteilt. Der funktionale Schaltungsblock 7b ist in Fig. 36 in die Registerschaltungen 3a, 3b, 3c geteilt darge stellt.

In Schritt S43 wird die Anordnung der Bit-Slice-Schaltung 100 in den Bereich 60, in dem die Bit-Slice-Schaltung auszubilden ist, für die Bit-Slice-Zellen fixiert bzw. festgelegt. Fig. 37 zeigt die Bereiche 12A, 12B, 12C, in welchen die Bit-Slice-Zellen 12a, 12b, 12c entsprechend in dem Bereich zu fixieren sind.

In Schritt S44 werden die geteilten funktionalen Schaltungen aus Schritt S42 in den Bereichen 12A, 12B, 12C zur Bestimmung der Anordnung und des Verdrahtungsverlaufes der gesamten Bit-Slice- Schaltung angeordnet. Die Registerschaltungen 3a, 3b, 3c sind in Fig. 37 dementsprechend angeordnet dargestellt. Die Register schaltungen 3a, 3b, 3c sind in dem Bereich 7B, in dem der funk tionale Schaltungsblock 7b anzuordnen ist, angeordnet. Vergleich bar werden die funktionalen Schaltungen, die funktionalen Schal tungsblöcke 7a, 7c, 7d bilden, in den Bereichen 7A, 7C bzw. 7D angeordnet. Die Anordnung wird für jeden funktionalen Schaltungs block ausgeführt.

Die neunte Ausführungsform erlaubt den Entwurf der Bit-Slice- Schaltung 6 der ersten oder zweiten Ausführungsform unter Verwen dung des Gate-Array-Designsystems entsprechend dem Aufbau der Bereiche 7A, 7B, 7C, 7D und weist dieselben Effekte wie die sech ste Ausführungsform auf.

(C-5) Zehnte bevorzugte Ausführungsform

Fig. 38 ist ein Ablaufdiagramm, das das Verfahren des Entwurf der Bit-Slice-Schaltung entsprechend einer zehnten Ausführungs form illustriert. Fig. 39 illustriert konzeptionell das Verfah ren der zehnten Ausführungsform.

In Schritt S51 wird in derselben Weise wie bei der sechsten Aus führungsform eine Logik entworfen, die für die Bit-Slice-Schal tung benötigt wird, damit sie eine gewünschte Funktion aufweist. In Schritt S52 wird die Bit-Slice-Schaltung in dem Logikentwurfs zustand in die funktionalen Schaltungen aufgeteilt. Fig. 39 zeigt die Bit-Slice-Schaltung 100 in dem Logikentwurfszustand, geteilt in die funktionalen Schaltungen. Die Bit-Slice-Schaltung 100 wird zuerst in die funktionalen Schaltungsblöcke 7a, 7b, 7c, 7d geteilt, von denen jeder dann für jedes Bit in die Bitzellen 12a, 12b, 12c aufgeteilt wird.

In Schritt S53 werden die funktionalen Schaltungsblöcke in vor bestimmten Bereichen angeordnet, und der Verdrahtungsverlauf wird bestimmt, um die Anordnung und den Verdrahtungsverlauf er gesam ten Bit-Slice-Schaltung zu bestimmen. Als ein Ergebnis ermöglicht die zehnte Ausführungsform, daß die Bit-Slice-Schaltung 6 der ersten oder zweiten Ausführungsform unter Verwendung des Gate- Array-Designsystems entworfen wird und dieselben Effekte wie die sechste Ausführungsform aufweist.

(C-6) Elfte bevorzugte Ausführungsform

Fig. 40 ist ein Ablaufdiagramm, das das Verfahren des Entwurfs der Bit-Slice-Schaltung entsprechend einer elften Ausführungsform illustriert.

In Schritt S61 wird in derselben Weise wie bei der sechsten Aus führungsform eine Logik entworfen, die für die Bit-Slice-Schal tung benötigt wird, damit sie eine gewünschte Funktion aufweist. Vor der Anordnung der Bit-Slice-Schaltung werden in Schritt S62 Eingabe- und Ausgabeanschlüsse zur Verwendung in der Bit-Slice- Schaltung angeordnet. Die Anordnung und der Verdrahtungsverlauf der Bit-Slice-Schaltung wird dann in Schritt S63 bestimmt. Ein solcher Ablauf ermöglicht es, die funktionalen Schaltungen unter Berücksichtigung der Positionen der angeordneten Eingabe- und Ausgabeanschlüsse anzuordnen, wodurch die Bit-Slice-Schaltung 6 wie in den Fig. 14, 15, 20, 21 in der fünften Ausführungsform entworfen wird.

Claims

1. Integrierte Schaltungsvorrichtung mit:
einer Mehrzahl von Bit-Slice-Zellen (12a, 12b, 12c), von denen jede mindestens eine funktionale Schaltung (2a-2c, 3a-3c, 4a-4c, 5a-5c) zum Erreichen einer vorbestimmten Funktion aufweist,
wobei die mindestens eine funktionale Schaltung in jeder der Bit- Slice-Zellen in mindestens einer Zeile angeordnet und verbunden ist.

2. Integrierte Schaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß die integrierte Schaltungsvorrichtung in einen ersten Be reich, in welchem die Bit-Slice-Zellen angeordnet sind, und einen zweiten Bereich, der den ersten Bereich umgibt, aufgeteilt ist, und
daß die integrierte Schaltungsvorrichtung weiter eine Treiberlei tung, die den ersten Bereich umgibt, in dem zweiten Bereich auf weist und zum Treiben der funktionalen Schaltungen verwendet.

3. Integrierte Schaltungsvorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Treiberleitung eine Stromversorgungsleitung zur Zuführung einer Leistungsquelle zu den funktionalen Schaltungen ist.

4. Integrierte Schaltungsvorrichtung nach Anspruch 3, gekenn zeichnet durch
eine Leistungsquellenverbindungsleitung, die in dem ersten Be reich vorgesehen und mit der Stromversorgungsleitung an einem Verbindungspunkt verbunden ist; und
eine zweite Leistungsquellenverbindungsleitung, die in dem zwei ten Bereich vorgesehen und mit der Stromversorgungsleitung an dem Verbindungspunkt verbunden ist.

5. Integrierte Schaltungsvorrichtung nach Anspruch 3 oder 4,
gekennzeichnet durch eine erste Leistungsquellenverbindungsleitung, die in dem ersten Bereich vorgesehen und mit der Stromversorgungsleitung an einem ersten Verbindungspunkt verbunden ist; und
eine zweite Leistungsquellenverbindungsleitung, die in dem zwei ten Bereich vorgesehen und mit der Stromversorgungsleitung an einem zweiten Verbindungspunkt, der von dem ersten Verbindungs punkt unterschiedlich ist, verbunden ist.

6. Integrierte Schaltungsvorrichtung nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß die Treiberleitung eine Taktleitung zum Zuführen eines Takt signales zu den funktionalen Schaltungen ist.

7. Integrierte Schaltungsvorrichtung nach einem der Ansprüche 2 bis 6, gekennzeichnet durch
eine erste Taktverbindungsleitung, die in dem ersten Bereich vor gesehen und mit der Taktleitung an einem Verbindungspunkt verbun den ist; und
eine zweite Taktverbindungsleitung, die in dem zweiten Bereich vorgesehen und mit der Taktleitung an dem Verbindungspunkt ver bunden ist.

8. Integrierte Schaltungsvorrichtung nach einem der Ansprüche 2 bis 6, gekennzeichnet durch
eine erste Taktverbindungsleitung, die in dem ersten Bereich vor gesehen und mit der Taktleitung an einem ersten Verbindungspunkt verbunden ist; und
eine zweite Taktverbindungsleitung, die in dem zweiten Bereich vorgesehen und mit der Taktleitung an einem zweiten Verbindungs punkt, der von dem ersten Verbindungspunkt unterschiedlich ist, verbunden ist.

9. Integrierte Schaltungsvorrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die mindestens eine funktionale Schaltung in einer Mehrzahl von Zeilen in mindestens einer der Bit-Slice-Zellen angeordnet ist.

10. Integrierte Schaltungsvorrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die mindestens eine funktionale Schaltung in einer Zeile in jeder der Bit-Slice-Zellen angeordnet ist.

11. Integrierte Schaltungsvorrichtung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß mindestens eine der funktionalen Schaltungen eine Arithmetik schaltung (2a-2c) zum Ausführen einer arithmetischen Operation in mindestens einer der Bit-Slice-Zellen ist.

12. Integrierte Schaltungsvorrichtung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß mindestens eine der funktionalen Schaltungen eine Register schaltung (3a-3c, 4a-4c) zum Halten von Daten in mindestens einer der Bit-Slice-Zellen ist.

13. Integrierte Schaltungsvorrichtung nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß mindestens eine der funktionalen Schaltungen eine Logikschal tung (5a-5c) zum Ausführen einer logischen Verarbeitung von Daten in mindestens einer der Bit-Slice-Zellen ist.

14. Integrierte Schaltungsvorrichtung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß die funktionalen Schaltungen, welche dieselbe Funktion erfül len, einen funktionalen Block (7a-7d) bilden, und die funktionalen Schaltungen in einer Spalte für jeden funktiona len Block angeordnet sind.

15. Integrierte Schaltungsvorrichtung nach einem der Ansprüche 1 bis 14, gekennzeichnet durch einen Takttreiber zum Treiben der funktionalen Schaltungen, wobei die integrierte Schaltungsvorrichtung in einen ersten Be reich, in welchem die Bit-Slice-Zellen angeordnet sind, und einen zweiten Bereich, in welchem der Takttreiber angeordnet ist, auf geteilt ist.

16. Integrierte Schaltungsvorrichtung nach Anspruch 15, dadurch gekennzeichnet,
daß die funktionale Schaltung in einer Zeile in jeder der Bit- Slice-Zellen angeordnet ist, und
daß der Takttreiber in entsprechender Beziehung zu den Bit-Slice- Zellen vorgesehen ist.

17. Integrierte Schaltungsvorrichtung nach Anspruch 15 oder 16, dadurch gekennzeichnet,
daß die funktionalen Schaltungen, welche dieselbe Funktion aus führen, einen funktionalen Block (7a-7b) bilden,
daß die funktionalen Schaltungen in einer Spalte für jeden funk tionalen Block angeordnet sind, und
daß der Takttreiber in entsprechender Beziehung zu den funktiona len Blöcken vorgesehen ist.

18. Integrierte Schaltungsvorrichtung nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet,
daß die integrierte Schaltungsvorrichtung in einen ersten Be reich, in welchem die Bit-Slice-Zellen angeordnet sind, und einen zweiten Bereich, der von dem ersten Bereich unterschiedlich ist, aufgeteilt ist,
wobei die integrierte Schaltungsvorrichtung weiter eine Verbindungsleitung; und
eine Speicherschaltung (28, 29), die mit den funktionalen Schal tungen durch die Verbindungsleitung verbunden ist, wobei die Ver bindungsleitung minimiert ist, aufweist.

19. Integrierte Schaltungsvorrichtung nach Anspruch 18, dadurch gekennzeichnet, daß die Speicherschaltung einen ROM (28) aufweist.

20. Integrierte Schaltungsvorrichtung nach Anspruch 19, dadurch gekennzeichnet,
daß der ROM (28) einen ersten Verbindungsanschluß, der mit der Verbindungsleitung verbunden ist, aufweist,
wobei die integrierte Schaltungsvorrichtung weiter einen zweiten Verbindungsanschluß, der dem ersten Verbindungsan schluß entsprechend auf der Grenze zwischen dem ersten und dem zweiten Bereich zur Verbindung der Verbindungsleitung und der funktionalen Schaltungen miteinander vorgesehen ist, aufweist,
wobei die ersten und zweiten Verbindungsanschlüsse in einer er sten bzw. zweiten gegenüberliegenden Zeile ausgerichtet angeord net sind.

21. Integrierte Schaltungsvorrichtung nach Anspruch 20, dadurch gekennzeichnet, daß die ersten und zweiten Anschlüsse einander gegenüberliegen.

22. Integrierte Schaltungsvorrichtung nach Anspruch 18 oder 19, dadurch gekennzeichnet, daß die Speicherschaltung ein PLA (29) aufweist.

23. Integrierte Schaltungsvorrichtung nach Anspruch 22, dadurch gekennzeichnet,
daß das PLA (29) einen ersten Verbindungsanschluß, der mit der Verbindungsleitung verbunden ist, aufweist,
wobei die integrierte Schaltungsvorrichtung weiter einen zweiten Verbindungsanschluß, der entsprechend zu dem ersten Verbindungsanschluß auf der Grenze zwischen dem ersten und dem zweiten Bereich zur Verbindung der Verbindungsleitung und der funktionalen Schaltungen miteinander vorgesehen ist, aufweist,
wobei die ersten und zweiten Verbindungsanschlüsse in einer er sten bzw. zweiten gegenüberliegenden Zeile ausgerichtet vorgese hen sind.

24. Integrierte Schaltungsvorrichtung nach Anspruch 23, dadurch gekennzeichnet, daß die ersten und zweiten Anschlüsse einander gegenüberliegen.

25. Integrierte Schaltungsvorrichtung nach einem der Ansprüche 2 bis 24, dadurch gekennzeichnet, daß der zweite Bereich den ersten Bereich umgibt, und daß die integrierte Schaltungsvorrichtung weiter eine Stromversorgungs leitung, die den ersten Bereich in dem zweiten Bereich umgibt, zur Zuführung einer Leistungsquelle zu der Speicherschaltung (28, 29) aufweist.

26. Integrierte Schaltungsvorrichtung nach einem der Ansprüche 18 bis 25, dadurch gekennzeichnet, daß die Speicherschaltung einen ROM (28) aufweist.

27. Integrierte Schaltungsvorrichtung nach einem der Ansprüche 18 bis 26, dadurch gekennzeichnet, daß die Speicherschaltung ein PLA (29) aufweist.

28. Integrierte Schaltungsvorrichtung nach einem der Ansprüche 25 bis 27, gekennzeichnet durch
eine erste Leistungsquellenverbindungsleitung, die in dem ersten Bereich vorgesehen und mit der Stromversorgungsleitung an einem Verbindungspunkt verbunden ist; und
eine zweite Leistungsquellenverbindungsleitung, die in dem zwei ten Bereich vorgesehen und mit der Stromversorgungsleitung an dem Verbindungspunkt verbunden ist.

29. Integrierte Schaltungsvorrichtung nach einem der Ansprüche 25 bis 27, gekennzeichnet durch
eine erste Leistungsquellenverbindungsleitung, die in dem ersten Bereich vorgesehen und mit der Stromversorgungsleitung an einem Verbindungspunkt verbunden ist; und
eine zweite Leistungsquellenverbindungsleitung, die in dem zwei ten Bereich vorgesehen und mit der Stromversorgungsleitung an einem zweiten Verbindungspunkt, der unterschiedlich von dem er sten Verbindungspunkt ist, verbunden ist.

30. Ein Verfahren zur Herstellung einer integrierten Schaltungs vorrichtung mit den Schritten:

(a) Ausführen eines Logikentwurfes für eine integrierte Schal tung, die eine vorbestimmte Verarbeitung ausführt, zur Bestimmung einer Logikentwurfsschaltung;
(b) Teilen der Logikentwurfsschaltung in Einheiten der vorbestimmten Verarbeitung zur Bestimmung einer Mehrzahl von Bit- Slice-Zellen, die jeweils mindestens eine funktionale Schaltung zum Ausführen einer vorbestimmten Funktion aufweisen;
(c) Spezifizieren eines vorbestimmten Bereiches;
(d) Anordnen der Bit-Slice-Zellen in im allgemeinen paralleler Weise in dem vorbestimmten Bereich; und
(e) Bestimmen des Verlaufes der Verdrahtung zwischen den funktio nalen Schaltungen.

31. Das Verfahren nach Anspruch 30, dadurch gekennzeichnet,
daß der Schritt (d) die Schritte

(d-1) Anordnen der funktionalen Schaltung in einer ersten der Bit-Slice-Zellen zur Bestimmung des Verlaufs der Verdrahtung in der ersten Bit-Slice-Zelle; und
(d-2) Anordnen der funktionalen Schaltung in einer N-ten der Bit- Slice-Zellen (wobei N eine Ganzzahl größer als 1 ist) unter Be rücksichtigung der Anordnungs- und Verlaufsinformation der funk tionalen Schaltung einer M-ten der Bit-Slice-Zellen (wobei M eine natürliche Zahl kleiner als N ist) zur Bestimmung des Verlaufs der Verdrahtung in der N-ten Bit-Slice-Zelle.

32. Verfahren nach Anspruch 31, dadurch gekennzeichnet, daß M gleich 1 ist.

33. Verfahren zur Herstellung einer integrierten Schaltungsvor richtung mit den Schritten:

(a) Ausführen eines Logikentwurfes für eine integrierte Schal tung, die eine vorbestimmte Verarbeitung ausführt, zur Bestimmung einer Logikentwurfsschaltung;
(b) Teilen der Logikentwurfsschaltung zur Bestimmung einer Mehr zahl von funktionalen Schaltungsblöcken, die jeweils mindestens eine funktionale Schaltung zum Erreichen derselben Funktion auf weisen;
(c) Spezifizieren eines vorbestimmten Bereiches;
(d) Teilen des vorbestimmten Bereiches in Einheiten der vorbe stimmten Verarbeitung zur Bestimmung von Bitbereichen;
(e) Anordnen der funktionalen Schaltungsblöcke über mindestens zwei der Bit-Bereiche; und
(f) Bestimmen des Verlaufes der Verdrahtung zwischen den funktio nalen Schaltungen.

34. Das Verfahren nach Anspruch 33, dadurch gekennzeichnet,
daß der Schritt (b) den Schritt

(b-1) Teilen der funktionalen Schaltungsblöcke in Einheiten der vorbestimmten Verarbeitung, und der Schritt (e) den Schritt
(e-1) Anordnen der funktionalen Schaltungen in den entsprechend den Verarbeitungseinheiten aufweist.

35. Verfahren zur Herstellung einer integrierten Schaltung mit den Schritten:

(a) Ausführen eines Logikentwurfes für eine integrierte Schal tung, die eine vorbestimmte Verarbeitung ausführt, zur Bestimmung einer Logikentwurfsschaltung;
(b) Teilen der Logikentwurfsschaltung in funktionale Schaltungen jeweils zum Erreichen einer vorbestimmten Funktion;
(c) Spezifizieren eines vorbestimmten Bereiches;
(d) Teilen des vorbestimmten Bereiches in Einheiten der vorbe stimmten Verarbeitung zur Bestimmung von Bitbereichen;
(e) Anordnen der funktionalen Schaltungen in den Bitbereichen; und
(f) Bestimmen des Verlaufes der Verdrahtung zwischen den funktio nalen Schaltungen.

36. Verfahren zur Herstellung einer integrierten Schaltungsvor richtung mit den Schritten:

(a) Spezifizieren eines vorbestimmten Bereiches;
(b) Anordnen eines Verbindungsanschluß an einer Kante des vorbe stimmten Bereiches;
(c) Anordnen einer Mehrzahl von Bit-Slice-Zellen im allgemeinen parallel in dem vorbestimmten Bereich, wobei jede der Bit-Slice- Zellen mindestens eine funktionale Schaltung zum Erreichen einer vorbestimmten Funktion aufweist;
(d) Anordnen der funktionalen Schaltungen in jede der Bit-Slice- Zellen; und
(e) Bestimmen des Verlaufes der Verdrahtung zwischen den funktio nalen Schaltungen.