JPH05291531A - Method of forming a bit line over capacitor array of memory cells - Google Patents
Method of forming a bit line over capacitor array of memory cellsInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は一般にメモリセルのキャ
パシタアレイ上にビット線を形成する方法に関する。FIELD OF THE INVENTION The present invention relates generally to a method of forming bit lines on a capacitor array of memory cells.
【０００２】[0002]
【従来の技術】従来のスタックキャパシタＲＡＭアレイ
は、埋め込み型ビット線構成又は非埋め込み型ビット線
構成を用いている。埋め込み型ビット線構成では、メモ
リセルＦＥＴのビット線接触部の極く近くにビット線を
形成し、セルキャパシタはワード線とビット線の両者の
上部に水平に形成される。非埋め込み型ビット線構成で
は、厚い絶縁層を貫いてセルＦＥＴに至る深い垂直の接
触部を形成し、キャパシタ構成はワード線上、ビット線
下に形成される。このような非埋め込み型ビット線構成
はビット線下キャパシタ（capacitor-under-bit line）
構成又はキャパシタ上ビット線（bit line-over capaci
tor）構成とも称される。2. Description of the Related Art A conventional stacked capacitor RAM array uses a buried bit line structure or a non-embedded bit line structure. In the embedded bit line configuration, the bit line is formed very close to the bit line contact portion of the memory cell FET, and the cell capacitor is formed horizontally above both the word line and the bit line. In the non-embedded bit line configuration, a deep vertical contact is formed through the thick insulating layer to the cell FET, and the capacitor configuration is formed above the word line and below the bit line. Such a non-embedded bit line configuration is a capacitor-under-bit line.
Configuration or bit line-over-capacitor
Also called configuration.
【０００３】キャパシタ上ビット線構成では、垂直接触
部がセルＦＥＴに下がるための空間を設けなければなら
ないので、キャパシタの記憶ノードポリシリコンは、他
の場合に可能なほど大きくはない。これに加え、キャパ
シタ上ビット線構成ではフォトマスク合わせ間違いの起
こり得る域が少なくとも三ケ所ある。第一は、記憶ノー
ドポリシリコンのパターン形成及びエッチング処理に係
わる域である。第二は、セルポリシリコンのエッチング
処理に係わる域である。第三は、ビット線接触部の形成
に係わる域である。動作可能チップを高収率で製造する
ためのプロセス設計ルールにより、記憶ノードポリシリ
コンの寸法を減らし、ビット線接触部の域を増やして、
避け難いフォトマスクの合わせ間違いに対処できるよう
にする必要がある。しかしながら、このようにするとウ
ェーハ上のスペースを多く使い、従ってセル密度に悪影
響を与える。The storage node polysilicon of the capacitor is not as large as possible otherwise, because in the bit line over capacitor configuration, the vertical contact must provide space for the cell FET to drop. In addition to this, in the bit line structure on the capacitor, there are at least three areas where photomask alignment errors can occur. The first is the area involved in patterning and etching the storage node polysilicon. The second is a region related to the etching process of cell polysilicon. The third is a region related to formation of the bit line contact portion. Process design rules for high yield fabrication of operational chips reduce storage node polysilicon dimensions and increase bit line contact area,
It is necessary to be able to deal with the inevitable misalignment of the photomask. However, this consumes a lot of space on the wafer and thus adversely affects cell density.
【０００４】この様子は図１を引用して更に詳しく説明
する。図１は、電気的に分離されたワード線１２、１
４、１６及び１８を含む半導体ウェーハ片１０を示すも
のである。能動（ソース／ドレイン）領域２０、２２及
び２４も示す。能動領域２０及び２４はキャパシタ構成
２６、２８に夫々接続する。このキャパシタ構成は分離
された記憶ノード３０、セル誘電層３２及びパターン化
されたキャパシタセルポリシリコン層３４を包含する。
説明の都合上、記憶ノード３０は外端対４０を有するも
のとする。その上に絶縁性酸化物の層３６を施す。それ
を貫き下方のソース／ドレイン領域２２に向かってビッ
ト線接触開口部３８をエッチング形成する。次に、酸化
物層３６の上部及び接触開口部３８の内部に金属又は導
電ドーピング処理したポリシリコン等の導電材料を付与
し、最終的にビット線をパターン化する。域３３はＳi
Ｏ2等の絶縁材料である。This situation will be described in more detail with reference to FIG. FIG. 1 shows electrically isolated word lines 12, 1
1 illustrates a semiconductor wafer piece 10 including 4, 16 and 18. Active (source / drain) regions 20, 22 and 24 are also shown. Active regions 20 and 24 connect to capacitor configurations 26 and 28, respectively. The capacitor structure includes an isolated storage node 30, a cell dielectric layer 32 and a patterned capacitor cell polysilicon layer 34.
For convenience of description, the storage node 30 has an outer end pair 40. An insulating oxide layer 36 is applied thereover. A bit line contact opening 38 is etched through the source / drain region 22 therethrough. A conductive material, such as metal or conductively doped polysilicon, is then applied over the oxide layer 36 and inside the contact openings 38 to finally pattern the bit lines. Area 33 is Si
It is an insulating material such as O 2 .
【０００５】従来のキャパシタ構成では、回路動作時の
横方向漏電を防ぐようセルポリシリコン３４が記憶ノー
ドポリシリコン３０の外端４０に重なる必要がある。
尚、この重なったポリシリコン３４は、マスクの合わせ
間違いに対処するため、ビット線接触部３８の予定域か
ら十分な距離で隔てられていなければならない。マスク
合わせ間違いはセルポリシリコンとビット線を短絡させ
る恐れがある。現在の設計ルールは、記憶ノードポリシ
リコン３０の外端４０が、ビット線接触部３８となる端
部から、図１の寸法「Ａ」で示されるように、０．７２
ミクロン程の間隔をあけることを要求している。従っ
て、このような間隔あけがメモリセルにより消費される
資源量に加わるのである。別の面として、このような間
隔あけは、ウェーハ上の所与域に対するキャパシタンス
を、それをしない場合よりも減少させる。In the conventional capacitor structure, the cell polysilicon 34 needs to overlap the outer end 40 of the storage node polysilicon 30 so as to prevent lateral leakage during circuit operation.
It should be noted that the overlapped polysilicon 34 must be separated from the planned area of the bit line contact portion 38 by a sufficient distance in order to cope with a mask misalignment. Misalignment of the mask may cause short circuit between the cell polysilicon and the bit line. The current design rule is that the outer end 40 of the storage node polysilicon 30 is 0.72 from the end that becomes the bit line contact 38, as indicated by the dimension "A" in FIG.
It requires a micron spacing. Therefore, such spacing adds to the amount of resources consumed by the memory cells. On the other hand, such spacing reduces the capacitance for a given area on the wafer more than it would otherwise.
【０００６】キャパシタンス及びメモリセル密度を改善
する一試みは、イトウ等の「６４ＭビットＤＲＡＭ Ｓ
ＴＣセル用の二段沈着凹凸表面（ＴＤＲＳ）記憶ノード
及び自己整列ビット線接触部浸透セルプレート（ＳＡＢ
ＰＥＣ）（Two step Deposited Rugged Surface（Ｔ
ＤＲＳ）Storagenode and Self Aligned Bitline Conta
ct Penetrating Cellplate（ＳＡＢＰＥＣ）for 65 MbD
RAM STC Cell）に記載されている。このような技術を図
２−４を参照しながら説明する。先行技術実施態様であ
る図１のコンポーネントに対応する数字は適当な場合に
は図２−４でも使用した。図２は、記憶ノード３０ａが
関連ワード線１４、１６上を横方向に更に拡がり、最終
的には，寸法「Ｂ」で示されるように、ビット線接触開
口部３８の端部に更に近づいた半導体ウェーハ片５０を
示すものである。本図でも絶縁誘電体３６を沈着させ、
予めセルポリシリコン層３４ａをパターン化せずに接触
開口部３８をエッチング形成する。図に示すように、初
めに下方のセルポリシリコン層３４ａまで接触開口部３
８をエッチング形成する。その後、残りの下部ゲート酸
化物に沿ってセルポリシリコン層３４ａをエッチング処
理し、能動領域（別名、ソース／ドレイン領域）２２を
上方に十分露出させる。勿論、接触開口部３８の端部に
沿って露出するセルポリシリコン３４ａは残る。One attempt to improve capacitance and memory cell density has been made by Ito et al., "64 Mbit DRAM S.
Two-Step Deposition Textured Surface (TDRS) Storage Node and Self-Aligned Bitline Contact Penetration Cell Plate (SAB) for TC Cell
PEC) (Two step Deposited Rugged Surface (T
DRS) Storagenode and Self Aligned Bitline Conta
ct Penetrating Cellplate (SABPEC) for 65 MbD
RAM STC Cell). Such a technique will be described with reference to FIGS. The numbers corresponding to the components of the prior art embodiment of FIG. 1 were also used in FIGS. 2-4 where appropriate. FIG. 2 illustrates that storage node 30a has expanded laterally further over the associated word lines 14, 16 and finally moved closer to the end of the bit line contact opening 38, as shown by dimension "B". 1 shows a semiconductor wafer piece 50. Also in this figure, the insulating dielectric 36 is deposited,
The contact openings 38 are formed by etching without previously patterning the cell polysilicon layer 34a. As shown in the figure, first, the contact opening 3 is formed to the lower cell polysilicon layer 34a.
8 is formed by etching. The cell polysilicon layer 34a is then etched along the remaining bottom gate oxide to fully expose the active region (aka source / drain region) 22. Of course, the cell polysilicon 34a exposed along the edge of the contact opening 38 remains.
【０００７】この問題を軽減するため、伊藤等はセルポ
リシリコン層３４ａの露出端部を電気的に分離するため
のＳiＯ2層５２を化学蒸着する方法を開示している（図
３）。To alleviate this problem, Ito et al. Disclose a method of chemical vapor deposition of a SiO 2 layer 52 for electrically isolating exposed ends of the cell polysilicon layer 34a (FIG. 3).
【０００８】イトウ等は、図４で、接触開口部３８の底
部から二酸化ケイ素を除去して下方の能動領域２２に至
る全通路の接触開口部３８を再開通するためにスペーサ
エッチングを行うことを開示している。その後、接触開
口部３８の内部に導電性プラグ５４を詰め、次に導電金
属のビット線材料５６を施してパターン化するのであ
る。Ito et al., In FIG. 4, performed spacer etching to remove silicon dioxide from the bottom of the contact openings 38 and reopen the contact openings 38 in all passages down to the active region 22. Disclosure. Thereafter, a conductive plug 54 is filled inside the contact opening 38, and then a conductive metal bit line material 56 is applied and patterned.
【０００９】このような技術は、図１に示す構成のキャ
パシタンスを増大させるが、欠点がないわけではない。
第一に、深くて狭い接触部の内側にＣＶＤＳiＯ2被覆を
十分又は適正に形成するのは極めて困難である。例えば
このライティング（writing）において、接触開口部は
最小０．６ミクロン乃至０．４ミクロンの径で形成さ
れ、その深さは２乃至３ミクロンである。ＣＶＤＳiＯ2
がそのように深くて狭い接触部内に適正なステップ被覆
（step coverage）を与え得るとは期待されない。While such techniques increase the capacitance of the arrangement shown in FIG. 1, they are not without drawbacks.
First, it is extremely difficult to adequately or properly form a CVD SiO 2 coating inside deep, narrow contacts. For example, in this writing, the contact openings are formed with a minimum diameter of 0.6 to 0.4 microns and their depth is 2 to 3 microns. CVD SiO 2
Would not be expected to provide proper step coverage within such deep and narrow contacts.
【００１０】第二に、エッチングには接触開口部３８内
にセルポリシリコン突起を残して接触開口部３８を開通
する固有の傾向があるため、イトウ等が開示する技術が
露出されたセルポリシリコンの端部を完全に被覆すると
は期待されない。この様子を図５に示す。セルポリシリ
コン層３４を貫いて接触開口部３８を形成するエッチン
グ処理は、接触開口部３８内に内側に突き出た突出セグ
メント５８を残すであろう。ＣＶＤＳiＯ2は露出された
突起部５８、特にその下方を適切には被覆せず、導電セ
ルのポリシリコン部分が接触部に露出されるのを避ける
ことができない。このため、かなり数のセルでビット線
とセルポリシリコンとが短絡して収率を低下させる。Second, since the etching has an inherent tendency to open the contact opening 38 by leaving the cell polysilicon protrusion in the contact opening 38, the technique disclosed by Ito et al. Is exposed. Is not expected to completely cover the edges of the. This state is shown in FIG. An etching process that forms a contact opening 38 through the cell polysilicon layer 34 will leave an inwardly projecting protruding segment 58 in the contact opening 38. CVD SiO 2 does not adequately cover the exposed ridges 58, especially underneath them, and unavoidably exposes the polysilicon portion of the conductive cells to the contacts. For this reason, the bit line and the cell polysilicon are short-circuited in a considerable number of cells and the yield is lowered.
【００１１】[0011]
【発明が解決しようとする課題】先行技術のキャパシタ
上ビット線アレイに係る上記及びその他の欠点の克服が
望まれている。It would be desirable to overcome these and other disadvantages of prior art bit line on capacitor arrays.
【００１２】[0012]
【課題を解決するための手段】本発明では、半導体ウェ
ーハ上にメモリセルのキャパシタ上ビット線アレイを形
成する方法は下記のステップを包含する。According to the present invention, a method of forming a bit line array on a capacitor of a memory cell on a semiconductor wafer includes the following steps.
【００１３】シリコン半導体ウェーハ上に実質上電気的
に分離されたワード線を形成するステップ；そのワード
線の隣にソース／能動領域を形成してメモリセルＦＥＴ
アレイを定めるステップ、但しこのソース／能動領域
は、メモリセルキャパシタに電気接続するための第一の
シリコン含有ソース／能動領域及びビット線に電気接続
するための第二のシリコン含有ソース／能動領域によっ
て定められる；第一ソース／能動領域に接触する分離さ
れたセル記憶ノードを形成するステップ；分離されたセ
ル記憶ノード上にキャパシタセル誘電層を形成するステ
ップ；そのキャパシタセル誘電層の上にキャパシタセル
ポリシリコン層を形成するステップ、但しこのキャパシ
タセルポリシリコン層は第二ソース／能動領域上にも形
成される；そのキャパシタセルポリシリコン層上に絶縁
性誘電層を形成するステップ；第二ソース／能動領域上
の絶縁性誘電層及び下部のキャパシタセルポリシリコン
層をパターン化し且つ第二ソース／能動領域に向かって
下方にエッチング処理して、選択された直径、選択され
た深さ及び接触開口側壁を有するビット線接触開口部を
定めるステップ、但しそのキャパシタセルポリシリコン
層の一部はビット線接触開口側壁を定め、それによりビ
ット線接触開口部に露出される端部を有する；このウェ
ーハを酸素の存在下に熱酸化条件に付し、ａ）ビット線
接触開口側壁を定める露出されたキャパシタセルポリシ
リコンを消費し、それにより露出された端部上に選択さ
れた厚みのＳiＯxの有効絶縁層を成長させ、かつ、ｂ）
露出された第二ソース／能動領域から露出されたシリコ
ンを消費し、それにより第二ソース／能動領域上にＳi
Ｏx層を成長させるステップ；熱成長したＳiＯxを第二
ソース／能動領域から異方性的にエッチング処理し、キ
ャパシタセルポリシリコン端部上にＳiＯxの有効絶縁層
を残しながら、この域を再露出するステップ；ウェーハ
上並びに異方性エッチング処理された第二ソース／能動
領域及びキャパシタセルポリシリコンの絶縁端部の上方
のビット線開口部内に導電性材料の層を付与するステッ
プ；及び導電材料層をパターン化して所望のビット線を
形成するステップ。Forming substantially electrically isolated word lines on a silicon semiconductor wafer; forming source / active regions next to the word lines to form memory cell FETs.
Defining an array, but with the source / active region having a first silicon-containing source / active region for electrically connecting to the memory cell capacitor and a second silicon-containing source / active region for electrically connecting to the bit line. Defined; forming an isolated cell storage node in contact with the first source / active region; forming a capacitor cell dielectric layer on the isolated cell storage node; forming a capacitor cell on the capacitor cell dielectric layer Forming a polysilicon layer, but this capacitor cell polysilicon layer is also formed on the second source / active region; forming an insulating dielectric layer on the capacitor cell polysilicon layer; second source / Pattern the insulating dielectric layer on the active area and the underlying capacitor cell polysilicon layer and Etching downward toward the second source / active region to define a bit line contact opening having a selected diameter, a selected depth and contact opening sidewalls, provided that one of the capacitor cell polysilicon layers is formed. The portion defines a bit line contact opening sidewall and thereby has an edge exposed to the bit line contact opening; subjecting the wafer to thermal oxidation conditions in the presence of oxygen, a) defining a bit line contact opening sidewall. Consuming exposed capacitor cell polysilicon, thereby growing an effective insulating layer of SiO x of a selected thickness on the exposed edges, and b)
Consume the exposed silicon from the exposed second source / active area, thereby exposing Si on the second source / active area.
Growing an O x layer; anisotropically etching the thermally grown SiO x from the second source / active region, leaving an effective insulating layer of SiO x on the capacitor cell polysilicon edge, while leaving this region Exposing a second layer of conductive material on the wafer and in the bit line opening above the anisotropically etched second source / active region and the insulating edge of the capacitor cell polysilicon; and Patterning the layer of conductive material to form the desired bit lines.
【００１４】[0014]
【実施例】以下の付属図面を引用して本発明の好適実施
態様を説明する。The preferred embodiments of the present invention will be described with reference to the accompanying drawings.
【００１５】図面を引用して更に詳しく説明する。図６
は実質上電気的に分離されたワード線６２、６４、６
６、６８のアレイを有する半導体ウェーハ片６０を示す
ものである。このワード線は、最下部のゲート酸化物、
下方ポリシリコン層及びケイ化タングステン等のケイ化
物上置層、酸化物キャップ及び酸化物側部スペーサを有
する通常構成のものである。ソース／ドレイン領域７
０、７２及び７４等のソース／能動領域はワード線の隣
に形成されてメモリセルＦＥＴのアレイを定める。ソー
ス／ドレイン領域７０及び７４は、メモリセルキャパシ
タ構成７６、７８に夫々電気接続するための第一のシリ
コン含有ソース／ドレイン領域を定める。ソース／ドレ
イン領域７２は、続いてビットラインに電気接続するた
めの第二のシリコン含有ソース／ドレイン領域である。
キャパシタ構成７６及び７８は、夫々、第一ソース／ド
レイン領域７０、７４に接続する分離された記憶ノード
８０を包含する。キャパシタセル誘電層８２は分離され
たセル記憶ノード８０上に形成される。キャパシタセル
ポリシリコン層８４は、キャパシタセル誘電層８２上に
形成され、第二ソース／ドレイン領域７２上では縦方向
に形成される。層８０、８２及び８４の厚みは例えば夫
々１５００オングストローム、８０オングストローム及
び１０００オングストロームである。域７１はＳiＯ2等
の絶縁材料である。セルポリシリコン層８４上にはＳi
Ｏ2等の絶縁性誘電層８６を形成する。層８６上にホト
レジスト層８８を形成し、ビット線接触部をエッチング
形成するためのパターン化を施すのである。A more detailed description will be given with reference to the drawings. Figure 6
Are substantially electrically isolated word lines 62, 64, 6
7 illustrates a semiconductor wafer piece 60 having an array of 6,68. This word line is the bottom gate oxide,
It is of conventional construction with a lower polysilicon layer and a silicide overlayer such as tungsten silicide, an oxide cap and oxide side spacers. Source / drain region 7
Source / active regions such as 0, 72 and 74 are formed next to the word lines to define an array of memory cell FETs. Source / drain regions 70 and 74 define first silicon-containing source / drain regions for electrical connection to memory cell capacitor configurations 76 and 78, respectively. Source / drain region 72 is a second silicon-containing source / drain region for subsequent electrical connection to the bit line.
Capacitor configurations 76 and 78 each include an isolated storage node 80 that connects to first source / drain regions 70 and 74, respectively. A capacitor cell dielectric layer 82 is formed on the isolated cell storage node 80. A capacitor cell polysilicon layer 84 is formed on the capacitor cell dielectric layer 82 and vertically on the second source / drain regions 72. The thicknesses of layers 80, 82 and 84 are, for example, 1500 Å, 80 Å and 1000 Å, respectively. Region 71 is an insulating material such as SiO 2 . Si is formed on the cell polysilicon layer 84.
An insulating dielectric layer 86 such as O 2 is formed. A photoresist layer 88 is formed on layer 86 and patterned to etch the bit line contacts.
【００１６】図７は、酸化物層８６、下部のキャパシタ
セルポリシリコン層８４及びビット線接触開口部９０を
定めるため第二ソース／ドレイン領域７２上からそれに
向って下方にエッチング処理された酸化物７１を示す。
この接触開口部９０は、選択された直径「Ｂ」、選択さ
れた深さ「Ｃ」及び接触開口側壁９２を有する。図に示
すように、キャパシタセルポリシリコン層８４の一部は
ビット線接触開口側壁９２を定め、それによりビット線
接触開口部９０に露出される端部９４を有する。本発明
は、「Ｂ」が０．６ミクロン以下であって、深さ「Ｃ」
が約２乃至約３ミクロンの場合に最大効果を発揮すると
期待される。これに加え或いはこれとは別に、選択深さ
／選択直径の比が３．３３以上、特に５．０以上の時に
本発明は最大効果を発揮すると期待される。FIG. 7 shows an oxide layer 86, an underlying capacitor cell polysilicon layer 84, and an oxide that is etched down from above the second source / drain region 72 to define a bit line contact opening 90. 71 is shown.
The contact opening 90 has a selected diameter “B”, a selected depth “C” and a contact opening sidewall 92. As shown, a portion of capacitor cell polysilicon layer 84 defines a bit line contact opening sidewall 92, thereby having an end 94 exposed to bit line contact opening 90. The present invention has a "B" of 0.6 microns or less and a depth of "C".
Is expected to be most effective when is about 2 to about 3 microns. Additionally or separately, the present invention is expected to exert its maximum effect when the selection depth / selection diameter ratio is 3.33 or more, particularly 5.0 or more.
【００１７】図８は、ウェーハを酸素の存在下に熱酸化
条件に付して、ａ）ビット線接触開口側壁９２を定める
露出されたキャパシタセルポリシリコンを消費し、それ
により露出された端部９４上に選択された厚みの有効絶
縁層９６を成長させた様子を示すものである。尚、この
酸化条件は露出された第二ソース／ドレイン領域７２か
ら露出されたシリコンを消費し、それにより第二ソース
／ドレイン領域７２上にＳiＯx（主にＳiＯ2）の層９８
を成長させる。この条件は、層又は域９６で示されるよ
うに、ＳiＯxを接触開口部９０内の横方向に突出させる
効果を有する。域又は層９６は、約１００オングストロ
ーム乃至５００オングストロームの厚みまで成長させる
ことが好ましい。このような酸化は、湿式熱酸化技術又
は乾式熱酸化技術により実施することができる。乾式酸
化条件では、例えば、約８００℃乃至約１０００℃の温
度の窒素及び酸素の調節雰囲気にウェーハを約１０乃至
約６０分間維持する。例えば、酸素及び窒素を含有する
９５０℃の環境内にウェーハを２５分間露出させると、
４９０オングストロームの厚みのＳiＯx域９４が形成さ
れた。FIG. 8 shows that the wafer is subjected to thermal oxidation conditions in the presence of oxygen to a) consume the exposed capacitor cell polysilicon that defines the bit line contact opening sidewalls 92, thereby exposing the exposed edges. 9 shows a state in which an effective insulating layer 96 having a selected thickness is grown on 94. It should be noted that this oxidizing condition consumes the exposed silicon from the exposed second source / drain regions 72, thereby causing a layer 98 of SiO x (mainly SiO 2 ) on the second source / drain regions 72.
Grow. This condition has the effect of causing the SiO x to project laterally within the contact opening 90, as indicated by layer or zone 96. Zones or layers 96 are preferably grown to a thickness of about 100 Å to 500 Å. Such oxidation can be performed by a wet thermal oxidation technique or a dry thermal oxidation technique. In dry oxidation conditions, for example, the wafer is maintained in a controlled atmosphere of nitrogen and oxygen at a temperature of about 800 ° C. to about 1000 ° C. for about 10 to about 60 minutes. For example, exposing a wafer to a 950 ° C. environment containing oxygen and nitrogen for 25 minutes
A 490 Å thick SiO x region 94 was formed.
【００１８】別法として、湿式熱酸化条件にすることも
できる。湿式熱酸化条件では、例えば、約８００℃乃至
約１０００℃の温度の水蒸気含有雰囲気にウェーハを約
２乃至３０分間維持する。一例では、ウェーハを水蒸気
の存在下、９０７℃に５分間維持すると、厚み３２０オ
ングストロームのＳiＯx域９６が形成された。Alternatively, wet thermal oxidation conditions may be used. Under wet thermal oxidation conditions, for example, the wafer is maintained in a water vapor containing atmosphere at a temperature of about 800 ° C. to about 1000 ° C. for about 2 to 30 minutes. In one example, holding the wafer at 907 ° C. for 5 minutes in the presence of water vapor formed a 320 Å thick SiO x region 96.
【００１９】図９では、ウェーハ６０をブランケット異
方性エッチングに付し、第二ソース／ドレイン領域７２
から熱成長ＳiＯx域９８をエッチング処理して領域７２
を再露出させる。更に、このエッチング処理は、接触開
口部９０内で横方向に突出する酸化物域９６の突出部を
実質的に除去するが、キャパシタポリシリコン端部９４
上には薄くなったＳiＯxの有効絶縁層１００を残すので
ある。In FIG. 9, the wafer 60 has been subjected to a blanket anisotropic etch to a second source / drain region 72.
The thermally grown SiO x region 98 is etched from the region 72
Re-expose. In addition, the etching process substantially removes the laterally protruding oxide regions 96 protrusions within the contact openings 90, but the capacitor polysilicon ends 94.
Is to leave effective insulating layer 100 of SiO x was thinned in the upper.
【００２０】図１０では、ウェーハ６０上並びに異方性
エッチング処理された第二ソース／ドレイン領域７２及
びキャパシタポリシリコン層８４の絶縁された端部９４
の上方にあるビット線接触開口部９０内に金属等の導電
材料の層１０２を付与する。次に、この層をパターン化
・エッチング処理して、酸化物層８６上に立ち上がる所
望のビット線を形成する。In FIG. 10, an insulated end portion 94 of the second source / drain region 72 and the capacitor polysilicon layer 84 which have been anisotropically etched on the wafer 60.
A layer 102 of conductive material, such as metal, is applied in the bit line contact opening 90 above. This layer is then patterned and etched to form the desired bit line that rises above oxide layer 86.
【００２１】[0021]
【発明の効果】この構成は、イトウ等が開示したものよ
り著しく有利である。例えば、前述の酸化物成長はセル
ポリシリコンの露出された接触端部を完全に被覆する
が、伊藤等の方法は沈着ステップであるため、深くて狭
い接触部内ではＳiＯ2の被覆はバラツキが大きく不十分
である。本発明の方法は、精度を向上させ、従って収率
を高めるものである。This structure is significantly advantageous over the one disclosed by Ito et al. For example, while the oxide growth described above completely covers the exposed contact edges of the cell polysilicon, the method of Ito et al. Is a deposition step, so the coating of SiO 2 in the deep and narrow contacts is highly variable. Is insufficient. The method of the present invention improves accuracy and therefore yield.
【図１】一先行技術処理方法の一処理ステップにおける
先行技術半導体ウェーハ片の断面である。FIG. 1 is a cross-section of a prior art semiconductor wafer piece at a processing step in a prior art processing method.
【図２】第二先行技術処理方法の一処理ステップにおけ
る別の先行技術半導体ウェーハ片の断面である。FIG. 2 is a cross section of another prior art semiconductor wafer piece in one processing step of a second prior art processing method.
【図３】図２に続く先行技術処理ステップにおける図２
ウェーハ片の断面である。3 is a diagram of a prior art processing step following FIG. 2; FIG.
It is a cross section of a wafer piece.
【図４】図３に続く先行技術処理ステップにおける図２
ウェーハ片の断面である。4 is a diagram of a prior art processing step following FIG. 3; FIG.
It is a cross section of a wafer piece.
【図５】図３の処理ステップにおける図２ウェーハ片の
拡大断面図である。5 is an enlarged cross-sectional view of the wafer piece of FIG. 2 in the processing step of FIG.
【図６】本発明の一処理ステップにおける半導体ウェー
ハ片の断面である。FIG. 6 is a cross section of a semiconductor wafer piece in one processing step of the present invention.
【図７】図６に続く処理ステップにおける図６ウェーハ
片の断面である。7 is a cross section of the FIG. 6 wafer piece in a processing step following that of FIG. 6;
【図８】図７に続く処理ステップにおける図６ウェーハ
片の断面である。8 is a cross section of the wafer piece of FIG. 6 in a processing step following that of FIG.
【図９】図８に続く処理ステップにおける図６ウェーハ
片の断面である。9 is a cross section of the wafer piece of FIG. 6 in a processing step following that of FIG.
【図１０】図９に続く処理ステップにおける図６ウェー
ハ片の断面である。10 is a cross-section of the wafer piece of FIG. 6 in a processing step following that of FIG.
１０ 半導体ウェーハ片、 １２，１４，１６及び１８
ワード線 ２０，２２及び２４ 能動領域、 ２６及び２８ キャ
パシタ構成 ３０ 分離された記憶ノードポリシリコン、 ３０ａ
記憶ノード ３２ セル誘電層、 ３３ ＳiＯ2域 ３４ パターン化されたキャパシタセルポリシリコン層 ３４ａ キャパシタセルポリシリコン層 ３６ 酸化物層、 ３８ ビット線接触開口部、 ４０
外側端部 ５０ 半導体ウェーハ片、 ５２ ＳiＯ2層、 ５４
導電プラグ ５６ 導電金属ビット線材料、 ５８ 突出セグメント ５９ 導電性セルポリシリコン部分、 ６０ 半導体ウ
ェーハ片 ６２，６４，６６及び６８ ワード線、 ７０ 第一ソ
ース／ドレイン領域 ７１ SｉＯ2絶縁材料、 ７２ 第二ソース／ドレイン
領域 ７４ 第一ソース／ドレイン領域、 ７６及び７８ メモリセルキャパシタ構成 ８０ 分離された記憶ノード（ポリシリコン） ８２ キャパシタセル誘電層、 ８４ ポリシリコン ８６ 酸化物層、 ８８ ホトレジスト ９０ ビット線接触開口部、 ９２及び９４ 接触開口
側壁 ９６ 有効絶縁層、 ９８ ＳiＯx層 １００ 薄くなった有効絶縁層、 １０２ 導電材料層10 semiconductor wafer pieces, 12, 14, 16 and 18
Word lines 20, 22 and 24 Active area, 26 and 28 Capacitor configuration 30 Separate storage node polysilicon, 30a
Storage node 32 Cell dielectric layer, 33 SiO 2 region 34 Patterned capacitor cell polysilicon layer 34a Capacitor cell polysilicon layer 36 Oxide layer, 38 Bit line contact opening, 40
Outer end portion 50 Semiconductor wafer piece, 52 SiO 2 layer, 54
Conductive plug 56 Conductive metal bit line material, 58 Protruding segment 59 Conductive cell polysilicon part, 60 Semiconductor wafer piece 62, 64, 66 and 68 Word line, 70 First source / drain region 71 SiO 2 insulating material, 72 Second Source / drain region 74 First source / drain region, 76 and 78 Memory cell capacitor structure 80 Separate storage node (polysilicon) 82 Capacitor cell dielectric layer, 84 Polysilicon 86 oxide layer, 88 Photoresist 90 Bit line contact opening Part, 92 and 94 contact opening sidewall 96 effective insulating layer, 98 SiO x layer 100 thinned effective insulating layer, 102 conductive material layer
Claims (10)
のキャパシタアレイの上にビット線を形成する方法であ
って、 シリコン半導体ウェーハ上に実質上電気的に分離された
ワード線のアレイを形成するステップ；該ワード線の隣
にソース／ドレイン領域を形成してメモリセルＦＥＴの
アレイを定めるステップ、但し該ソース／ドレイン領域
はメモリセルキャパシタに電気接続するための第一のシ
リコン含有ソース／ドレイン領域及びビット線に電気接
続するための第二のシリコン含有ソース／ドレイン領域
により定められる；該第一ソース／ドレイン領域に接触
する分離されたセル記憶ノードを形成するステップ；該
分離セル記憶ノード上にキャパシタセル誘電層を形成す
るステップ；該キャパシタセル誘電層の上にキャパシタ
セルポリシリコン層を形成するステップ、但し該キャパ
シタセルポリシリコン層は第二ソース／ドレイン領域上
にも形成される；該キャパシタポリシリコン層上に絶縁
性誘電層を形成するステップ；第二ソース／ドレイン領
域の上方にある該絶縁性誘電層及びその下部のキャパシ
タセルポリシリコン層をパターン化し且つ下方の第二ソ
ース／ドレイン領域までエッチング処理して、選択され
た直径、選択された深さ及び接触開口部側壁を有するビ
ット線接触開口部を定めるステップ、但し該キャパシタ
セルポリシリコン層の一部が該ビット線接触開口側壁を
定め、それにより該ビット線接触開口部に露出された端
部を有する；該ウェーハを酸素の存在下に熱酸化条件に
付し、ａ）該ビット線接触開口側壁を定める露出された
キャパシタセルポリシリコンを消費し、それにより露出
された端部上に選択された厚みのＳiＯxの有効絶縁層を
成長させ、かつ、ｂ）露出された第二ソース／ドレイン
領域から露出されたシリコンを消費し、それより第二ソ
ース／ドレイン領域上にＳiＯx層を成長させるステッ
プ；第二ソース／ドレイン領域から熱成長ＳiＯxを異方
性エッチング処理してこの領域を再露出させると共に、
該キャパシタセルポリシリコン端部上にＳiＯxの有効絶
縁層を残すステップ；該ウェーハ上並びに異方性エッチ
ング処理された第二ソース／ドレイン領域上及びキャパ
シタセルポリシリコンの絶縁された端部上の該ビット線
接触開口部内に導電材料の層を形成するステップ；及び
該導電材料層をパターン化して所望のビット線を形成す
るステップ；を包含する前記方法。1. A method of forming a bit line over a capacitor array of memory cells on a silicon semiconductor wafer, the method comprising: forming an array of substantially electrically isolated word lines on a silicon semiconductor wafer; Forming a source / drain region next to the word line to define an array of memory cell FETs, the source / drain region being a first silicon-containing source / drain region and a bit for electrically connecting to a memory cell capacitor. A second silicon-containing source / drain region for electrical connection to the line; forming an isolated cell storage node in contact with the first source / drain region; a capacitor cell on the isolated cell storage node. Forming a dielectric layer; a capacitor cell policy on the capacitor cell dielectric layer. Forming a con-layer but the capacitor cell polysilicon layer is also formed on the second source / drain regions; forming an insulating dielectric layer on the capacitor polysilicon layer; second source / drain regions. Patterning the insulative dielectric layer above and below the capacitor cell polysilicon layer and etching down to the second source / drain region below to select a selected diameter, a selected depth and a contact opening. Defining a bit line contact opening having sidewalls, wherein a portion of the capacitor cell polysilicon layer defines the bit line contact opening sidewall and thereby has an end exposed to the bit line contact opening; The wafer is subjected to thermal oxidation conditions in the presence of oxygen to: a) expose the exposed capacitor cell polysilicon which defines the bit line contact opening sidewalls. Consuming, thereby growing an effective insulating layer of SiO x of a selected thickness on the exposed edges, and b) consuming exposed silicon from the exposed second source / drain regions, which A further step of growing a SiO x layer on the second source / drain region; anisotropically etching thermally grown SiO x from the second source / drain region to re-expose this region,
Leaving an effective insulating layer of SiO x on the capacitor cell polysilicon edges; on the wafer and on the second anisotropically etched source / drain regions and on the insulated ends of the capacitor cell polysilicon. Forming a layer of conductive material in the bit line contact opening; and patterning the conductive material layer to form a desired bit line.
ある請求項１のメモリセルのキャパシタアレイ上にビッ
ト線を形成する方法。2. A method of forming a bit line on a capacitor array of a memory cell according to claim 1, wherein the selected diameter is less than or equal to 0.6 micron.
である請求項１のメモリセルのキャパシタアレイ上にビ
ット線を形成する方法。3. The method of forming a bit line on a capacitor array of a memory cell of claim 1, wherein the selected depth is about 2 to about 3 microns.
あり、かつ、選択される深さが約２乃至約３ミクロンで
ある請求項１のメモリセルのキャパシタアレイ上にビッ
ト線を形成する方法。4. Forming a bit line on the capacitor array of the memory cell of claim 1, wherein the selected diameter is less than or equal to 0.6 microns and the selected depth is from about 2 to about 3 microns. Method.
である請求項１のメモリセルのキャパシタアレイ線を形
成する方法。5. The method of forming a capacitor array line of a memory cell according to claim 1, wherein the selected depth / selected diameter ratio is 3.33 or more.
ある請求項１のメモリセルのキャパシタアレイ上にビッ
ト線を形成する方法。6. The method of forming a bit line on a capacitor array of a memory cell according to claim 1, wherein the ratio of selected depth / selected diameter is 5.0 or more.
ＳiＯxの選択厚みが約１００乃至約５００オングストロ
ームである請求項１のメモリセルのキャパシタアレイ上
にビット線を形成する方法。7. The method of forming a bit line on a capacitor array of a memory cell of claim 1, wherein the selective thickness of SiO x grown on the exposed polysilicon edge is about 100 to about 500 angstroms.
が、該ウェーハを乾式酸化条件に露出することを包含す
る請求項１のメモリセルのキャパシタアレイ上にビット
線を形成する方法。8. The method of forming a bit line on a capacitor array of a memory cell according to claim 1, wherein the step of subjecting the wafer to thermal oxidation conditions comprises exposing the wafer to dry oxidation conditions.
１０００℃の調節された窒素と酸素の雰囲気に該ウェー
ハを約１０乃至約６０分間維持することを包含する請求
項８のメモリセルのキャパシタアレイ上にビット線を形
成する方法。9. The memory cell of claim 8, wherein the dry oxidation conditions include maintaining the wafer in a controlled nitrogen and oxygen atmosphere at a temperature of about 800 to about 1000 ° C. for about 10 to about 60 minutes. Method of forming bit lines on a capacitor array.
が、該ウェーハを湿式酸化条件に露出することを包含す
る請求項１のメモリセルのキャパシタアレイ上にビット
線を形成する方法。10. The method of forming a bit line on a capacitor array of a memory cell of claim 1, wherein the step of subjecting the wafer to thermal oxidation conditions comprises exposing the wafer to wet oxidation conditions.
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|---|---|---|---|
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|---|---|
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Citations (1)
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|---|---|---|---|---|
| JPH02206163A (en) * | 1989-02-06 | 1990-08-15 | Toshiba Corp | Semiconductor memory device and its manufacture |
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