DE4304913A1 - Verfahren und Vorrichtung zur Synchronisation einer Teilnehmerstation eines Netzwerkes - Google Patents
Verfahren und Vorrichtung zur Synchronisation einer Teilnehmerstation eines NetzwerkesInfo
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Description
Die Erfindung betrifft ein Verfahren zur Synchronisation einer
Teilnehmerstation eines Netzwerkes, deren interne
Signalverarbeitung von einem internen Bittakt getaktet ist,
wobei der Teilnehmerstation ein aus einer Abfolge von
Bitimpulsen bestehender Bitstrom zugeführt wird, dessen von
einem zentralen Taktgenerator des Netzwerkes vorgegebener
Bittakt einen Referenz-Bittakt für die interne
Signalverarbeitung einer jeden Teilnehmerstation des Netzwerks
festlegt, sowie eine Vorrichtung zur Durchführung des
Verfahrens.
Derartige Netzwerke sind bekannt. In der älteren
Patentanmeldung P 42 24 339 wird ein lokales Operationsnetzwerk
beschrieben, bei dem die von einer Teilnehmerstation des
lokalen Operationsnetzwerks ausgesandte Nachricht über einen
zentralen Sternkoppler zu den anderen Teilnehmerstationen
geleitet wird. Die zeitliche Abfolge der Bitimpulse im
zentralen Sternkoppler wird hierbei durch den vom zentralen
Taktgenerator des lokalen Operationsnetzwerks erzeugten
Referenz-Bittakt festgelegt. Dieser Referenz-Bittakt legt also
systemweit die Zeitreferenz fest, an der sich ein die interne
Signalverarbeitung einer jeden Teilnehmerstation des lokalen
Operationsnetzwerkes steuernder interner Bittakt zu orientieren
hat. Es ist daher für eine einwandfreie Funktion dieses
Operationsnetzwerkes unabdingbar erforderlich, daß eine
Bitsynchronität zwischen dem internen Bittakt der einzelnen
Teilnehmerstationen und dem systemweiten Referenz-Bittakt
hergestellt ist.
Dieses Erfordernis der Bitsynchronisation der Teilnehmerstellen
eines Operationswerks auf dem vorgegebenen Referenz-Bittakt ist
nicht auf den o.g. Fall eines sternförmig aufgebauten
Operationsnetzwerks beschränkt. Vielmehr tritt diese
Problematik auch bei vielen anderen Netzwerktopologien auf,
sofern die vorgegebene Netzwerkstruktur und -organisation eine
Bitsynchronität der Signalverarbeitung der Teilnehmerstationen
des Netzwerkes mit dem vorgegebenen Referenz-Bittakt erfordert.
Es ist daher Aufgabe der Erfindung, ein Verfahren der eingangs
genannten Art derart weiterzuentwickeln, daß diese
Bitsynchronisation besonders einfach erreicht wird. Außerdem
soll eine zur Durchführung des erfindungsgemäßen Verfahrens
besonders geeignete Vorrichtung geschaffen werden.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß
mindestens ein Bitimpuls des der Teilnehmerstation zugeführten
Bitstroms mit der N-fachen Taktfrequenz des internen Bittaktes
der Teilnehmerstation abgetastet wird, daß aus jeweils N durch
diese Abtastung erzeugten Abtastwerte ein N Positionen breites
Abtastmuster gebildet wird, daß zur Detektion einer Takt-
und/oder Phasenablage des internen Bittakts vom
Referenz-Bittakt dieses aktuell registrierte Abtastmuster mit
mindestens einem vorgegebenen Referenz-Abtastmuster verglichen
wird, daß in Abhängigkeit vom Ergebnis dieses
Abtastmuster-Vergleichs ein eine Korrektur dieser Takt-
und/oder Phasenablage des internen Bittakts der
Teilnehmerstation vom Referenz-Bittakt initiierendes
Synchronisiersignal erzeugt wird, und daß die vorgenannten
Schritte iterativ solange wiederholt werden, bis das aktuell
erfaßte Abtastmuster und daß das mindestens eine vorgegebene
Referenz-Abtastmuster übereinstimmt.
Durch die erfindungsgemäßen Maßnahmen wird in vorteilhafter Art
und Weise ein Verfahren geschaffen, welches in besonders
einfacher Art und Weise eine schnelle Bitsynchronisation der
einzelnen Teilnehmerstationen des Operationsnetzwerks
ermöglicht. In vorteilhafter Art und Weise sind hierzu nur
äußerst wenige, einfach durchzuführende Verfahrensschritte
erforderlich, die außerdem besonders einfach hardwaremäßig
implementierbar sind. Denn: Die Bitsynchronisation der
Teilnehmerstellen des Netzwerkes wird in vorteilhafter Art und
Weise auf einen einfachen Vergleich eines den Ist-Zustand des
internen Bittaktes repräsentierenden Abtastmusters eines
Bitimpulses des Bitstroms mit einem den bitsynchronen Zustand
des internen Bittaktes repräsentierenden Referenz-Abtastmusters
dieses Bitimpulses zurückgeführt. Dieser zentrale Schritt des
erfindungsgemäßen Verfahrens - der Vergleich zweier
Abtastmuster - ist hardware- und organisationsmäßig besonders
einfach zu realisieren, woraus sich ein besonders einfacher
Aufbau der zur Durchführung des Verfahrens erforderlichen
Vorrichtung ergibt.
Die zur Durchführung des erfindungsgemäßen Verfahrens besonders
geeignete erfindungsgemäße Vorrichtung zeichnet sich dadurch
aus, daß eine mit der N-fachen Taktfrequenz des internen
Bittaktes getaktete Abtasteinrichtung vorgesehen ist, die einen
Bitimpuls eines an ihrem Eingang anliegenden Bitstroms in N
Abtastwerte zerlegt, daß diese N Abtastwerte einer
Synchronisiereinrichtung zugeführt sind, die vorzugsweise ein
im N-fachen Takt des internen Abtasttaktes getaktetes
Schieberegister und zwei Komparatoren aufweist, daß in den
Komparatoren Referenz-Abtastmuster zur Detektion einer Takt-
und/oder Phasenablage gespeichert sind, und daß die
Ausgangssignale der Synchronisiereinheit einer den internen
Bittakt erzeugenden Takteinheit zugeführt sind.
Durch die erfindungsgemäße Vorrichtung wird eine zur
Durchführung des erfindungsgemäßen Verfahrens besonders
geeignete Synchronisationsschaltung geschaffen, die sich in
vorteilhafter Art und Weise durch einen besonders einfachen
hardwaremäßigen Aufbau auszeichnet.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den
Unteransprüchen.
Weitere Einzelheiten der Erfindung sind dem Ausführungsbeispiel
zu entnehmen, das im folgenden anhand der Figuren beschrieben
wird. Es zeigen:
Fig. 1 ein Ausführungsbeispiel der Vorrichtung;
Fig. 2 ein erstes Referenz-Abtastmuster eines
Bitimpulses;
Fig. 3 und 4 mehrere Ist-Abtastmuster eines Bitimpulses;
Fig. 5 und 6 eine Darstellung von aus einem Vergleich des
ersten Referenz-Abtastmusters der Fig. 2 und
den Ist-Abtastmustern der Fig. 3 und 4
entstehenden EXOR-Mustern;
Fig. 7 eine Taktablage-Detektorschaltung;
Fig. 8 ein zweites Referenz-Abtastmuster;
Fig. 9 eine Phasenablage-Detektorschaltung;
Fig. 10 drei kaskadierte
Synchronisationseinrichtungen.
Die in Fig. 1 dargestellte Synchronisationsvorrichtung 1 einer
Teilnehmerstation des Operationsnetzwerks (im folgenden:
Vorrichtung 1) weist einen Quantisierer 10 auf, dessen Eingang
11 über einen Datenbus 3 ein aus einer Abfolge von Bitimpulsen
P1-P5 bestehender Bitstrom B zugeführt ist. Der Quantisierer 10
dient zur Umwandlung der eine beliebige Impulsform aufweisenden
Bitimpulse P1-P5 in - beispielsweise - Rechteckimpulse
definierter Impulshöhe.
Ein Ausgang 12 des Quantisierers 10 ist mit einem Eingang 21
einer Abtasteinheit 20 verbunden. Diese überabtastet die ihr
zugeführten, infolge der im Quantisierer 10 durchgeführten
Signalformung im wesentlichen rechteckförmigen Bitimpulse
P1′-P5′. Die Taktrate dieses Abtasttakts CU ist gleich der
N-fachen Taktfrequenz eines die interne Signalverarbeitung der
Teilnehmerstation steuernden internen Bittaktes CB der
Vorrichtung 1. Der interne Bittakt CB sowie der die
Abtasteinrichtung 20 taktende Abtasttakt CU wird von einem
einen Schwingquarz 31 aufweisenden Takteinheit 30 der
Vorrichtung 1 erzeugt. An einem Ausgang 22 der
Abtasteinrichtung 20 tritt somit für jeden Bitimpuls P1-P5 eine
Sequenz von N Abtastwerten auf, die zu einem Eingang 41 einer
Verteilereinrichtung 40 der Vorrichtung 1 geleitet werden.
Die mit dem internen Bittakt CB getaktete Verteilereinrichtung
40 dient zur Abtrennung von jeweils aus N Abtastwerten
bestehenden Abtastmuster aus dem überabgetasteten Bitstrom. Die
zur Bitsynchronisation der Teilnehmerstation 1 auf den
Referenz-Bittakt des Bitstroms B herzuziehenden Abtastwerte
werden von der Verteilereinrichtung 40 zu ihrem ersten Ausgang
42 durchgeschaltet. Alle Abtastwerte des übergetasteten
Bitstroms B werden zu einem zweiten Ausgang 43 der
Verteilereinrichtung 40 geleitet, der mit einem Funktionsblock
100 verbunden ist, in dem die eigentliche Signalverarbeitung
der Teilnehmerstation durchgeführt wird. Diese ist für das
Verständnis der hier beschriebenen Erfindung ohne Bedeutung, so
daß auf eine detaillierte Beschreibung des einen Integrator
110, einen Vergleicher 120 und eine Rahmenerkenneinheit 130
enthaltenden Signalverarbeitungs-Funktionsblocks 100 an dieser
Stelle verzichtet wird. Vielmehr wird hierzu auf die parallele
Anmeldung "Empfängerschaltung für eine Teilnehmerstation" der
Anmelderin hingewiesen und explizit Bezug genommen.
An den ersten Ausgang 42 der Verteilereinrichtung 40 ist eine
Synchronisationseinrichtung 50 angeschlossen, die ein im
Abtasttakt CU getaktetes Schieberegister 51 sowie zwei mit dem
Schieberegister 51 zusammenwirkende Komparatoren 52, 53
aufweist. In den Komparatoren 52, 53 sind jeweils definierte
Referenz-Abtastmuster eines Bitimpulses P1-P5 gespeichert,
welche weiter unten bei der Erläuterung der Funktionsweise der
Vorrichtung 1 noch eingehend beschrieben werden. An dieser
Stelle soll lediglich erwähnt werden, daß im ersten Komparator
52 ein Referenz-Abtastmuster gespeichert ist, das einer Sequenz
von Abtastwerten entspricht, das eine Bitsynchronität des
internen Bittaktes CB der Vorrichtung 1 mit dem
Referenz-Bittakts des Bitstromes B charakterisiert. Im zweiten
Komparator 53 ist ein Referenz-Abtastmuster gespeichert,
welches eine Phasenablage des internen Bittaktes CB vom
Referenz-Bittakt des Bitstroms B charakterisiert.
Die von der Verteilereinrichtung 40 zum Schieberegister 51 der
Synchronisationseinrichtung 50 durchgeschalteten Abtastwerte
werden in das Schieberegister 51 eingeschrieben und dort
positionsweise mit den entsprechenden Werten der in den
Komparatoren 52, 53 gespeicherten Referenz-Abtastmuster
verglichen. In Abhängigkeit von dem Ergebnis dieses Vergleiches
erzeugt der erste Komparator 52 ein Ausgangssignal VS, welches
die Frequenzablage des internen Bittakts CB repräsentiert.
Hierzu wird auf die unten folgende Beschreibung der Fig. 7
verwiesen, in der die Ableitung und die Wirkung dieses
Ausgangssignals VS eingehend beschrieben werden. Das vom ersten
Komparator 52 generierte Ausgangssignal VS wird der Takteinheit
30 zugeführt. Ein vom zweiten Komparator 53 erzeugtes
Ausgangssignal PS charakterisiert jeweils - entsprechend dem im
zweiten Komparator 53 gespeicherten Referenz-Abstastmuster -
eine Phasenablage des internen Bittakts CB. Das vom zweiten
Komparator 53 erzeugte Ausgangssignal PS wird ebenfalls der
Takteinheit 30 zugeführt.
Zur beschriebenen Vorrichtung 1 ist noch anzumerken, daß die
eingangs beschriebene Anordnung des Quantisierers 10 vor der
Abtasteinrichtung 20 nicht zwingend ist. Es ist ebenso möglich,
den Quantisierer 10 zwischen der Abtasteinrichtung 20 und der
Verteileinrichtung 40 anzuordnen oder - alternativ hierzu - dem
ersten Ausgang 42 der Verteilereinrichtung 40 nachzuschalten.
Diese beiden letztgenannten Alternativen sind in Fig. 1
symbolisch durch die strichlierte Ausführung der Quantisierer
10′ angedeutet.
Die Funktionsweise der Vorrichtung 1 - welche im wesentlichen
auch das Verfahren zur Bitsynchronisation beschreibt - ist nun
wie folgt:
Die der Vorrichtung 1 zugeführten Bitimpulse P1-P5 des
Bitstroms B weisen ein vorgegebenes Pulsdesign auf, welches an
und für sich beliebig gewählt werden kann. Im nachfolgenden
wird davon ausgegangen, daß eine RTZ
(Return-to-Zero)-Leitungscodierung verwendet wird. Ein
derartiger RTZ-codierter Bitimpuls ist in Fig. 2 durch die
durchgezogene Linie 2 repräsentiert. Des weiteren wird bei der
Beschreibung der Funktionsweise der Vorrichtung 1
beispielhafterweise angenommen, daß der zur Überabtastung der
Bitimpulse P1-P5 verwendete Abtasttakt CU das N=12fache der
Taktfrequenz des internen Bittakts CB der Vorrichtung 1
beträgt.
Wird nun ein derartig geformter Bitimpuls P1-P5 über den
Datenbus 3 der Vorrichtung 1 zugeführt, so tritt im
bitsynchronen Zustand des internen Bittaktes CB am Ausgang 22
der Abtasteinheit 20 ein aus zwölf Abtastwerten bestehendes
Referenz-Abtastmuster auf, welches in der mit RA bezeichneten
Zeile der Fig. 2 dargestellt ist. Unterhalb der die N=12
Abtastwerte des Referenz-Abtastmusters darstellenden Zeile RA
sind in einer Zeile PN die einzelnen, von 0-11 verlaufenden
Positionsnummern der einzelnen Abtastwerte des
Referenz-Abtastmusters dargestellt. Man erkennt, daß bei einem
Bitimpuls P1-P5, welcher den durch die Linie 2 der Fig. 2
repräsentierten Verlauf aufweist, bei Bitsynchronität die den
Positionen 0-3 zugeordneten ersten vier Abtastwerte den Wert
"0" annehmen. Die Abtastwerte-Sequenz S des
Referenz-Abtastmusters weist also eine erste Teilsequenz S1
auf, in der vier aufeinanderfolgende Abtastwerte mit dem Wert
"0" enthalten sind. An diese erste Teilsequenz S1 schließt sich
eine zweite Teilsequenz S2 an, die in den Positionen 4-7 vier
jeweils den Wert "1" aufweisenden Abtastwerte enthält. Daran
schließt sich eine dritte Teilsequenz S3 an, die bei dem hier
gezeigten Pulsdesign der ersten Teilsequenz S1 der
Abtastwert-Sequenz S des Referenz-Abtastmusters entspricht.
Dieses aus den drei Teilsequenzen S1-S3 bestehende
Referenz-Abtastmuster ist im ersten Komparator 52 gespeichert.
Die Werteverteilung der beschriebenen, aus den drei
Teilsequenzen S1-S3 bestehende Abtastwert-Sequenz, welche der
folgenden Erläuterung der Vorrichtung 1 zugrunde gelegt wird,
schränkt die Allgemeingültigkeit der folgenden Überlegungen
nicht ein und wurde lediglich der einfacheren Erklärung halber
gewählt: Die beschriebene Abfolge von drei Teilsequenzen S1-S3,
welche jeweils nur gleiche Abtastwerte aufweisen und bei der
zwischen zwei benachbarten Teilsequenzen S1, S2 bzw. S2, S3 ein
Wertesprung in den Abtastwerten auftritt, ist zwar typisch für
eine RTZ-Leitungscodierung. Jedoch ist ein beliebiges
Pulsdesign durch eine geeignete Wahl der Abtastfrequenz CU und
des in Fig. 2 durch die Linie L repräsentierten Schwellwerts in
die o.g. Abtastwerte-Sequenz S transformierbar, indem unter
bzw. über dem Schwellwert liegenden Pulshöhen des Bitimpulses
P1-P5 der Wert "0" bzw. "1" zugeordnet wird. Hierbei ist noch
anzumerken, daß es für das beschriebene Verfahren ausreichend
ist, daß in einer einem Bitimpuls zugeordneten
Abtastwerte-Sequenz S eine der ersten Teilsequenz S1 und eine
der zweiten Teilsequenz S2 entsprechende
Abtastwerte-Teilsequenz auftritt, so daß in der
Abtastwerte-Sequenz S mindestens ein Wertesprung vorhanden ist.
Bei einem nicht mit dem Referenz-Bittakt bitsynchronen internen
Bittakt CB treten nun Abweichungen des in der Abtasteinheit 20
aktuell registrierten Ist-Abtastmusters eines der Bitimpulse
P1-P5 von deren Referenz-Abtastmuster auf. Diese Abweichungen
werden anhand der Fig. 3 und 4 erläutert.
In den ersten drei mit G1, G2 und G3 bezeichneten Zeilen der
Matrixdarstellung der Fig. 3 ist jeweils eine Sequenz von N=12
Abtastwerten eines Bitimpulses positionsweise dargestellt, die
beispielsweise im Schieberegister 51 bei einem internen Bittakt
CB auftreten, der größer als der durch den Bitstrom B
vorgegebene Referenz-Bittakt ist.
In der mit RA bezeichneten vierten Zeile dieser Matrix ist zum
Vergleich das oben beschriebene Referenz-Abtastmuster
dargestellt, welches im Schieberegister 51 der
Synchronisationseinrichtung 50 bei einem mit dem
Referenz-Bittakt des Bitstroms B synchronen internen Bittakt CB
auftritt.
In den mit K1, K2 und K3 bezeichneten fünften bis achten Zeile
sind die Abtastwerte einer Abtastsequenz positionsweise
dargestellt, welche bei einem im Vergleich zum Referenz-Bittakt
des Bitstroms B zu kleinen internen Bittakt CB in das
Schieberegister 51 eingetaktet werden.
Man erkennt aus der Fig. 3, daß bei einem im Vergleich zum
Bittakt des Bitstroms B zu großen internen Bittakt CB entweder
an der Position 4 (Zeilen G1 und G2) oder an der Position 8
(Zeilen G2 und G3) Abweichungen zwischen den in den Zeilen
G1-G3 dargestellten Abtastwerten und dem in der Zeile RA
dargestellten Referenz-Abtastmuster auftreten. In
entsprechender Art und Weise ist aus den Zeilen K1-K3 der Fig.
3 ersichtlich, daß bei einem im Vergleich zum Referenz-Bittakt
des Bitstroms B zu kleinen internen Bittakt CB in der Position
7 (Zeilen K1 und K2) oder in der Position 11 (Zeilen K1-K3)
Abweichungen zwischen den Ist-Abtastwerten und dem
Referenz-Abtastmuster auftreten.
Diese in der Fig. 3 für den speziellen Fall einer zwölf
Abtastwerte enthaltenden Abtastsequenz dargestellte
Konstellation ist leicht auf den allgemeinen Fall von N (mit N
= 1, 2, . . . , beliebig) Abtastwerten in einer Abtastsequenz
verallgemeinerbar. Hierbei wird - ohne die Allgemeinheit der
folgenden Überlegungen zu beschränken - angenommen, daß im
Referenz-Abtastmuster die Positionen 0 bis A-1 des N
Abtastwerte breiten Abtastmusters der ersten Teilsequenz S1,
die Positionen A bis E der zweiten Teilsequenz S2 und die
Positionen E+1 bis N-1 der dritten Teilsequenz S3 zugeordnet
sind. In dem in Fig. 4 dargestellten verallgemeinerten Beispiel
tritt also in dem in Zeile RA dargestellten
Referenz-Abtastmuster zwischen der den Wert "0" aufweisenden
Position A-1 und der den Wert "1" aufweisenden Position A sowie
zwischen der den Wert "1" aufweisenden Position E und der den
Wert "0" aufweisenden Position E+1 ein Sprung in den
Abtastwerten auf.
Man erkennt aus Fig. 4 nun, daß ein im Vergleich zum
Referenz-Bittakt des Bitstroms B zu großer interner Bittakt CB
durch eine Abweichung der Ist-Abtastmusters eines Bitimpulses
vom Referenz-Abtastmuster in den Positionen A und/oder E+1
charakterisiert ist. Ein zu kleiner interner Bittakt CB ist
durch eine Abweichung des Ist-Abtastmusters vom
Referenz-Abstastmuster in den Positionen E und/oder N-1
gekennzeichnet.
Ausgehend hiervon ist es nun besonders einfach möglich, eine
Taktabweichung des internen Bittaktes CB vom Referenz-Bittakt
durch einen einfachen Vergleich des aktuell in das
Schieberegister 51 eingetakteten Ist-Abtastmusters mit dem
Referenz-Abtastmuster festzustellen und zu korrigieren, und den
internen Bittakt CB mit dem durch den Bitstrom B systemweit
vorgegebenen Referenz-Bittakt zu synchronisieren.
Bei dem hier beschriebenen Ausführungsbeispiel wird als
Vergleichsfunktion eine positionsweise EXOR-Verknüpfung der
entsprechenden Abtastmuster verwendet, da eine derartige
logische Verknüpfung hardwaremäßig besonders einfach zu
realisieren ist. Es ist natürlich möglich, zum Vergleich der
aktuell erfaßten Abtastmuster mit dem vorgegebenen
Referenz-Abtastmuster eine geeignet gewählte andere
Vergleichsfunktion heranzuziehen.
Die bei einer derartigen EXOR-Verknüpfung des aktuell erfaßten
Ist-Abtastmuster mit dem Referenz-Abtastmuster auftretenden
EXOR-Muster sind in den Fig. 5 und 6 dargestellt, wobei die
Fig. 5 den speziellen Fall von N=12 und die Fig. 6 den
allgemeinen Fall von N Abtastwerten pro Abtastmuster zeigt. Die
Fig. 5 und 6 entsprechen in ihrer Organisation und Struktur
den Fig. 3 und 4 mit der Maßgabe, daß - anstelle der in
diesen Figuren dargestellten, einer bestimmten Position
zugeordneten Abtastwerte - nunmehr das Ergebnis der
EXOR-Verknüpfung der entsprechenden Position des
Ist-Abtastmusters mit dem Referenz-Abtastmuster dargestellt
ist.
Man erkennt aus den Zeilen G1-G3 dieser Figuren, daß der
interne Bittakt CB zu groß ist, wenn mindestens eine der
EXOR-Verknüpfungen der Positionen 4 bzw. A und 8 bzw. E+1 den
Wert "1" ergibt und alle anderen positionsweisen
EXOR-Verknüpfungen des entsprechenden Ist-Abtastmusters mit dem
Referenz-Abtastmuster den Wert "0" ergeben. In entsprechender
Art und Weise ist aus den Zeilen K1-K3 dieser Figuren
entnehmbar, daß der interne Bittakt CB der Vorrichtung 1 zu
klein ist, wenn mindestens einer der EXOR-Verknüpfungen der
Positionen 7 bzw. E und 11 bzw. N-1 den Wert "1" ergibt und
alle anderen positionsweisen EXOR-Verknüpfungen der zu
vergleichenden Abtastmuster den Wert "0" ergeben. Aus der Zeile
RA der Fig. 5 und 6 ist außerdem ersichtlich, daß der
interne Bittakt CB gleich dem Referenz-Bittakt des Bitstromes B
ist, wenn alle positionsweisen EXOR-Verknüpfungen den Wert "0"
ergeben.
Diese der Korrektur der aktuellen Taktablage dienende
positionsweise EXOR-Verknüpfung des Ist-Abtastmusters mit dem
Referenz-Abtastmuster wird durch das Schieberegister 51 und den
ersten Komparator 52 der Synchronisiereinrichtung 50
durchgeführt. Hierzu wird auf Fig. 7 verwiesen, in der
schematisch das Zusammenwirken dieser beiden Einheiten der
Synchronisiereinrichtung 50 dargestellt ist. In das
Schieberegister 51 wird in jedem Takt des internen Bittaktes CB
der überabgetastete Bitimpuls P1-P5, also jeweils die zu einem
Ist-Abtastmuster gehörigen N=12 Abtastwerte eingetaktet. Im
ersten Komparator 52 ist - wie bereits oben erwähnt wurde - das
in Fig. 2 dargestellte Referenz-Abtastmuster gespeichert.
Dieses Referenz-Abtastmuster und das aktuell eingetaktete
Ist-Abtastmuster eines Bitimpulses werden nun im EXOR-Gatter 54
positionsweise verknüpft. Das aus dieser positionsweisen
EXOR-Verknüpfung entstehende N Bit breite EXOR-Muster wird über
einen N Bit breiten internen Datenbus 55 in ein ebenfalls N Bit
breites weiteres Schieberegister 56 eingeschrieben. Die
Positionen 0 bis A-2 sowie A+1 bis E-1 und E+2 bis N-2 des
weiteren Schieberegisters 56 sind mit den Eingängen eines
ersten ODER-Gatters 58 verbunden. Ein Ausgang 58′ des ersten
ODER-Gatters 58 ist mit einem Eingang eines zweiten
ODER-Gatters 59 verbunden, dessen weiteren Eingängen die
Positionen A-1, E und N-1 des weiteren Schieberegisters 56
zugeführt sind. Ein drittes ODER-Gatter 60 ist mit dem Ausgang
58′ des ersten ODER-Gatters 58 und mit den Positionen A und E+1
des weiteren Schieberegisters 56 verbunden. Ein viertes
ODER-Gatter 61 ist mit dem Ausgang 58′ des ersten ODER-Gatters
58 und mit den Positionen A und E+1 des weiteren
Schieberegisters 56 verbunden. Einem fünften ODER-Gatter 62
werden die Positionen E und N-1 des weiteren Schieberegisters
56 zugeführt. Ein Ausgang 59′ des zweiten ODER-Gatters 59 ist
mit einem invertierenden Eingang 63′ eines ersten UND-Gatters
63 verbunden. Ein nicht-invertierender Eingang 63′′ dieses
UND-Gatters ist an einen Ausgang 60′ des dritten ODER-Gatters
angeschlossen. Die Ausgänge 59′ und 60′ des zweiten und dritten
ODER-Gatters sind an zwei Eingänge 64′, 64′′ eines sechsten
ODER-Gatters 64 angeschlossen. Zwei weitere Eingänge des
sechsten ODER-Gatters 64 sind mit den Ausgängen 61′ und 62′ des
vierten und des fünften ODER-Gatters 61 und 62 verbunden. Ein
Ausgang 61′ des vierten ODER-Gatters 61 ist außerdem mit einem
invertierenden Eingang 65′ eines zweiten UND-Gatters 65
verbunden. Ein zweiter Eingang 65′′ des zweiten UND-Gatters 65
ist an den Ausgang 62′ des fünften ODER-Gatters 62
angeschlossen. Die Ausgänge 63′′ und 65′′ der UND-Gatter 63 und
65 sowie der Ausgang 64a des sechsten ODER-Gatters 64 werden
zum Taktgenerator 30 der Vorrichtung 1 geleitet. Die an diesen
Ausgängen 63′, 65′ und 64′ auftretenden Ausgangssignale VS1-VS3
stellen in ihrer Gesamtheit das in Fig. 1 dargestellte
Ausgangssignal VS des ersten Komparators 52 dar.
Diese aus den ODER-Gattern 58-62, 64 und den UND-Gattern 63 und
65 bestehende Logikschaltung 67 dient also dazu, aus den oben
beschriebenen Gesetzmäßigkeiten in den EXOR-Mustern zu
erkennen, ob der interne Bittakt CB der Vorrichtung 1
bitsynchron mit dem Referenz-Bittakt des Bitstroms B ist. Auf
eine explizite Erläuterung der einzelnen logischen
Verknüpfungsoperationen der Logikschaltung 67 soll an dieser
Stelle verzichtet werden, da sie sich für den Fachmann aus der
bekannten Funktionsweise der UND- und ODER-Gatter sowie aus den
diesen logischen Vorrichtungen zugeführten Signalen ergibt.
Demzufolge tritt am Ausgang 64a des ODER-Gatters 64 das
Ausgangssignal VS1=1 auf, wenn der interne Bittakt CB und der
Referenz-Bittakt des Bitstroms B bitsynchron sind. Am Ausgang
63′′ bzw. 65′′ des ersten bzw. zweiten UND-Gatters 63 sowie 65
tritt das Ausgangssignal VS2=1 bzw. VS3=1 auf, wenn der interne
Bittakt CB im Vergleich zum systemweiten Referenz-Bittakt des
Bitstroms B zu groß bzw. zu klein ist. Entsprechend dem
jeweiligen Ausgangssignal VS1-VS3 der Logikschaltung 67 ist es
dann dem den internen Bittakt CB erzeugenden Taktgenerators 30
der Vorrichtung 1 besonders einfach möglich, in Abhängigkeit
vom aktuell auftretenden Ausgangssignal VS1-VS3 den internen
Bittakt CB zu ändern oder - im bitsynchronen Fall -
beizubehalten.
Es ist natürlich auch möglich, auf das weitere Schieberegister
56 zu verzichten und das EXOR-Gatter 43 über den internen
Datenbus 55 direkt mit den Gattern 58-65 zu verbinden.
Die Korrektur einer möglichen Phasenablage des bereits
bitsynchronen internen Bittakts CB vom Referenz-Bittakt des
Bitstroms B wird anhand der Fig. 8 erläutert. Der obere Teil
der Fig. 8 entspricht der Fig. 4, so daß weitere Ausführungen
zu diesem Teil nicht erforderlich sind. Neu gegenüber der Fig.
4 ist in der Fig. 8, daß ein eine Phasenablage
repräsentierendes Abtastmuster PF aufgenommen wurde. Das
Phasenfehler-Abtastmusters PF - welches nur beispielhaften
Charakter besitzt - tritt dann im Schieberegister 51 auf, wenn
der bitsynchrone interne Bittakt CB um die Phase P gegenüber
dem Referenz-Bittakt verschoben ist.
Das im zweiten Komparator 53 der Synchronisiereinheit 50
gespeicherten Referenz-Abtastmuster zur Korrektur der
Phasenablage ergibt sich aus folgenden Überlegungen: Ist die
Zeitdauer der zweiten Teilsequenz 52, also die Zeitspanne, in
der der Bitimpuls P über dem Schwellwert L liegt, gleich T1 und
die Zeitdauer zwischen zwei aufeinanderfolgenden Abtastwerten
TU, so beträgt die aktuell registrierte Anzahl der Abtastwerte
der zweiten Teilsequenz 52 der Abtastsequenz S - in
Abhängigkeit vom Phasenfehler P - entweder die nächste
natürliche Zahl L1 oder L2, die kleiner oder größer als der
Quotient aus den Werten T1 und T2 ist. Die vom gewählten
Pulsdesign vorgegebene Soll-Zeitdauer der zweiten Teilsequenz
S2 im phasensynchronen Zustand des internen Bittaktes CB ist
entweder L1 oder L2. Der aktuell vorliegende Phasenfehler P der
zweiten Teilsequenz S2 wird folglich dann durch den jeweils
nicht der vorgegebenen Soll-Zeitdauer der zweiten Teilsequenz
S2 zugeordneten Wert L2 oder L1 festgelegt.
Das in dem Komparator 52 zu speichernde
Phasenfehler-Abtastmuster erhält man dann dadurch, daß dem
ersten oder dem letzten Abtastwert der zweiten Teilsequenz S2 -
welcher jeweils annahmegemäß den Wert "1" aufweist - der Wert
"0" zugewiesen wird, wenn der der Soll-Zeitdauer dieser zweiten
Teilsequenz S2 zugewiesene Wert L1 (L2) größer als der dem
Phasenfehler P zugeordnete Wert L2 (L1) ist. Im umgekehrten
Fall - der der zweiten Teilsequenz S2 zugewiesene Wert L1 (L2)
ist kleiner als der dem Phasenfehler zugewiesene Wert L2 (L1) -
wird zur Generierung des zur Korrektur der negativen Phasenlage
dienende zweite Phasenfehler-Abtastmuster dem letzten
Abtastwert der ersten Teilsequenz S1 - welcher annahmegemäß den
Wert "0" aufweist - der neue Wert "1" zugeordnet.
Zu Detektion der Phasenablage des internen Bittakts CB wird das
Schieberegister 51 in Verbindung mit dem zweiten Komparator 53
verwendet. Hierzu wird auf Fig. 9 verwiesen. Im zweiten
Komparator 53 ist hierbei als Referenz-Abtastmuster das o.g.
Phasenfehler-Abtastmuster gespeichert.
Zur Detektion der Phasenablage des internen Bittakts CB ist nun
- wie in Fig. 1 dargestellt - vorgesehen, daß das in das
Schieberegister 51 eingetaktete Ist-Abtastmuster des
Bitimpulses mit dem im zweiten Komparator 53 gespeicherten, als
zweites Referenz-Abtastmuster fungierenden
Phasenfehler-Abtastmuster mittels eines EXOR-Gatters 58
positionsweise EXOR-verknüpft wird. Die jeweils N Ergebnisse
dieses positionsweisen EXOR-Vergleichs wird über einen internen
Datenbus 75 zu Eingängen eines ODER-Gatters 70 der Breite N
geleitet. Das an einem invertierenden Ausgang 71 des
ODER-Gatters 70 auftretende Ausgangssignal PS wird zum
Taktgenerator 30 der Vorrichtung 1 geleitet.
Stellt nun die in Fig. 9 dargestellte
Phasenablage-Detektorschaltung fest, daß eine
Phasenverschiebung P vorliegt, so nimmt das an einem
invertierenden Ausgang 71 des ODER-Gatters 70 auftretende
Ausgangssignal PS1 den Wert "1" an. Im phasensynchronen Zustand
des internen Bittaktes CB mit dem Referenz-Bittakt tritt am
Ausgang 71 des ODER-Gatters 70 der binäre Wert "0" auf.
Die Takteinheit 30 kann durch das Ausgangssignal PS des
ODER-Gatters 70 somit leicht feststellen, daß sie die Phase des
internen Bittakts CB zu verschieben hat, um eine
Phasensynchronität des bitsynchronen internen Bittakts CB mit
dem durch den Bitstrom B vorgegebenen Referenz-Bittakt zu
erreichen. Diese Korrektur der Phasenablage kann insbesondere
dadurch geschehen, daß für einen Zeitraum der Takt des internen
Bittakts CB entsprechend verzögert oder beschleunigt wird. Es
ist auch möglich, daß in den Signalweg des Bitstroms B in der
Vorrichtung 1 eine nicht dargestellte Verzögerungsschaltung
geschaltet wird, welche eine entsprechende Phasenverzögerung
durchführt.
Abschließend ist noch anzuführen, daß zur Erhöhung der
Abgleichgenauigkeit die in Fig. 7 dargestellt
Taktablage-Detektorschaltung und/oder die in Fig. 9
dargestellte Phasenablage-Detektorschaltung beliebig kaskadiert
werden können. Hierzu wird auf Fig. 10 verwiesen. In dieser
Figur sind drei in Serie geschaltete Synchronisationseinheiten
81-83 dargestellt, welche jeweils der
Synchronisationseinrichtung 50 der Fig. 1 entsprechen. An einem
erster Ausgang 81a, 82a, 83a der Synchronisationseinrichtungen
81-83 tritt jeweils eine binäre "1" auf, wenn die betreffende
Synchronisationseinrichtung 81-83 feststellt, daß der interne
Bittakt CB und der Referenz-Bittakt phasensynchron sind. An
einem zweiten bzw. dritten Ausgang 81b-83b bzw. 81c-83c tritt
jeweils eine binäre "1" auf, wenn der interne Bittakt CB
kleiner bzw. größer als der Referenz-Bittakt des Bitstroms B
ist. Die Ausgänge 82a und 83a werden zu zwei Eingängen eines
ersten UND-Gatters 84 geleitet. Ein Ausgang 84′ des ersten
UND-Gatters 84 wird zu je einem Eingang von drei weiteren
UND-Gattern 85-87 geführt. An einem zweiten Eingang des zweiten
UND-Gatters 84 liegt der zweite Ausgang 81b der ersten
Synchronisationseinrichtung 81 an. Der erste Ausgang 81a dieser
ersten Synchronisationseinrichtung 81 wird zu einem zweiten
Eingang des dritten UND-Gatters 87 geführt. Die in Fig. 10
nicht mit weiteren Gattern verbundenen Eingänge 82b und 82c
sowie 83b und 83c dienen zur weiteren Erhöhung der Auflösung
und sind in entsprechender Art und Weise - falls erforderlich -
mit weiteren, in der Fig. 10 nicht dargestellten UND-Gattern
verbunden, die entsprechend den in Fig. 10 dargestellten
UND-Gattern verknüpft sind.
An jedem vierten Ausgang 81d-83d der
Synchronisationseinrichtungen 81-83 tritt jeweils die von der
entsprechenden Synchronisationseinrichtung detektierte Phase
auf. Diese drei Ausgänge 81d-83d werden zu einem weiteren
UND-Gatter 89 geleitet, dessen Ausgang 89′ mit einer
Phasensteuereinheit 33 des Taktgenerators 30 verbunden ist. Die
Ausgänge 85′-87′ der drei UND-Gatter 85-87 sind mit einer
Taktsteuereinheit 34 des Taktgenerators 30 verbunden.
Die Sequenz der ankommenden Abtastwerte werden nun zwecks
Erhöhung der Empfindlichkeit der Takt und/oder Phasenregelung
durch die Schieberegister 51 der Synchronisationseinrichtungen
81-83 durchgetaktet. Ist der interne Bittakt CB kleiner als der
Referenz-Bittakt des Bitstroms B, so tritt am Ausgang 85′ des
UND-Gatters 85 ein entsprechendes Ausgangssignal VS3 auf.
Entsprechend hierzu tritt am Ausgang 86′ des UND-Gatters 86 das
Ausgangssignal VS2 auf, wenn der interne Bittakt CB größer als
der Referenz-Bittakt des Bitstroms B ist. Einer Bitsynchronität
dieser beiden Bittakte tritt am Ausgang 87′ des UND-Gatters 87
das Ausgangssignal VS1 auf.
Der vorstehend beschriebene Synchronisiervorgang wird nun
interaktiv solange wiederholt, bis das aktuell registierte
Abtastmuster der Bitimpulse P1-P5 mit dem Referenz-Abtastmuster
übereinstimmt, so daß eine Bitsynchronität des internen
Bittaktes mit dem Referenz-Bittakt gegeben ist.
Abschließend ist noch anzumerken, daß die zur
Bitsynchronisation der Teilnehmerstation heranzuziehenden
Bitimpulse speziell von dem zentralen Taktgenerator oder einer
als Master-Station des Operationsnetzwerks fungierenden
Teilnehmerstation speziell für die beschriebene
Bitsynchronisationsprozedur erzeugt werden, indem der zentrale
Taktgenerator oder die Master-Station für eine bestimmte
Zeitdauer eine Serie von Impulsen mit definiertem Pulsdesign
erzeugt. Es ist aber auch möglich, hierzu die Bits einer von
einer Teilnehmerstation ausgesandten Nachricht als Zeitreferenz
zu definieren und die interne Signalverarbeitung allen anderen
Teilnehmerstationen darauf auszurichten.
Während der Synchronisationsphase schaltet die Verteilereinheit
40 die Bitimpulse P1-P5 nur zu seinem ersten Ausgang 42 durch,
da dem zu diesem Zeitpunkt noch synchronen Zustand eine
Auswertung des ankommenden Bitstroms B durch den am zweiten
Ausgang 43 der Verteilereinheit 40 angeschlossenen
Signalverarbeitungs-Funktionsblock 100 keine verwertbaren
Informationen liefert.
Bei gegebener Bitsynchronität zwischen dem internen Bittakt CB
und dem Referenz-Bittakt hingegen erzeugt die Takteinheit 30
ein Steuersignal DS, welches bewirkt, daß der ankommende
Bitstrom B zum zweiten Ausgang 43 der Verteilereinheit 40
durchgeschaltet und somit zum
Signalverarbeitungs-Funktionsblock 100 geleitet wird.
Es ist aber auch möglich, daß zu definierten Zeitpunkten - z. B.
zur Verarbeitung eines im Bitstrom B enthaltenen
Synchronisationsbits - oder permanent der ankommende Bitstrom B
zu beiden Ausgängen 42 und 43 der Verteilereinheit 40
durchgeschaltet wird, so daß parallel sowohl die eigentliche
Signalverarbeitung als auch eine Überprüfung und/oder Korrektur
der Bitsynchronität des internen Bittaktes CB möglich ist.
Zu dieser Überprüfung und/oder Korrektur der Bitsynchronität
des internen Bittaktes CB werden in vorteilhafter Art und Weise
die von der Synchronisationseinrichtung 50 erzeugten
Synchronisiersignal VS1 und PS verwendet. Im bitsynchronen
Zustand tritt - wie anhand der Beschreibung der Fig. 7
erläutert wurde - am Ausgang 64a des ODER-Gatters 64 das die
Detektion eines Referenz-Abtastmusters des entsprechenden
Bitimpulses P1-P5 signalisierende Ausgangssignal VS=1
gleichzeitig tritt einem vom Taktgenerator 30 der Vorrichtung 1
erzeugten Taktimpulses des internen Bittaktes CB auf. In
entsprechender Art und Weise tritt - wie anhand der
Beschreibung der Fig. 8 erläutert wurde - im phasensynchronen
Zustand des internen Bittaktes CB mit dem durch die Bitimpuls
P1-P5 des Bitstroms B festgelegten Referenz-Bittaktes am
Ausgang 71 des ODER-Gatters 70 das Synchronisiersignal PS=0
gleichzeitig mit dem entsprechenden Taktimpuls des internen
Bittaktes CB auf. Bei einer Bitsynchronität des internen
Bittaktes CB und des Referenz-Bittaktes treten also die
Synchronisiersignale VS=1 und PS=0 simultan mit dem
entsprechenden Taktimpuls des internen Bittaktes CB auf. Es ist
daher in besonders einfacher Art und Weise möglich, diese die
Detektion eines Referenz-Abtastmusters signalisierenden
Synchronisiersignale VS=1, PS=0 zur Detektion einer etwaigen
Abweichung des internen Bittaktes CB von dem durch die Abfolge
der Bitimpuls P1-P5 des Bitstroms B festgelegten
Referenz-Bittaktes heranzuziehen. Im folgenden wird die
Durchführung dieser Korrektur anhand des Synchronisiersignals
VS1 beschrieben. In entsprechender Art und Weise ist es aber
auch möglich, das Synchronisiersignal PS oder auch beide
Synchronisiersignale US1, PS heranzuziehen.
Zur Detektion von Verschiebungen des internen Bittakts CB
relativ zu dem Referenz-Bittakt ist vorgesehen, daß die Anzahl
X der Takte des Abtasttaktes CB registriert werden, welche
zwischen dem Auftreten des die Detektion des
Referenz-Abtastmusters eines Bitimpulses P1-P5 signalisierenden
Synchronisiersignals VS1 und dem Auftreten des zu diesem
Bitimpuls P1-P5 korrelierten Taktimpulses des internen
Bittaktes CU liegen. Tritt der Taktimpuls des internen
Bittaktes auf, bevor das Referenz-Abtastmuster erkannt wird,
also bevor das Synchronisiersignal VS1=1 am Ausgang 64a des
ODER-Gatters 64 auftritt, und liegt zwischen dem Auftreten
dieser beiden Signal eine Zeitdifferenz von X Takten des
Abtasttaktes CU, so wird der nächste Taktimpuls des internen
Bittaktes CB nach (N-X) Takten des Abtasttaktes CU generiert
und die Taktrate des internen Bittaktes CB wird vergrößert.
Tritt hingegen der zu dem aktuell abgetasteten Bitimpuls P1-P5
korrelierte Taktimpuls des internen Bittaktes CB auf, nachdem
bereits am Ausgang 64a des ODER-Gatters 64 das
Synchronisiersignal VS1=1 aufgetreten ist, also nachdem bereits
das Referenz-Abtastmuster erkannte wurde, und beträgt diese
Zeitdifferenz X Takte des Abtasttaktes CU, so wird der nächste
Taktimpuls des internen Bittaktes erst nach (N+X) Takten des
Abtasttaktes CU generiert und die Taktrate des internen
Bittaktes CB wird dementsprechend verkleinert.
Claims (23)
1. Verfahren zur Synchronisation einer Teilnehmerstation eines
Netzwerkes, deren interne Signalverarbeitung von einem
internen Bittakt getaktet ist, wobei der Teilnehmerstation
ein aus einer Abfolge von Bitimpulsen (P1-P5) bestehender
Bitstrom (B) zugeführt wird, dessen von einem zentralen
Taktgenerator des Netzwerks vorgegebener Bittakt einen
Referenz-Bittakt für die interne Signalverarbeitung einer
jeden Teilnehmerstation des Netzwerks festlegt, dadurch
gekennzeichnet, daß mindestens ein Bitimpuls (P1-P5) des der
Teilnehmerstation (1) zugeführten Bitstroms (B) mit der
N-fachen Taktfrequenz des internen Bittaktes (CB) der
Teilnehmerstation (1) abgetastet wird, daß aus jeweils N
durch diese Abtastung erzeugten Abtastwerten ein N
Positionen breites Abtastmuster gebildet wird, daß zur
Detektion einer Takt- und/oder Phasenablage des internen
Bittakts (CB) vom Referenz-Bittakt dieses aktuell
registrierte Abtastmuster mit mindestens einem vorgegebenen
Referenz-Abtastmuster verglichen wird, daß in Abhängigkeit
vom Ergebnis dieses Abtastmuster-Vergleichs ein eine
Korrektur dieser Takt und/oder Phasenablage des internen
Bittakts (CB) der Teilnehmerstation (1) vom Referenz-Bittakt
initiierendes Synchronisiersignal (VS, VS1-VS3; PS) erzeugt
wird, und daß die vorgenannten Schritte iterativ solange
wiederholt werden, bis das aktuell erfaßte Abtastmuster und
das mindestens eine vorgegebene Referenz-Abtastmuster
übereinstimmt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die
Taktablage des internen Bittakts (CB) der Teilnehmerstation
(1) durch einen Vergleich des aktuell erfaßten Abtastmusters
eines der Bitimpulse (P1-P5) mit einem ersten
Referenz-Abtastmuster detektiert wird, welches die
Abtastwerte dieses Bitimpulses (P1-P5) bei Bitsynchronität
des internen Bittakts (CB) und des Referenz-Bittakts
charakterisiert.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß die Phasenablage des internen Bittakts (CB) der
Teilnehmerstation (1) durch einen Vergleich des aktuell
erfaßten Abtastmusters eines Bitimpulses (P1-P5) mit einem
zweiten Referenz-Abtastmuster detektiert wird, welches die
Abtastwerte dieses Bitimpulses (P1-P5) bei einer
Phasenablage (P) des internen Bittaktes (CB)
charakterisiert.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der
Vergleich des aktuell registrierten Abtastmusters und des
vorgegebenen Referenz-Abtastmusters positionsweise erfolgt.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß das
aktuell registierte Abtastmuster und das vorgegebene
Referenz-Abtastmusters positionsweise EXOR-verknüpft werden.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zur
Bitsynchronisation ein Bitimpuls (P1-P5) verwendet wird, bei
dem das erste Referenz-Abtastmuster mindestens eine erste
Teilsequenz (S1) und mindestens eine zweite Teilsequenz (S2)
enthält, wobei die einer jeden Teilsequenz (S1, S2) des
Referenz-Abtastmusters zugewiesenen binären
Referenz-Abtastwerte innerhalb der jeweiligen Teilsequenz
(S1, S2) identisch sind und der letzte Abtastwert der ersten
Teilsequenz (S1) und der erste Abtastwert der zweiten
Teilsequenz (S2) sich in den ihnen zugewiesenen binären
Referenz-Abtastwerten unterscheiden.
7. Verfahren nach Anspruch 2 und 6, dadurch gekennzeichnet, daß
das erste Referenz-Abtastmuster drei Teilsequenzen (S1-S3)
aufweist, wobei die der ersten Teilsequenz (S1) zugeordneten
Referenz-Abtastwerte des Bitimpulses (P1-P5) die Positionen
0 bis A-1, die der zweiten Teilsequenz (S2) zugeordneten
Referenz-Abtastwerte des Bitimpulses (P1-P5) die Positionen
A bis E und die der dritten Teilsequenz (S3) zugeordneten
Referenz-Abtastwerte des Bitimpulses (P1-P5) die Positionen
E+1 bis N-1 einnehmen, daß ein eine Verlangsamung des
internen Bittakts (CB) der Teilnehmerstation (1)
initiierendes Synchronisiersignal (VS2) erzeugt wird, wenn
sich das aktuell erfaßte Abtastmuster des Bitimpulses
(P1-P5) und das erste Referenz-Abtastmuster des Bitimpulses
(P1-P5) in mindestens einer der Positionen A und E+1
unterscheiden und in allen anderen Positionen
übereinstimmen, daß ein eine Beschleunigung des internen
Bittakts (CB) initiierendes Synchronisiersignal (VS3)
erzeugt wird, wenn sich das aktuell erfaßte Abtastmuster und
das erste Referenz-Abtastmuster in mindestens einer der
Positionen E und N-1 unterscheiden und in allen anderen
Positionen übereinstimmen, und daß ein den bitsynchronen
Zustand des internen Bittakts (CB) mit dem Referenz-Bittakt
charakterisierendes Synchronisiersignal (VS1) erzeugt wird,
wenn beide Abtastmuster in allen Positionen übereinstimmen.
8. Verfahren nach Anspruch 3 und 6, dadurch gekennzeichnet, daß
das zur Korrektur der Phasenablage (P) verwendete zweite
Referenzmuster aus dem Referenz-Abtastmuster abgeleitet
wird, welches drei Teilsequenzen (S1-S3) aufweist und bei
Bitsynchronität die der ersten Teilsequenz (S1) zugeordneten
Referenz-Abtastwerte des Bitimpulses (P1-P5) die Positionen
0 bis A-1, die der zweiten Teilsequenz (S2) zugeordneten
Referenz-Abtastwerte des Bitimpulses (P1-P5) die Positionen
A-E und die der dritten Teilsequenz (S3) zugeordneten
Referenz-Abtastwerte des Bitimpulses (P1-P5) die Positionen
E+1 bis N-1 einnehmen, daß zur Ableitung des zweiten
Referenz-Abtastmusters die aktuelle Anzahl der der zweiten
Teilsequenz (S2) zugeordneten Abtastwerte ermittelt wird,
daß zur Bildung des zweiten Referenz-Abtastmusters der
letzte Abtastwert der ersten Teilsequenz (S1) des ersten
Referenz-Abtastmusters durch seinen binär konjugierten Wert
ersetzt wird, wenn die aktuell registrierte Anzahl der der
zweiten Teilsequenz (S2) zugeordneten Abtastwerte kleiner
als die Anzahl der der zweiten Teilsequenz (S2) des ersten
Referenz-Abtastmusters zugeordneten Abtastwerte ist, und daß
der erste Wert der zweiten Teilsequenz (S2) des ersten
Referenz-Abtastmusters durch seinen binär konjugierten Wert
ersetzt wird, wenn die aktuell registrierte Anzahl der der
zweiten Teilsequenz (S2) zugeordneten Abtastwerte größer als
die Anzahl der der zweiten Teilsequenz (S2) des ersten
Referenz-Abtastmusters zugeordneten Abtastwerte ist.
9. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die
Synchronisiersignale (VS, VS1-VS3; PS) einer den internen
Bittakt (CB) der Teilnehmerstation (1) erzeugenden
Takteinheit (30) zugeführt werden.
10. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die
zur Synchronisation des internen Bittakts (CB) und des
Referenz-Bittakts einbezogene Bitimpulse (P1-P5) speziell
zur Durchführung dieser Synchronisationsprozedur erzeugt
werden.
11. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der
die Bitimpulse (P1-P5) enthaltene Bitstrom (B) bei
Bitsynchronität einem die eigentliche Signalverarbeitung
der Teilnehmerstation (1) durchführenden
Signalverarbeitungs-Funktionsblock (100) zugeführt wird.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß im
Bitstrom (B) enthaltene Bitimpulse (P1-P5) gleichzeitig
sowohl dem Funktionsblock (100) zugeführt, als auch zur
Überprüfung und/oder Korrektur der Bitsynchronität des
internen Bittaktes (CB) und des Referenz-Bittaktes
herangezogen werden.
13. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß im
bitsynchronen Zustand der Teilnehmerstation (1) zur
Kontrolle dieser Bitsynchronität zwischen dem internen
Bittakt (CB) und dem Referenz-Bittakt die Anzahl X der
Taktimpulse des zur Abtastung des der Teilnehmerstation
zugeführten Bitstroms (B) verwendeten, die N-fache
Taktfrequenz des internen Bittakts (CB) aufweisenden
Abtasttakts (CU) erfaßt wird, die zwischen dem Auftreten
des die Detektion des Referenz-Abtastmusters eines
Bitimpulses (P1-P5) anzeigenden Synchronisiersignal
(VS1; PS) und des zu diesem Bitimpuls (P1-P5) korrelierten
Taktimpulses des internen Bittaktes (CB) liegen.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß der
nächste Taktimpuls des internen Bittaktes (CB) nach (N-X)
Takten des Abtasttaktes (CU) generiert und die Taktrate des
internen Bittaktes (CB) vergrößert wird, wenn das die
Detektion des Referenz-Abtastmuster anzeigende
Synchronisiersignal (VS1; PS) um X Takte des Abtasttaktes
(CB) nach dem entsprechenden Taktimpuls des internen
Bittaktes (CB) auftritt und daß der nächste Taktimpuls des
internen Taktes (CB) nach (N+X) Takten des Abtasttaktes
(CU) generiert und die Taktrate des internen Bittaktes (CB)
verkleinert wird, wenn das die Detektion des
Referenz-Abtastmusters anzeigende Synchronisiersignal
(VS1; PS) um X Takte des Abtasttaktes (CB) vor dem
entsprechenden Taktimpuls des internen Bittaktes (CB)
auftritt.
15. Verfahren nach einem der Ansprüche 1 bis 12, dadurch
gekennzeichnet, daß das Netzwerk ein Operationsnetzwerk
ist.
16. Vorrichtung zur Synchronisation einer Teilnehmerstation
eines Netzwerks, dadurch gekennzeichnet, daß eine mit der
N-fachen Taktfrequenz des internen Bittaktes (CB) getaktete
Abtasteinrichtung (20) vorgesehen ist, die einen Bitimpuls
(P1-P5) eines an ihrem Eingang (21) anliegenden Bitstroms
(B) in N Abtastwerte zerlegt, daß diese N Abtastwerte einer
Synchronisiereinrichtung (50) zugeführt sind, in der
Referenz-Abtastmuster zur Detektion einer Takt- und/oder
Phasenablage gespeichert sind, und daß Ausgangssignale
(VS, VS1-VS3; PS) einer den internen Bittakt (CB) erzeugenden
Takteinheit (30) zugeführt sind.
17. Vorrichtung nach Anspruch 16, dadurch gekennzeichnet, daß
die Synchronisiereinrichtung (50) ein im N-fachen Takt des
internen Abtasttaktes (CB) getaktetes Schieberegister (51)
und Komparatoren (52, 53) aufweist, und daß in den
Komparatoren (52, 53) die Referenz-Abtastmuster gespeichert
sind.
18. Vorrichtung nach Anspruch 16, dadurch gekennzeichnet, daß
in den Bitstrom (B) ein Quantisierer (10, 10′) zur
Signalformung der Bitimpulse (P1-P5) geschaltet ist.
19. Vorrichtung nach Anspruch 18, dadurch gekennzeichnet, daß
der Synchronisiereinrichtung (50) eine Verteilereinheit
(40) zur Selektion der zur Bitsynchronisation
heranzuziehenden Bitimpulse (P1-P5) des Bitstroms (B)
vorgeschaltet ist.
20. Vorrichtung nach Anspruch 16, gekennzeichnet durch eine
Kaskadierung mehrerer Synchronisationseinrichtungen
(81-83).
21. Vorrichtung nach Anspruch 16, gekennzeichnet durch ihre
Verwendung in einem Verfahren nach mindestens einem der
Ansprüche 1 bis 14.
22. Empfängerschaltung für eine Teilnehmerstation eines
Netzwerks, gekennzeichnet durch die Verwendung einer
Vorrichtung nach mindestens einem der Ansprüche 16 bis 21.
23. Teilnehmerstation für ein Netzwerk, insbesondere für ein
Operationsnetzwerk, gekennzeichnet durch eine Vorrichtung
nach mindestens einem der Ansprüche 16 bis 22.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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DE19934304913 DE4304913A1 (de) | 1993-02-18 | 1993-02-18 | Verfahren und Vorrichtung zur Synchronisation einer Teilnehmerstation eines Netzwerkes |
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ID=6480737
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