DE4107640A1 - Rahmensynchronisation durch korrelation - Google Patents

Description

Die Erfindung betrifft eine Schaltung zur Rahmensynchronisation nach dem Oberbegriff des Patentanspruchs 1.

Die Rahmensynchronisation von empfangenen Daten mit einem Rahmensynchronisationswort durch Korrelation des Rahmensynchronisationswortes bietet den Vorteil, daß dabei leicht gestörte Synchronisationsworte erkannt werden können.

Eine Schaltung zur Rahmensynchronisation durch Korrelation ist aus der DE 35 00 363 A1 bekannt. Bei der bekannten Schaltung wird ein Referenzsynchronisationswort zur Neusynchronisation in einen Korrelator eingeschrieben, dem auch der Empfangsdatenstrom zugeführt wird. Bei vorliegender Synchronisation, die ab einer einstellbaren Schwelle des Korrelationswertes angenommen wird, gibt der Korrelator einen Setzimpuls ab, aus dem ein Rahmentakt mit Impulstakten abgeleitet wird, und die Datenströme über ein von den Impulstakten getaktetes Schieberegister und ein vom Rahmentakt eingestelltes Verzögerungsglied freigegeben werden.

Um Bitmuster, sogenannte Imitationen, die mit dem vorgegebenen Bitmuster des Rahmensynchronisationswortes zufällig übereinstimmen, nicht als Rahmensynchronisationsworte zu identifizieren, liegt das Referenzsynchronisationswort nach der ersten Identifikation eines Rahmensynchronisationswortes oder einer Imitation nur für kurze Zeitintervalle im Abstand einer Rahmentaktperiode an. Dazwischen liegende Imitationen können somit nicht zu einer Fehlsynchronisation führen.

Der Nachteil der bekannten Schaltungsanordnung liegt nun in der Neusynchronisation. So läßt sich für einen in der Empfehlung G. 703 des CCITT beschriebenen Zeitrahmen, der eine Rahmenlänge von 2688 Bit aufweist, und bei dem der erste Block mit einem 12 Bit langen festen Rahmensynchronisationswort beginnt ("Digitaler Multiplexer für vier plesiochrone 140-MBit/s-Digitalsignale", von H. Hofmeister, NTZ Bd. 36 (1983) Heft 1), eine Imitationshäufigkeit pro Rahmentakt kleiner als 1 berechnen.

Geht man jedoch von einer Zeitmultiplexrahmenstruktur für Breitbandsysteme aus, die z. B. 32 Zeilen zu je 75 Spalten aufweist, wobei jede Zeile ein Oktett enthält, so läßt sich für ein 8 Bit langes Rahmensynchronisationswort bereits eine Imitationshäufigkeit deutlich größer als 9 berechnen.

Wenn nun wie bei der bekannten Schaltungsanordnung nicht die Identität des Rahmensynchronisationswortes gefordert, sondern eine Korrelation berechnet wird, und das Überschreiten einer einstellbaren Schwelle des Korrelationswertes als Nachweis für vorhandene Synchronität genommen wird, erhöht sich die Imitationshäufigkeit je nach Wahl der Schwelle um ein Mehrfaches. Gerade dieses kann bei der Neusynchronisation in Verbindung mit der hohen Imitationshäufigkeit zu beträchtlichen Verzögerungen führen.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Schaltungsanordnung zur Rahmensynchronisation zu schaffen, die leicht gestörte Synchronisationsworte erkennt, eine schnelle Neusynchronisation zuläßt und einfach aufgebaut ist.

Die Aufgabe wird durch die Merkmale des Patentanspruches 1 gelöst.

Zwei Ausführungsbeispiele der Erfindung werden anhand von drei Figuren im folgenden beschrieben. Es zeigen:

Fig. 1 ein schematisiertes Blockschaltbild der erfindungsgemäßen Schaltungsanordnung,

Fig. 2 ein Blockschaltbild eines ersten Ausführungsbeispiels der Erfindung, und

Fig. 3 ein Blockschaltbild eines zweiten Ausführungsbeispiels der Erfindung.

In Fig. 1 ist ein erstes Ausführungsbeispiel als stark schematisiertes Blockschaltbild abgebildet. Sie zeigt eine Synchronisationsworterkennung SWE, an deren Eingang DE der Bitstrom des Empfangssignals eingeht, und ein im Bitstrom enthaltenes Rahmensynchronisationswort erkannt wird.

Der empfangene Bitstrom wird einer Datenleitung DL zugeführt. Wenn die Synchronisationsworterkennung SWE ein Synchronisationswort erkannt hat, sendet sie über eine Setzimpulsleitung SL einen Setzimpuls an einen Rahmentaktgenerator RTG aus, der infolge eines ersten Setzimpulses periodisch Leerrahmen im Zeitintervall eines Rahmentaktes generiert und diese über eine Leerrahmenleitung LRL einem Korrelator KOR zuführt. Weitere Setzimpulse haben keinen Einfluß auf den Rahmentaktgenerator RTG, bevor dieser nicht über eine Rücksetzleitung RL1 rückgesetzt wird.

Synchron zum Setzimpuls wird der Bitstrom dem Korrelator KOR über die Datenleitung DL zugeführt. Rahmensynchronisationswort und Referenzsynchronisationswort werden im Korrelator KOR zuerst bitweise verglichen und anschließend pro Synchronisationswort ein Korrelationswert berechnet. Liegt der Korrelationswert über einer vorgegebenen Schwelle, wird Synchronität angenommen, und der Korrelator KOR sendet über die Synchronisationsleitung SYL an einen Selektor SEL, der mit der Datenleitung DL verbunden ist, vorhandene Synchronisation. Der Selektor SEL wirkt dabei als Einrichtung zur Übertragungsfreigabe und gibt daraufhin den Bitstrom am Datenausgang DA frei. Liegt der Korrelationswert unter einer vorgegebenen Schwelle, wird angenommen, daß keine Synchronität vorliegt. Der Rahmentaktgenerator RTG erhält daraufhin über die Rücksetzleitung RL1 einen Rücksetzimpuls und kann daher aufgrund des nächsten, von der Synchronisationsworterkennung SWE ausgesendeten Setzimpulses Leerrahmen mit neuer Phasenlage generieren. Der Selektor SEL erhält dabei kein Synchronisationssignal und sperrt den Datenausgang DA. Der Bitstrom wird in einen Absorber SUM geleitet.

Im Selektor SEL wird der Bitstrom pro Rahmentakt grundsätzlich so lange verzögert, bis vorhandene Synchronität ermittelt wurde.

Die Synchronisationsworterkennung SWE, der Rahmentaktgenerator RTG sowie der Korrelator KOR werden mit demselben Muttertakt CLK versorgt. Es ist nicht notwendig, den Selektor SEL über die Datenleitung DL mit der Synchronisationsworterkennung SWE zu verbinden. Der Selektor SEL kann auch direkt mit dem Dateneingang DE verbunden sein, dabei würden allerdings zusätzliche Verzögerungselemente notwendig.

In Fig. 2 ist die Schaltung aus Fig. 1 ausführlicher abgebildet. Die Synchronisationsworterkennung SWE enthält ein getaktetes Schieberegister SR, das über eine Parallelleitung PL in Form eines Busses mit einem Synchronisationswortdecoder SD verbunden ist. In das Schieberegister SR, an dem der Dateneingang DE (Bitstrom) anliegt, werden die empfangenen Daten aufgenommen. Die Länge des Schieberegisters SR wird durch die Anzahl von Bits des Rahmensynchronisationswortes bestimmt. Wenn die Synchronisationsinformation abhängig von der Definition des Bitstromes blockweise oder verteilt vorkommt, weist das Schieberegister SR eine z. B. der Blocklänge entsprechende Länge auf. Beim Ausführungsbeispiel wird von oktettstrukturierten Daten ausgegangen, wie es in B-ISDN Systemen vorkommt. Da die Synchronisationsinformation auch in Oktetten organisiert ist, ist ein achtstufiges Schieberegister SR zu wählen, d. h. n = 8. Im folgenden wird diese Synchronisationsinformation als Synchronisationswort bezeichnet.

Im Synchronisationswortdecoder SD ist ein Referenzsynchronisationswort abgespeichert, das mit dem Synchronisationswort übereinstimmt. Bei der Synchronisationsworterkennung SWE liegen nun im Schieberegister SR fortlaufend Bitmuster von 8 Bit Länge an, die über die Parallelleitung PL mit dem Referenzsynchronisationswort im Synchronisationswortdecoder SD verglichen werden. Sobald der Synchronisationswortdecoder SD ein Rahmensynchronisationswort detektiert, sendet er einen Setzimpuls an den Rahmentaktgenerator RTG. Bevor nun die Funktion des Rahmentaktgenerators RTG erläutert wird, sollen der Aufbau und die Funktionsweise des Korrelators KOR beschrieben werden, auf den der Rahmentaktgenerator RTG wirkt.

Der Korrelator KOR des Ausführungsbeispiels besteht aus einem Bitkomparator KOM, der über die Datenleitung DL mit dem Schieberegister SR und über die Leerrahmenleitung LRL mit dem Rahmentaktgenerator RTG verbunden ist, aus einem Vorwärts-Rückwärts-Zähler VRZ, der dem Komparator KOM nachgeschaltet ist und aus einem an diesen angegliederten Entscheidungsdecoder ED.

Im Komparator KOM wird nun der Bitstrom, der an der Datenleitung DL anliegt, mit dem Leerrahmen, der an der Leerrahmenleitung LRL anliegt, bitweise verglichen. Zur Impulsformung können auf der Datenleitung DL und der Leerrahmenleitung LRL jeweils ein D-Flip-Flop FF1, FF2 angeordnet sein.

Fällt der Vergleich positiv aus, d. h. beide Bits sind gleich, wird der Vorwärts-Rückwärts-Zähler VRZ auf Vorwärtsbetrieb geschaltet und weitergezählt. Ist das Vergleichsergebnis negativ, so wird der Vorwärts-Rückwärts-Zähler VRZ auf Rückwärtsbetrieb umgeschaltet und zurückgezählt. Dabei können die Zählschritte in beiden Richtungen den Erfordernissen des Kanals angepaßt werden. Um z. B. die Sicherheit der Synchronisation zu erhöhen, ist es möglich, die negativen Ergebnisse stärker zu gewichten, indem der Zähler z. B. bei einem negativen Ergebnis um zwei Punkte zurückzählt. Es ist auch möglich, die negativen Ergebnisse bei der Neusynchronisation noch höher zu wichten, um einen Fehlversuch schnell und eindeutig anzuzeigen. Zur Berechnung des Korrelationswertes ist nur ein einfacher Zähler notwendig, der mit der Taktfrequenz betrieben werden kann. Durch den Vorwärts-Rückwärts-Zähler VRZ wird die Korrelation zwischen dem Bitstrom und dem Leerrahmen berechnet. Zur Korrelationsberechnung wird nur das Synchronisationswort und nicht der Leerteil bzw. der Nutzteil des Rahmens herangezogen. Die technische Lösung hierzu wird zusammen mit dem Rahmentaktgenerator RTG beschrieben.

Liegt ein fehlerhaftes Rahmensynchronisationswort im Bitstrom vor, kann dies durch die Korrelationsberechnung doch noch als solches erkannt werden. Liegt bei der Neusynchronisation ein definitionsgemäßes echtes Synchronisationswort vor, so steigt der Korrelationswert ständig. Liegt bei der Neusynchronisation eine Imitation vor, so werden bei den nachfolgenden zu erwartenden Synchronisationsworten bei einer wahrscheinlichen Gleichverteilung der beiden binären Zustände gleich viele positive wie negative Vergleichsergebnisse vorliegen. Dies schlägt sich in einem abnehmenden oder gleichbleibenden Wert der Korrelation je nach Art der Wichtung nieder. Überschreitet der berechnete Korrelationswert eine vorgegebene Schwelle, die im Entscheidungsdecoder ED einstellbar ist, so wird Synchronität angenommen. Der Entscheidungsdecoder ED teilt dem Selektor SEL über die Synchronisationsleitung SYL die angenommene Synchronität mit. Wird die Schwelle unterschritten, so bedeutet dies, daß die Synchronität nicht gefunden wurde und an einer anderen Stelle des Bitstromes zu suchen ist. Anstelle nur einer Schwelle können auch zwei Schwellen S1 und S2 vorgesehen werden, wobei die Schwelle S1 höher als die Schwelle S2 liegt und beim Vorwärts zählen, die Schwelle S2 dagegen beim Rückwärts zählen, entscheidend ist. Der Rahmentaktgenerator RTG wird in diesem Fall über die Rücksetzleitung RL1 zurückgesetzt und generiert somit beim Anliegen des nächsten Setzimpulses einen neuen Leerrahmen.

Durch geeignete Wahl der Schwelle sowie der Wichtung der einzelnen Zählschritte kann die Schaltung zur Synchronisation einfach an unterschiedliche Dienste und Dienstgüten angepaßt werden.

Der Rahmentaktgenerator RTG weist neben den Anschlüssen für den Setzimpuls SL, den Rücksetzimpuls RL1, der Leerrahmenleitung LRL und der Takteingang TE einen Ausgang für eine Rücksetzleitung RL2 und eine Enableleitung EL auf. Über die Enableleitung EL gibt er den Vorwärts-Rückwärts-Zähler VRZ nur so lange frei, solange im Komparator KOM die Vergleichsergebnisse zum Synchronisationswort des Leerrahmens anliegen. Zu Beginn einer Neusynchronisation setzt der Rahmentaktgenerator RTG den Vorwärts-Rückwärts-Zähler VRZ über die Rücksetzleitung RL2 zurück.

Bei der Schaltungsanordnung nach dem ersten Ausführungsbeispiel können Störungen bei der Taktableitung vorkommen, deren Wirkung durch sogenannte "Bitslips" zu einer Neusynchronisation führen würden. Unter Bitslips versteht man den Zustand, wenn Empfangsdaten beim Empfänger zu oft oder zu wenig abgetastet werden, d. h. der Rahmentakt des empfangenen Bitstromes und der Rahmentakt des Leerrahmens einen Versatz von einem oder mehreren Bits haben.

Zur Kompensation von Bitslip weist die Schaltungsanordnung zur Rahmensynchronisation des zweiten Ausführungsbeispiels, das in Fig. 3 abgebildet ist, einen erweiterten Korrelator KOR, eine Korrelatoreinheit KORE, einen erweiterten Selektor, eine Selektoreinheit SELE und ein Verzögerungs- und Verzweigungsglied VVG auf.

Zur deutlicheren Darstellung wurde auf die Abbildung und Beschreibung der Taktleitungen für die Synchronisationsworterkennung SWE, des Rahmentaktgenerators RTG, der Selektoreinheit SELE und nachfolgend beschriebenen Vorwärts-Rückwärts-Zählern VWZ1, VWZ2, VWZ3, sowie auf die Abbildung der Rücksetzleitungen RL2 und der Enableleitungen EL zwischen dem Rahmentaktgenerator RTG und den Vorwärts-Rückwärts-Zählern VWZ1, VWZ2, VWZ3 verzichtet.

Im Korrelator KOR sind drei Komparatoren KOM1, KOM2, KOM3 parallel angeordnet, wobei beim Ausführungsbeispiel an jedem Komparator KOM1, KOM2, KOM3 der Leerrahmen mit gleicher Phase anliegt. Zwischen der Datenleitung DL und dem Korrelator KOR ist ein Verzögerungs- und Verzweigungsglied VVG angeordnet, das für jeden Komparator KOM1, KOM2, KOM3 einen Ausgang aufweist, wobei zwischen zwei benachbarten Ausgängen hinsichtlich der Datenleitung DL, von der Synchronisationsworterkennung SWE herkommend, jeweils ein Verzögerungselement FF2, FF3 in Form von D-Flip-Flops angeordnet ist. Diese bewirken einen Phasenversatz des Bitstromes am Ausgang des Verzögerungs- und Verzweigungsgliedes VVG um jeweils ein Bit. Das in der Leerrahmenleitung LRL angeordnete D-Flip-Flop FF1 bewirkt, daß der Leerrahmen und der Bitstrom in einem mittleren Zweig Z2 im Ausgangszustand, dem der mittlere Komparator KOM2 zuzuordnen ist, synchron sind.

Im mittleren Zweig Z2 ist dem Komparator KOM2 ein Vorwärts-Rückwärts-Zähler VRZ2 nachgeschaltet, der wiederum mit einem Korrelationswertvergleicher KV verbunden ist. Zwei äußere Zweige Z1, Z3 sind wie der mittlere Zweig Z2 aufgebaut und enthalten dementsprechend jeweils einen Komparator KOM1, KOM3, einen Vorwärts-Rückwärts-Zähler VWZ1, VWZ3 und sind jeweils mit dem Korrelationswertvergleicher KV verbunden. Dabei liegt der Bitstrom im dritten Zweig Z3 gegenüber dem Bitstrom im mittleren zweiten Zweig Z2 um ein Bit verzögert und gegenüber dem Bitstrom im ersten Zweig Z1 um zwei Bits verzögert an.

Der Korrelationswertvergleicher KV erfüllt nun zwei Aufgaben. Erstens erfüllt er für jeden Zweig Z1, Z2 und Z3 die Aufgabe, die im ersten Ausführungsbeispiel vom Entscheidungsdecoder ED wahrgenommen wird, und zweitens ermittelt der Korrelationswertvergleicher KV, in welchem Zweig Z1, Z2 oder Z3 der höchste Korrelationswert anliegt. Anhand des höchst anliegenden Korrelationswertes ermittelt der Korrelationswertvergleicher KV, ob Synchronität vorliegt oder nicht und sendet abhängig vom Ergebnis über die Synchronisationsleitung SYL einen Synchronisationsimpuls an eine Selektortoreinheit SELE oder über die Rücksetzleitung RL1 einen Rücksetzimpuls an den Rahmentaktgenerator RTG. Liegt der höchste Korrelationswert nun an einem der beiden äußeren Zweige Z1 oder Z2 an und wird aufgrund dieses Wertes Synchronität angenommen, bedeutet dies, daß Bitslip von einem Bit vorliegt. Ist der Bitstrom aufgrund von Bitslip gegenüber dem Rahmentakt um ein Bit verzögert, wird im dritten Zweig Z3 Synchronität festgestellt. In diesem Fall sendet der Korrelationswertvergleicher KV über eine Steuerleitung L1 einen Schaltimpuls L1 aus, dessen Wirkung im folgenden beschrieben wird. Ist der Rahmentakt gegenüber dem Bitstrom um ein Bit verzögert, sendet der Korrelationswertentscheider KWE entsprechend der obigen Beschreibung über eine Steuerleitung L2 einen Schaltimpuls L2 aus.

Diese Steuerleitungen L1 und L2 sind mit der Selektoreinheit SELE, dem Verzweigungs- und Verzögerungsglied VVZ und dem Rahmentaktgenerator RTG verbunden.

Die Selektoreinheit SELE enthält neben dem schon im ersten Ausführungsbeispiel beschriebenen Selektor SEL noch ein Verzögerungs- und Auswahlglied VAG. Das Verzögerungs- und Auswahlglied VAG ist mit dem Datenausgang DA′ des Selektors SEL verbunden und weist zwei in Reihe geschaltete Verzögerungselemente FF4, FF4 in Form von D-Flip-Flops auf, vor und nach denen jeweils eine Leitung Z1, Z2, Z3 abzweigt, und somit in jeder Leitung Z1, Z2, Z3 ein um jeweils ein Bit verschobener Bitstrom anliegt. Die drei Leitungen Z1, Z2, Z3 sind mit dem Schalter SCH1 verbunden, der über die Steuerleitungen L1 oder L2 angesteuert wird. Liegt ein Steuerimpuls L2 an, wird die Leitung Z3 durchgeschaltet, und der um ein Bit verzögerte Bitstrom wird auf diese Weise wieder phasenrichtig auf den Datenausgang DA der Schaltungsanordnung geleitet. Liegt ein Schaltimpuls L1 an, so wird die Leitung LZ1 durchgeschaltet und liegt kein Schaltimpuls an, ist die Leitung 22 durchgeschaltet.

Um weitere, später auftretende Fehlanpassungen der Synchronisation kompensieren zu können, ist im Verzögerungs- und Verzweigungsglied VVG ein zweiter Schalter SCH2 angeordnet, der mit den Steuerleitungen L1, L2 verbunden ist. Er ist auf der Eingangsseite mit den drei Zweigen Z1, Z2, Z3 verbunden und kann diese jeweils auf den mittleren Zweig Z2 schalten. Liegt ein Schaltimpuls L2 an, wird der Zweig Z3 mit dem Zweig Z2 verbunden, liegt ein Schaltimpuls L1 an, wird der Zweig Z1 mit dem Zweig Z2 verbunden. Liegt kein Steuersignal an, so bleibt der Zweig Z2 durchgeschaltet. D.h. der als synchron angenommene Bitstrom wird immer auf den mittleren Zweig Z2 gelegt.

Damit die Synchronität zischen Bitstrom und Leerrahmenimpuls auf dem mittleren Zweig Z2 wieder hergestellt ist, bewirkt der Schaltimpuls L2 im Rahmentaktgenerator RTG eine um ein Bit verzögerte Aussendung des nächsten Leerrahmens.

Die beschriebene Schaltungsanordnung kann Bitslip von einem Bit, d. h. m = 1, kompensieren, sie weist hierzu 2m + 1, d. h. drei Zweige, auf. Soll die Schaltungsanordnung auch für die Kompensation von Bitslip von 2 oder mehr Bits verwendet werden, kann sie sie in Analogie zur Beschreibung für m = 1 auf m = 2 oder mehr erweitert werden.

Das Verzweigungs- und Verzögerungsglied VVG kann natürlich auch zwischen dem Rahmentaktgenerator RTG und dem Korrelator KOR angeordnet sein.

Claims (5)

1. Schaltungsanordnung zur Synchronisation eines Datenempfängers mit dem Rahmen eines Empfangssignals, bei der fortlaufend aus dem empfangenen Bitstrom des Empfangssignals Bitmuster von n Bit Länge abgefragt und mit einem n Bit langen Referenzsynchronisationswort verglichen, und bei vorliegender Synchronität durch einen digitalen Korrelator der Grad der Übereinstimmung ermittelt wird, dadurch gekennzeichnet

• - daß in einer Synchronisationsworterkennung (SWE) die ein n Bit langes Schieberegister (SR) und einen Synchronisationswortdecoder (SD) enthält, bei Übereinstimmung mit dem Referenzsynchronisationswort ein Setzimpuls generiert und einem Rahmentaktgenerator (RTG) zugeführt wird;
• - daß der Rahmentaktgenerator (RTG) bei Anliegen eines ersten Setzimpulses das Referenzsynchronisationswort enthaltende Leerrahmen im Rahmentakt aussendet und auf weitere Setzimpulse nicht reagiert, bis er zurückgesetzt wird;
• - daß das Empfangssignal über eine Datenleitung (DL) und die Leerrahmen über eine Leerrahmenleitung (LRL) einem Korrelator (KOR) zugeführt werden;
• - daß der Korrelator (KOR) wenigstens einen Komparator (KOM) aufweist, in dem das Empfangssignal und ein Leerrahmen bitweise verglichen werden, und dem Komparator (ROM) ein Vorwärts-Rückwärts-Zähler (VRZ) und diesem eine Auswerteeinheit (ED) nachgeschaltet sind;
• - daß die Auswerteeinheit (ED) mit einer Übertragungsfreigabe (SEL) und dem Rahmentaktgenerator (RTG) verbunden ist und sie bei Vorliegen von Korrelationswerten in einem vorgegebenen Bereich über die Übertragungsfreigabe (SEL) vorhandene Synchronität mitteilt und bei Vorliegen von Korrelationswerten in einem anderen Bereich den Rahmentaktgenerator (RTG) zurücksetzt, und
• - daß die Übertragungsfreigabe (SEL) bei vorhandener Synchronität den Datenausgang (DA) freigibt.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet,

• - daß zwischen Datenleitung (DL) und dem Korrelator (KOR) und/oder zwischen der Leerrahmenleitung (LRL) und dem Korrelator (KOR) ein Verzögerungs- und Verzweigungsglied (VVG) angeordnet ist,
• - daß der Datenstrom mit dem Leerrahmen hinsichtlich des Setzimpulses parallel synchron und um 1 bis ±m Bittakte, mit m als ganze Zahl größer als 0, verschoben in 1 + 2m Komparatoren (KOM1, KOM2, KOM3), vergleichbar ist,
• - daß die Übertragungsfreigabe (SEL) mit einem Verzögerungs- und Auswahlglied (VAG) mit 2m + 1 Verzweigungsausgängen versehen ist, an denen jeweils das gleiche Datensignal, aber zeitlich jeweils um ein Bit versetzt, anliegt,
• - daß über einen Korrelationsvergleicher (RV), der über Vorwärts-Rückwärts-Zähler (Z₁, Z₂, Z₃) mit den Komparatoren (KOM1, KOM2, KOM3) verbunden ist, ermittelt wird, ob und in welchem Zweig der Bitstrom des Empfangssignales mit dem Leerrahmen synchron und in Phase ist und den entsprechenden Zweig des zweiten Verzögerungs- und Auswahlgliedes (VAG) der Übertragungsfreigabe (SELE) mit dem Datenausgang (DSA) der Übertragungsfreigabe (SELE) verbindet.

3. Schaltungsvorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß das Verzögerungs- und Verzweigungsglied (VVG) einen vom Korrelationsvergleicher (RV) gesteuerten Schalter (SCH2) mit 2m + 1 Eingängen enthält, dessen Eingänge mit den 2m + 1 Zweigen verbunden und auf den mittleren Zweig schaltbar sind, um bei vorliegendem Bitslip den synchronisierten Bitstrom wieder auf den mittleren Zweig zu legen.

4. Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß der Korrelationsvergleicher (KV) mit dem Rahmentaktgenerator (RTG) eine Verbindung (EL, RL2) aufweist, über die die Generierung von Stopfbits bei vorliegendem Bitslip angewiesen wird.

5. Verfahren zur Rahmensynchronisation eines Empfangssignals mit einem lokalen Takt mit Hilfe eines fest vorgegebenen, n Bit langen Rahmensynchronisationswortes, bei dem fortlaufend aus dem empfangenen Bitstrom des Empfangssignals Bitmuster von n Bit Länge abgefragt und mit einem Referenzsynchronisationswort verglichen und bei vorliegender Synchronisation durch einen Korrelator der Grad der Übereinstimmung ermittelt wird, dadurch gekennzeichnet, daß Neusynchronisation nur dann erfolgt, wenn Identität zwischen Synchronisationswort und Referenzsynchronisationswort vorliegen muß.