DE4233569C2 - Informationsverarbeitungsgerät mit einer Mehrzahl von Prozessor-Modulen, die einen Fehlerüberwachungskreis enthalten - Google Patents
Informationsverarbeitungsgerät mit einer Mehrzahl von Prozessor-Modulen, die einen Fehlerüberwachungskreis enthaltenInfo
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Description
Die Erfindung betrifft ein Informationsverarbeitungs
gerät mit einer Mehrzahl von über einen Systembus
miteinander verbundenen Prozessor-Modulen, von denen
jeder einen Fehlerüberwachungskreis enthält.
Fig. 7 zeigt ein bekanntes busgekoppeltes Mehrrech
nersystem. Dieses weist Prozessor-Modulen 1-1 bis 1-
n, einen gemeinsamen Speicher 2, eine Eingabe/Ausga
be-Steuereinheit 3 und einen Systembus 4 zu deren
Koppelung auf. Die Prozessor-Modulen 1-1 bis 1-n be
nutzen gewöhnlich den gemeinsamen Speicher 2 und die
Eingabe/Ausgabe-Steuereinheit 3 über den Systembus 4.
Wenn daher in irgendeinem Prozessor-Modul ein Feh
ler auftritt, wird der gemeinsame Speicher 2 außer
Betrieb gesetzt und auch das System wird störungsan
fällig. Demgemäß ist es notwendig, Fehler der Prozes
sor-Modulen zu erfassen.
Fig. 8 ist ein Blockdiagramm eines Prozessor-Moduls
in einem Informationsverarbeitungsgerät, das in der
US 4 541 094 offenbart ist. Hierin besteht der Pro
zessor-Modul 1 aus den in gleicher Weise ausgebilde
ten Karten 1a und 1b. Auf den Karten 1a und 1b befin
den sich Prozessoren 10a und 10b, die in gleicher
Weise arbeiten. Weiterhin sind Speicher 11a und 11b
zum Speichern der Daten vorgesehen. Bus-Schnittstel
len 12a und 12b dienen zur Übertragung von Daten zwi
schen internen Bussen 17a, 17b und dem Systembus 4.
Vergleichsschaltungen 13a und 13b erfassen und ver
gleichen die Signale der internen Busse 17a und 17b.
Puffer 14a und 14b verbinden die Prozessor-Busse 16a,
16 b jeweils mit der Vergleichsschaltung 13b bzw.
13a. Puffer 15a und 15b verbinden die Prozessor-Busse
16a, 16b jeweils mit dem internen Bus 17a bzw. 17b.
Puffer 18a und 18b verbinden die Ausgänge der Prozes
sor-Busse 16a, 16b mit jeweils dem Puffer 14b bzw.
14a. Die Speicher 11a und 11b sind Speicherhälften, die
logisch aus einem Speicher für beide bestehen.
Die Wirkungsweise des Informationsverarbeitungsgerä
tes nach Fig. 8 wird nun erläutert. Wenn die Prozes
soren 10a und 10b Daten aus den Speichern 11a bzw.
11b auslesen, senden die Prozessoren 10a und 10b die
Adressendaten zu den Prozessor-Bussen 16a bzw. 16b.
Die Speicher 11a und 11b und die Vergleichsschaltun
gen 13a und 13b empfangen diese Daten und die
Vergleichsschaltungen 13a und 13b vergleichen die
Adressendaten mit anderen Adressendaten, die von an
deren Karten über die Puffer 14b bzw. 14a empfangen
werden. Wenn die von den Prozessoren 10a und 10b ge
sandte Adresse die Seite des Speichers 11a anzeigt,
sendet der Speicher 11a die Daten über den Puffer
15 a zum Prozessor 10a und sendet die Daten auch über
die Puffer 14a und 18b zum Prozessor 10b. Wenn die
von den Prozessoren 10a und 10b gesandte Adresse die
Seite des Speichers 11b anzeigt, sendet der Speicher
11b die Daten über die Puffer 14b und 18a zum Prozes
sor 10a und sendet die Daten auch über den Puffer 15b
zum Prozessor 10b. Wenn die Prozessoren 10a und 10b
die Daten in die Speicher 11a und 11b einschreiben,
werden die Adressendaten in gleicher Weise gesandt
wie beim Lesen der Daten. Wenn die von den Prozesso
ren 10a und 10b gesandten Daten die Seite des Spei
chers 11a anzeigen, senden die Prozessoren 10a und 10b
die Daten zu den Prozessor-Bussen 16a bzw. 16b. Der
Speicher 11a empfängt die Daten über den Puffer 15a
und die Vergleichsschaltung 13a vergleicht die über
den Puffer 14a empfangenen Daten mit den vom Prozes
sor 10a empfangenen Daten, und die Vergleichsschal
tung 13b vergleicht die über den Puffer 14b empfange
nen Daten mit den von Prozessor 10b empfangenen Da
ten, und sie stellen Fehler fest. Wenn die von den
Prozessoren 10a und 10b erfaßten Daten nicht in den
Speichern 11a und 11b sind, werden die Adressen und
die Daten über das Bus-System 4 zum geteilten Spei
cher 2 gesandt. Der geteilte Speicher 2 sendet die
Daten zu den Prozessoren 10a, 10b und den Speichern
11a und 11b. Die Vergleichsschaltungen 13a und 13b
vergleichen die Adressen und Daten, die von den Pro
zessoren 10a, 10b, den Speichern 11a, 11b und dem
geteilten Speicher 2 gesandt wurden, und sie stellen
Fehler fest.
Fig. 9 zeigt ein Blockdiagramm eines bekannten Infor
mationsverarbeitungsgerätes, das in der japanischen
Patentveröffentlichung Nr. 59-4054 offenbart ist.
Hierin haben die Bezugszeichen 1 bis 4 die gleiche
Bedeutung wie in Fig. 8. Ein Fehlerüberwachungskreis
5 dient zur Überwachung aller Prozessor-Modulen. Über
eine Querverbindungsleitung 6 kommunizieren die Pro
zessor-Modulen 1-1 bis 1-n mit dem Fehlerüberwa
chungskreis 5. Der Fehlerüberwachungskreis 5 weist
einen Überwachungszähler auf. Jeder Prozessor-Modul
liest periodisch den Fehlerüberwachungskreis 5 aus
und erhöht den Inhalt des Zählers. Ein anderer Pro
zessor-Modul liest das Ergebnis des Fehlerüberwa
chungskreises 5 in einer längeren Periode als der
obigen Hochzählperiode aus. Wenn der Auslesewert
gleich dem vorher ausgelesenen Wert ist, wird ent
schieden, daß in dem entsprechenden Prozessor-Modul
ein Fehler aufgetreten ist.
Wie vorbeschrieben ist, nimmt bei dem bekannten In
formationsverarbeitungsgerät, da die verglichenen
Prozessoren auf der getrennten Karte angeordnet sind,
durch Vorsehen vieler Puffer zwischen den Prozessoren
bzw. den Vergleichsschaltungen und durch die größeren
Abstände zwischen den Karten die Verzögerungszeit zu.
Da es aus dem genannten Grund schwierig ist, die
Taktperiode zu verkürzen, ergibt sich das Problem,
daß eine hohe Arbeitsfrequenz und eine hohe Arbeits
geschwindigkeit nicht erhalten werden können. Da auch
die Vergleichsschaltungen und die Busschnittstellen
verdoppelt sind, ergibt sich das andere Problem, daß
die Hardware sehr groß wird.
Bei dem anderen, in Fig. 9 gezeigten Informationsver
arbeitungsgerät muß der Fehlerüberwachungskreis in
der Mitte des Systems angeordnet werden. In diesem
Fall tritt das andere Problem auf, daß die Querver
bindungsleitung im System vorgesehen werden muß, da
der zur Fehlerfeststellung durchgeführte Verkehr für
jeden Prozessor-Modul erfolgt.
Aus der DE 27 29 362 C2 ist bereits eine digitale Daten
verarbeitungsanordnung bekannt, die mit in zwei Kanä
len dieselben Informationen verarbeitenden Schaltwer
ken versehen ist, die durch eine gemeinsame Takt
stromversorgung schrittweise gesteuert werden, welche
bei jedem Taktschritt außer mehreren Steuersignalpaa
ren, deren Signale jeweils um mindestens einen Takt
schritt gegeneinander versetzt sind, einen Überwa
chungsimpuls ausgibt. Weiterhin sind jeweils für je
zwei vergleichbare Signale aus den beiden Schaltwer
ken Vergleiche vorgesehen, die zwei Eingänge für die
beiden zu vergleichenden Signale, einen weiteren Ein
gang für die Überwachungsimpulse und einen Ausgang
aufweisen, über den bei Vorhandensein von ordnungs
gerechten Signalpaaren der Überwachungsimpuls als
Fehlerfreimeldung wieder abgegeben wird. Die Verglei
cher bilden zum konjunktiven Verknüpfen der einzelnen
Fehlerfreimeldungen eine Reihenschaltung, deren letz
ter Vergleicher seine Fehlerfreimeldung zum Auslösen
der für den nächsten Taktschritt der beiden Schalt
werke erforderlichen Steuersignalpaare und eines wei
teren Überwachungsimpulses an die Taktstromversorgung
abgibt.
Die US 4 881 227 beschreibt eine Anordnung zur
Überwachung eines Computersystems mit zwei Prozesso
ren in einem Motorfahrzeug. Die Prozessoren überwa
chen einander gegenseitig, wobei die Anordnung nur
auf den Zwei-Prozessor-Betrieb beschränkt ist und
nicht auf weitere Prozessoren ausgedehnt werden kann.
Ein in der US 5 053 943 beschriebenes Informations
verarbeitungsgerät verwendet eine zentrale Überwa
chungsvorrichtung für mehrere Prozessoren eines Com
putersystems.
Die DE 32 39 434 C1 schließlich offenbart ein re
dundantes Mehr-Rechnersystem, bei dem sich die Rech
ner über die von ihnen gefundenen Arbeitsergebnisse
unterrichten und daraus Aussagen über die Funktions
fähigkeit ableiten. Diese Aussagen übermitteln sie an
die übrigen Rechner des Systems und schalten sich
dann gegebenenfalls aus dem System aus. Da alle Rech
ner in gleicher Weise überwacht werden, findet somit
eine Breitruf-Überwachung aller anderen Rechner durch
einen der Rechner nicht statt.
Die Aufgabe der vorliegenden Erfindung besteht darin,
ein Informationsverarbeitungsgerät mit einer Mehrzahl
von über einem Systembus miteinander verbundenen Pro
zessor-Modulen zu schaffen, bei dem Fehler bei einer
beliebigen Anzahl von Prozessoren durch relativ ge
ringe Bus-Lasten aufgrund einer Breitruf-Überwachung
erfaßt werden, wobei auch der den Breitruf ausgebende
Prozessor überwacht wird.
Bei dem Informationsverarbeitungsgerät mit einer
Mehrzahl von über einen Systembus miteinander verbun
denen Prozessor-Modulen, von denen jeder einen Feh
lerüberwachungskreis enthält, weist dieser erfin
dungsgemäß eine Steuerung, ein Zeitglied, ein
Kennzeichensregister und einen Fehlerdetektor auf,
wobei im normalen Betrieb nach Ablauf einer Periode
des Zeitgliedes im Kennzeichenregister ein Kennzei
chen gesetzt wird, das von einem der Mehrzahl von
Prozessor-Modulen, der das Recht zum Lesen des Kenn
zeichens in allen Prozessor-Modulen (Breitruf) hat,
zurückgesetzt wird, und der Fehlerdetektor einen Feh
ler des leseberechtigten Prozessor-Moduls erfaßt,
wenn kein Zurücksetzen des Kennzeichens nach Ablauf
einer weiteren Periode des Zeitgliedes festgestellt
wird, und
der leseberechtigte Prozessor-Modul das Rücksetzen
des Kennzeichens beim Auslesen des Kennzeichens in
nerhalb eines Zeitabschnitts durchführt, der länger
als eine Periode des Zeitglieds, aber kürzer als zwei
Perioden ist und der Fehlerdetektor in dem lesebe
rechtigen Prozessor-Modul einen Fehler eines der an
deren Prozessor-Module meldet, wenn das ausgelesene
Kennzeichen nicht gesetzt ist.
Die Erfindung wird im folgenden anhand eines in den
Figuren dargestellten Ausführungsbeispiels näher er
läutert. Es zeigen:
Fig. 1 ein Blockschaltbild eines Informa
tionsverarbeitungsgerätes, bei dem die
Überwachung der Prozessoren nach dem
aus der DE 27 29 362 C2 bekannten
Prinzip erfolgt,
Fig. 2 ein detailliertes Blockschaltbild des
Vergleichsgliedes mit einem Puffer bei
dem Gerät nach Fig. 1,
Fig. 3 ein Zeitdiagramm für das Informations
verarbeitungsgerät nach Fig. 1,
Fig. 4 ein Blockschaltbild eines Fehlerüber
wachungskreises gemäß einem Ausfüh
rungsbeispiel eines erfindungsgemäßen
Informationsverarbeitungsgerätes,
Fig. 5 ein Zeitdiagramm, das einen normalen
Betrieb beim Fehlerüberwachungskreis
nach Fig. 4 zeigt,
Fig. 6 ein Zeitdiagramm zur Feststellung ei
nes Fehlers beim Fehlerüberwachungs
kreis nach Fig. 4,
Fig. 7 ein Blockschaltbild eines bekannten
Informationsverarbeitungsgerätes,
Fig. 8 ein Blockschaltbild eines Teils des
bekannten Informationsverarbeitungs
gerätes nach Fig. 7, und
Fig. 9 ein Blockschaltbild eines anderen be
kannten Informationsverarbeitungsge
rätes.
Fig. 1 enthält ein Blockdiagramm eines busgekoppelten
Multi-Prozessors, bei dem eine Fehlerüberwachung in
der aus der DE 27 29 362 C2 bekannten Weise erfolgt.
Die Bezugszeichen 1 bis 4, 10 bis 12 und 17 haben die
gleiche Bedeutung wie bei den Informationsverarbei
tungsgeräten nach den Fig. 7 bis 9. Ein Serienbus 7
dient zur Übermittlung der Fehlerinformationen. In
den Prozessor-Modulen 1-1 bis 1-n steuert jeweils ein
Startkreis 30 die Verzögerung zwischen den Prozesso
ren 10a und 10b. Weiterhin sind ein Vergleichsglied
31 mit Puffer, ein Fehlerüberwachungskreis 32 zum
Überwachen des Betriebs seines eigenen oder eines an
deren Prozessor-Moduls und ein Unterprozessor 33 zur
Steuerung des Zustands seines eigenen Prozessor-Mo
duls vorgesehen.
Die Arbeitsweise dieses Multi-Prozessor wird nachfol
gend beschrieben. Der Startkreis 30 erzeugt das Rück
setzsignal 41, das um eine Taktperiode gegenüber dem
Rücksetzsignal 40 verzögert wird, wenn das Gerät ein
geschaltet ist, so daß der zweite Prozessor 10b nach
dem ersten Prozessor 10a arbeiten kann. Daher startet
der zweite Prozessor 10b um eine Taktperiode später
als der erste Prozessor 10a. Der erste Prozessor 10a
nimmt direkten Zugriff zum Speicher 11 und sendet das
Ausgangssignal des Prozessors 10a zum Vergleichsglied
31 mit Puffer. Der zweite Prozessor 10b ist von glei
cher Ausbildung wie der erste Prozessor und stellt
den Fehler des ersten Prozessors 10a fest. Der zweite
Prozessor 10b sendet konstant das Adressensignal und
das Steuersignal zum Vergleichsglied 31 mit Puffer
und auch die Daten werden zum Vergleichsglied 31 mit
Puffer gesandt, wenn die Daten geschrieben werden.
Wenn andererseits der erste Prozessor 10a die Daten
aus dem Speicher 11 ausliest, empfängt das Ver
gleichsglied 31 mit Puffer die Daten und sendet sie
nach einer Taktperiode zum zweiten Prozessor 10b. Wie
oben beschrieben ist, arbeitet der zweite Prozessor
10b immer eine Taktperiode später als der erste Pro
zessor 10a. Das Vergleichsglied 31 mit Puffer gibt
ein Fehlererfassungssignal 42 aus, wenn die Ausgangs
signale des ersten Prozessors 10a und des zweiten
Prozessors 10b nicht übereinstimmen.
Der Fehlerüberwachungskreis 32 überwacht die Opera
tion eines anderen Prozessor-Moduls und der Eingabe/-
Ausgabe-Steuereinheit unter Verwendung eines Bus-Zu
standssignals 42 über die Bus-Schnittstelle 12 und
gibt ein Fehlererfassungssignal 43 ab, wenn die Ope
ration nicht vor der vorbestimmten Periode beendet
ist. Wenn der Unterprozessor 33 das Fehlererkennungs
signal 42 und das Fehlererkennungssignal 43 empfängt,
gibt er ein Bus-Schnittstellen-Sperrsignal 44 ab und
beendet die Operation der Bus-Schnittstelle 12, um
eine Ausbreitung des Fehlers zu verhindern, und in
formiert auch einen anderen Prozessor-Modul über den
Serienbus 7 über das Auftreten des Fehlers.
Daher sind die Fehler der Prozessoren bekannt durch
die Fehlererfassung, die durch Vergleich der Aus
gangssignale des ersten und zweiten Prozessors er
folgt, und die Fehler aller Prozessor-Modulen werden
bekannt durch gegenseitige Überwachung der Opera
tionszeit zwischen den Prozessoren.
Fig. 2 ist ein detailliertes Blockschaltbild des Ver
gleichsgliedes 31 mit Puffer nach Fig. 1. Das Adres
sensignal und das Steuersignal sind gleich denen in
Fig. 1, und daher wird auf ihre nähere Beschreibung
verzichtet. Ein Treiber 51 dient zum Betrieb des er
sten Prozessors 10a und des Speichers 11. Ein Treiber
53 dient zum Betrieb der Bus-Schnittstelle 12. Ein
Treiber 55 dient zum Betrieb des zweiten Prozessors
10b. Empfänger 50, 52 und 54 empfangen die Rückwärts
außensignale entsprechend den Treibern 51, 53 bzw.
55. Ein Pufferregister 56 synchronisiert die Daten
von der Bus-Schnittstelle 12 mit dem Taktsignal. Ein
Pufferregister 57 synchronisiert die Daten vom
Speicher 11 mit dem Taktsignal. Pufferregister 58 und
59 synchronisieren die Daten vom ersten Prozessor 10a
und vom zweiten Prozessor 10b, bevor die Daten in das
Vergleichsglied eingegeben werden. Ein Flip-Flop 60
synchronisiert das Steuersignal mit dem Unterprozes
sor, wenn das Steuersignal vom Vergleichsglied zum
Unterprozessor gesandt wird. Ein Auswahlglied 61
wählt Daten vom Empfänger 50 und vom Pufferregister
56 aus. Ein Pufferregister 62 verzögert vom Auswahl
glied 61 empfangene Daten um eine Taktperiode. Ein
Vergleichsglied 63 vergleicht die Ausgangssignale der
Pufferregister 58 und 59. Die Signalleitung für ein
Taktsignal 64 ist nicht dargestellt, jedoch wird das
gleiche Takt- oder Phasentaktsignal den Pufferregi
stern 56 bis 59 und 62 sowie dem Flip-Flop 60 zuge
führt.
Die Arbeitsweise des ersten Prozessors 10a beim
Schreiben der Daten in den Speicher 11 wird unter
Verwendung von Fig. 2 beschrieben. Fig. 3 ist ein
Zeitdiagramm für die Schaltung nach Fig. 2. Am An
stiegspunkt 101 werden die Daten vom ersten Prozessor
10a in das Vergleichsglied 31 mit Puffer um ein Bit
vor dem zweiten Prozessor eingegeben. Am Anstiegs
punkt 102 werden die vom Prozessor 10a empfangenen
Daten um eine Taktperiode im Pufferregister 62 ver
zögert und zur gleichen Zeit werden die Daten vom
zweiten Prozessor 10b in das Vergleichsglied 31 mit
Puffer eingegeben. Am Anstiegspunkt 103 werden die
vom ersten Prozessor 10a und vom zweiten Prozessor
10b empfangenen Daten unter Verwendung der Register
58 und 59 synchronisiert und in das Vergleichsglied
63 eingegeben. Am Anstiegspunkt 103 werden alle Daten
im Vergleichsglied 63 verglichen und das Ergebnis
wird zum Flip-Flop 60 gesandt. An den Anstiegspunkten 104
wird das Vergleichsergebnis vom Pufferregister 60
zum Unterprozessor 33 gesandt. In Fig. 3 wird das
Ausgangssignal des ersten Prozessors 10a als "A" und
das Ausgangssignal des zweiten Prozessors 10b als "B"
angezeigt und der Fehler wird im Anstiegspunkt 104
des Taktsignals festgestellt.
Die Arbeitsweise des ersten Prozessors beim Lesen der
Daten aus dem Speicher 11 wird nun beschrieben. Wenn
der erste Prozessor 10a die Daten aus dem Speicher 11
ausliest, liest das Vergleichsglied 31 mit Puffer die
Daten zur gleichen Zeit aus. Die vom ersten Prozessor
10a empfangenen Daten werden durch das Pufferregister
62 um eine Taktperiode verzögert und mit der Zeit
steuerung des zweiten Prozessors 10b synchronisiert
und durch den Treiber 55 zum zweiten Prozessor 10b
gesandt. Falls der Speicher 11 als Cash-Speicher ar
beitet, werden, wenn die Daten nicht im Speicher 11
sind, die früheren Daten durch das Pufferregister 57
in den geteilten Speicher 2 geschrieben und die ge
forderten Daten werden aus dem geteilten Speicher 2
ausgelesen. Die gelesenen Daten werden über das Puf
ferregister 56 zum ersten Prozessor 10a und über die
Pufferregister 56 und 62 zum zweiten Prozessor 10b
gesandt. Daher werden die Daten des zweiten Prozes
sors 10b um eine Taktperiode gegenüber den Daten des
ersten Prozessors 10a verzögert.
Der Grund, weshalb der Prozessor 10b gegenüber dem
Prozessor 10a um eine Taktperiode verzögert arbeitet,
wird nun erläutert.
Bei dem bekannten Informationsverarbeitungsgerät nach
Fig. 8 arbeiten der Prozessor 10a und der Prozessor
10b mit der gleichen Phasenbedingung. Wenn der
Prozessor 10a die Daten aus dem Speicher 11a ausliest,
wird der Prozessor 10b gegenüber dem Prozessor 10a um
eine Taktperiode verzögert, da durch den Puffer 14a
die Eintaktperioden-Verzögerung hinzugefügt wird.
Daher muß der Prozessor 10b unter Berücksichtigung
der Verzögerung arbeiten. Die Prozessorgeschwindig
keit wird in jüngerer Zeit immer schneller und einige
Prozessoren arbeiten mit einer Geschwindigkeit von
mehr als 50 MHz (20 ns/Zyklus). Die Verzögerungszeit
des Puffers 14a beträgt etwa 5 ns. Die Verzögerungs
zeit bewirkt, daß der Prozessor 10b das Auslesen aus
dem Speicher verzögert. Da der Prozessor 10b arbeiten
muß, nachdem die Daten den Prozessor 10b erreicht
haben, wird ein Betrieb bei hoher Frequenz verhin
dert.
Da bei dem Multi-Prozessor nach Fig. 1 der Prozessor
10b um eine Taktperiode gegenüber dem Prozessor 10a
verzögert arbeitet, kann demgegenüber der Prozessor
10b die Daten von dem Speicher nach einer Taktperiode
erhalten. Demgemäß können die Prozessoren 10a und 10b
ohne Berücksichtigung der Datenverzögerung arbeiten.
Bei dem Multi-Prozessor nach Fig. 1 ist der zweite
Prozessor um eine Taktperiode gegenüber dem ersten
Prozessor verzögert. Wenn die Arbeitsfrequenz höher
und die entsprechende Verzögerung größer ist, kann
die Verzögerung zwei Taktperioden oder mehr durch
Erweiterung der Registerstufen betragen.
Fig. 4 zeigt das Blockschaltbild eines Fehlerüberwa
chungskreises nach einem Ausführungsbeispiel der Er
findung.
Hierin ist 32 ein Fehlerüberwachungskreis von Fig. 1.
Ein Kennzeichen-Register 320 hält den Zustand, ob der
Prozessor arbeitet oder nicht. Ein Folgeschaltkreis
321 steuert den Arbeitsablauf. Ein Zeitglied 322 mißt
die verstrichene Zeit. Weiterhin sind ein Tor 323 und
ein Fehlerdetektor 324 zur Erfassung des Fehlers vor
gesehen. Signale 171 und 172 sind mit den Prozessoren
10a und 10b über den internen Bus 17 verbunden. Si
gnale 452 bis 457 sind Zustandssignale 45 und mit der
Bus-Schnittstelle 12 verbunden.
Das Ausführungsbeispiel der Erfindung wird nun be
schrieben. Fig. 5 zeigt ein Zeitdiagramm, welches
eine normale Operation darstellt. Hierin zeigen (a)
eine Wellenform des Triggersignals 325, (b) eine Wel
lenform des Tor-Ausgangssignals 454, (d) eine Wellen
form des Antwortsignals 172 vom Prozessor, (e) eine
Wellenform des Ausgangssignals 453 des Kennzeichen-
Registers 320, und (f) eine Wellenform des Breitruf-
Eingangssignals 452. Der Folgeschaltkreis 321 des
ersten prozessor-Moduls gibt den Triggerimpuls 325
aus, welcher dem Zeitglied 322 den Startpunkt des
Ablaufs anzeigt (Zeitpunkt 351 in Wellenform (a).
Nach Ablauf der Periode T erzeugt das Zeitglied 322
das Ausgangssignal 171 und sendet dieses über den
internen Bus als Unterbrechungssignal zum Prozessor
10 (Zeitpunkt 352 in Wellenform (b). Der Prozessor 10
empfängt das Unterbrechungssignal und gibt dann das
Signal 172 aus und setzt das Kennzeichen-Register 320
(Zeitpunkt 353 in Wellenform (d), (e). Für den Fall,
daß der zweite Prozessor-Modul berechtigt ist, die
Kennzeichen-Information aus allen Prozessor-Modulen
auszulesen (als "Breitruf" bezeichnet), erzeugt das
Zeitglied 322 des zweiten Prozessor-Moduls nach der
Periode T das zweite Ausgangssignal 326. Das Signal 326
passiert das Tor 323 aufgrund eines Freigabesig
nals vom Folgeschaltkreis 321 und fordert einen
Breitruf zur Bus-Schnittstelle 12. Wenn der erste
Prozessor-Modul ein Breitruf-Ausführungssignal 452
über die Bus-Schnittstelle 12 empfängt, setzt der
Folgeschaltkreis 321 das Kennzeichen-Register 320
zurück und sendet das Triggersignal 325 zum Zeitglied
322 (Zeitpunkt 355 in Wellenformen (c), (e), (f). Wie
vorbeschrieben ist, erzeugt der Folgeschaltkreis 321
ein Triggersignal 325, nachdem der Breitruf ausge
sandt ist, startet das Zeitglied 322 wieder und syn
chronisiert beide Prozessoren.
Beim vorliegenden Ausführungsbeispiel der Erfindung
gibt der erste Prozessor, wenn der zweite Prozessor-
Modul den Breitruf aussendet, das Kennzeichen-Signal
453 vom Kennzeichen-Register 320 zum Systembus 4 ab,
in welchem das Kennzeichen-Signal dem vorbestimmten
Datenbit zugeteilt wird. Die Daten 455 werden zum
Fehlerdetektor 324 im Detektorschaltkreis des zweiten
Prozessor-Moduls gesandt. Wenn der Fehlerdetektor 324
die Daten 455 empfangen hat, entscheidet er, daß der
Fehler im ersten Prozessor-Modul aufgetreten ist,
entsprechend dem Kennzeichen, das den Nicht-Opera
tions-Zustand anzeigt.
Die Arbeitsweise bei diesem Ausführungsbeispiel der
vorliegenden Erfindung wird für den Fall beschrieben,
daß ein Fehler aufgetreten ist.
Fig. 6 ist ein Zeitdiagramm für den ersten Prozessor-
Modul, wenn der Fehler im zweiten Prozessor-Modul
aufgetreten ist, der das Recht für den Breitruf hat.
In der Figur sind die Wellenformen (a) bis (f) und
die Operationen bis zum Zeitpunkt 354 die gleichen
wie in Fig. 5, und daher wird auf ihre Erläuterung
verzichtet. In Fig. 6 zeigt (g) eine Wellenform des
Fehlerfeststellungssignals 43. Zum Zeitpunkt 356 nach
dem Zeitpunkt 355, nämlich für den Fall, daß das
Zeitglied 322 ein Ausgangssignal 171 nach einer Peri
ode T nach dem Zeitpunkt 352 erzeugt, erfaßt der Feh
lerdetektor 324 das Ausgangssignal 171 während der
Zeit in der das Kennzeichen in seinem Betriebszustand
ist. In diesem Fall entscheidet der Fehlerdetektor
324, daß die Rücksetzfunktion des zweiten Prozessor-
Moduls nicht arbeitet und erzeugt das Fehlerfeststel
lungssignal 43.
Das Zeitglied 322 des zweiten Prozessor-Moduls er
zeugt das zweite Ausgangssignal 326 und führt den
Breitruf nach einer Periode T nach dem Zeitpunkt 352
durch. Wenn der zweite Prozessor-Modul das Recht auf
den Breitruf hat und der Fehler im ersten Prozessor-
Modul aufgetreten ist, prüft der Fehlerdetektor 324
im zweiten Prozessor-Modul die Daten 455 des
Breitrufs. Wenn das Kennzeichen einen Nicht-Opera
tions- (Rücksetz)-Zustand anzeigt, entscheidet der
Fehlerdetektor 324, daß ein Fehler im ersten Prozes
sor-Modul aufgetreten ist und erzeugt ein Fehlerfest
stellungssignal 43. In diesem Fall, da kein Prozes
sorausgangssignal 172 entsprechend dem Ausgangssignal
171 von dem Zeitglied 322 gegeben ist, kann das Kenn
zeichen-Register 320 nicht gesetzt werden, und daher
zeigt das Kennzeichen den Nicht-Operations-(Rück
setz) -Zustand.
Wenn ein Fehler im zweiten Prozessor-Modul aufgetre
ten ist, stellt der Fehlerdetektor 324 in zweiten
Prozessor-Modul den Rücksetz-Zustand fest, nämlich
den Nicht-Operations-Zustand des Kennzeichen-
Registers, wenn das Ausgangssignal 326 des Zeitglieds
erzeugt wird, und gibt ein Fehlerfeststellungssignal
43 aus.
Die Änderung des Rechts für den Breitruf wird durch
den Folgeschaltkreis 321 und die Bus-Schnittstelle 12
durchgeführt. Der Folgeschaltkreis 321 sendet die
Anforderung für die Änderung des Rechts über das Si
gnal 457 zu dem anderen Prozessor-Modul, nachdem die
Anforderung für die Änderung des Rechts vom Signal
456 erhalten und der Breitruf ausgeführt wurde.
Wie vorbeschrieben wurde, umfassen beim vorliegenden
Ausführungsbeispiel der Erfindung mit einer Mehrzahl
von Prozessor-Modulen die Fehlerüberwachungskreise
der Prozessor Modulen einen Prozessor, ein Zeitglied
zum Messen der verstrichenen Zeit, ein Register, das
den Zustand des arbeitenden Prozessors anzeigende
Kennzeichen enthält, und einen Detektor zur Feststel
lung des Fehlers seines eigenen oder eines anderen
Prozessor-Moduls.
Wenn das Zeitglied die Periode T anzeigt und das
Kennzeichen-Register 320 versucht, das Kennzeichen
als einen Operations-Zustand zu setzen, entscheidet
jeder Fehlerüberwachungskreis der Prozessor-Modulen,
daß ein Fehler in dem Prozessor-Modul aufgetreten
ist, der das Recht zum Lesen des Kennzeichens in al
len Prozessor-Modulen hat, wenn das Kennzeichen be
reits den Operations-Zustand anzeigt. Wenn sein eige
nes Zeitglied nach der Periode T das Kennzeichen von
allen Prozessor-Modulen gelesen hat, stellt der Feh
lerüberwachungskreis des Prozessor-Moduls, der das
obige Recht hat, fest, daß ein Fehler in dem
Prozessor-Modul aufgetreten ist, in welchem das Kenn
zeichen den Operations-Zustand nicht anzeigt.
In dem vorhergehenden Ausführungsbeispiel wird be
schrieben, daß der Fehlerdetektor in den Prozessor-
Modulen eingesetzt ist; er kann jedoch auch in der
Eingabe/Ausgabe-Steuereinheit oder in anderen Modulen
eingesetzt sein.
In dem vorhergehenden Ausführungsbeispiel ist auch
beschrieben, daß der Fehlerdetektor in das allgemeine
Informationsverarbeitungsgerät eingesetzt ist. Er
kann jedoch auch angewendet werden auf die Steuervor
richtung wie die industrielle Fabrikanlage oder das
Informationsverarbeitungsgerät wie das Kommunika
tionsgerät.
Die vorbeschriebene Erfindung hat die folgenden Wir
kungen.
Der Fehlerüberwachungskreis ist auf jeden Prozessor-
Modul aufgeteilt. Da der Überwachungskreis nicht im
Zentrum des Systems angeordnet sein muß, kann die
Fehlerüberwachung mit weniger Verkehr über den Bus
durchgeführt werden.
Claims (1)
- Informationsverarbeitungsgerät mit einer Mehr zahl von über einen Systembus miteinander ver bundenen Prozessor-Modulen, von denen jeder ei nen Fehlerüberwachungskreis (32) enthält, der eine Steuerung (321), ein Zeitglied (322), ein Kennzeichenregister (320) und einen Fehlerde tektor (324) aufweist, wobei im normalen Betrieb nach Ablauf einer Periode (T) des Zeitgliedes (322) im Kennzeichenregister (320) ein Kennzei chen gesetzt wird, das von einem der Mehrzahl von Prozessor-Modulen, der das Recht zum Lesen des Kennzeichens in allen Prozessor-Modulen (Breitruf) hat, zurückgesetzt wird, und der Feh lerdetektor (324) einen Fehler des lesebe rechtigten Prozessor-Moduls erfaßt, wenn kein Zurücksetzen des Kennzeichens nach Ablauf einer weiteren Periode des Zeitgliedes festgestellt wird, und der leseberechtigte Prozessor-Modul das Rückset zen des Kennzeichens beim Auslesen des Kennzei chens innerhalb eines Zeitabschnitts durchführt, der länger als eine Periode des Zeitglieds, aber kürzer als zwei Perioden ist und der Fehlerde tektor (324) in dem leseberechtigten Prozessor- Modul einen Fehler eines der anderen Prozessor- Module meldet, wenn das ausgelesene Kennzeichen nicht gesetzt ist.
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