DE4225181C1

DE4225181C1 - Einrichtung zum Rahmenaufbau bzw. Rahmenabbau für ein Nachrichtenübertragungssystem

Info

Publication number: DE4225181C1
Application number: DE19924225181
Authority: DE
Inventors: Gerhard Dipl Ing Conzelmann
Original assignee: ANT Nachrichtentechnik GmbH
Current assignee: Ericsson AB
Priority date: 1992-07-30
Filing date: 1992-07-30
Publication date: 1994-02-24
Anticipated expiration: 2012-07-31

Description

Die Erfindung betrifft eine Einrichtung zum Rahmenaufbau bzw. Rahmenabbau für eine digitale Nachrichtenübertragungsstrecke gemäß Oberbegriff des Anspruches 1 oder 2.

Solche Einrichtungen sind bekannt, beispielsweise durch die europäische Patentschrift 0 149 766.

Die Deutsche Offenlegungsschrift DE 39 34 248 bezieht sich auf einen Multiplexer und Demultiplexer, insbesondere für Nachrichten- und Übertragungsnetze mit einer synchronen Hierarchie der Digitalsignale, welche wortweise in einem Pulsrahmen strukturiert sind, wobei am Ende bestimmter Wörter bitweise mehr oder weniger Bits gestopft werden. Durch den Multiplexer werden die Stopfbits eines Stopfwortes als Anfangsbits des darauffolgenden Wortes wiederholt und durch den Demultiplexer die in einem Wort enthaltenen Stopfbits eliminiert, indem er sie beim Einschreiben des darauffolgenden Wortes in einen elastischen Speicher überschreibt. In beiden Fällen geschieht dies durch steuerbares Verschieben von Speicheradressen.

Nachteilig ist bei den bekannten Einrichtungen dieser Art, daß die Adressierung der elastischen Speicher mit Hilfe von modulo n-teilenden Zählern erfolgt, wodurch diese Einrichtungen, einmal festgelegt auf die Wortbreite n, nur mit großem Aufwand auf eine andere Wortbreite umgestellt werden kann.

Der vorliegenden Erfindung lag die Aufgabe zugrunde, eine Einrichtung der vorgenannten Art anzugeben, die mit möglichst wenig zusätzlichem Aufwand die Adressierung eines elastischen Speichers nicht nur für eine feste Wortbreite n ermöglicht, sondern für eine variabel einstellbare Wortbreite n.

Diese Aufgabe wurde gelöst durch die Patentansprüche 1 und 2. Vorteilhafte Ausführungen ergeben sich durch die Unteransprüche.

Es ergeben sich die bedeutenden Vorteile, daß eine Schreib- bzw. Leseadressierung des elastischen Speichers nicht auf eine festgesetzte Wortbreite n beschränkt ist, sondern daß die Einrichtung jederzeit eine Variation der Wortbreite n ermöglicht, d. h., wenn die Einrichtung für eine mögliche maximale Wortlänge n_max n realisiert ist, kann jederzeit die Wortlänge n zwischen 1 und n_max variieren. Dies kann in einfacher Weise geschehen durch Umschaltung mittels entsprechender Steuerbits.

Eine solche Einrichtung kann vorteilhaft eingesetzt werden bei Nachrichtenübertragungssystemen, bei denen redundante Bits eingefügt bzw. reduziert werden, z. B. mit Einfügung bzw. Reduktion von Prüfbits zur Fehlerkorrektur in Richtfunkübertragungseinrichtungen. Bisher bekannte Einrichtungen zur Einfügung bzw. Reduktion sind zugeschnitten auf eine spezielle Betriebsart und weisen nicht die Möglichkeit einer Variation auf. Die vorliegende erfindungsgemäße Einrichtung dagegen läßt eine universelle Einfügung bzw. Reduktion einer variabel einstellbaren Anzahl redundanter Bits zu. Es ist hierbei festzustellen, daß die Variationen der Einfügung bzw. Reduktion in allen denkbaren Ausführungen durchgeführt werden können. Beispielsweise wird mit eingeschlossen, daß die Einrichtung auch während des Betriebes alle möglichen Teilerverhältnisse und Änderungen der Prüfbitplätze zuläßt. Bedeutsam ist auch der Vorteil, daß bei einer Einfügung bzw. Reduktion der redundanten Bits nicht der Takt angehalten zu werden braucht, was bei bisher bekannten Systemen den Nachteil brachte, daß sie nur bis zu ganz bestimmten Betriebstaktfrequenzen die Betriebsfunktionen erfüllen konnten. Das vorliegende System erreicht weitaus größere Betriebsfrequenzen aufgrund seines anderen Aufbaues der Adressierung und Taktierung. Eine weitere Anwendung der vorliegenden Einrichtung ist denkbar bei Stopfeinrichtungen in plesiosynchronen Systemen.

Es folgt nun die Beschreibung der Erfindung anhand der Figuren.

Die Fig. 1 zeigt ein Prinzipschaltbild für die Adressierung eines elastischen Speichers und die Fig. 2 ein anschauliches Beispiel zur Erklärung der Funktionsweise der Zeigersteuerung.

Fig. 3 schließlich zeigt ein Gesamtprinzipschaltbild zur Ansteuerung eines elastischen Speichers.

Die Anordnungen gemäß Fig. 1 und 3 gelten gleichermaßen für die Senderseite als auch für die Empfangsseite; prinzipiell läßt es die erfindungsgemäße Einrichtung jedoch zu, daß auf Empfangsseite und auf Sendeseite verschieden tiefe elastische Speicher eingesetzt werden und auch verschiedene Wortbreiten verwendet werden. Dies entspricht der Funktion eines Serien- Parallel- und Parallel-Serien-Wandlers.

Die Anordnung gemäß Fig. 1 enthält einen elastischen Speicher von insgesamt k = 16 ausgenutzten Speicherplätzen, angeordnet in einer Speichermatrix. Jeder Speicherplatz kann über eine DeMuxlogik mit Eingangsinformationen beschrieben werden. Die dargestellte Anordnung zeigt einen Dateneingang für die erste Bitposition eines n bit breiten Wortes; die Adressierung für die anderen Bitpositionen ist dieselbe wie hier gezeichnet, jedoch in der Zeichnung nicht vorhanden.

Welche Speicherzelle beschrieben wird, wird von einem sogenannten Schreibzeiger festgelegt. Dieser besteht aus einer Addierstufe, an den der Adressenspeicher angeschlossen ist. In diesem Adreßspeicher wird die letzte Zeigeradresse festgehalten, sie dient dann zur Berechnung der neuen Adresse. Am Beispiel der Fig. 2 für n = 4 bitparallele Daten, der Speichermatrix von k = 16 Bit und einem Prüfbit in der niederwertigsten Bitzeile der LSB wird anschaulich die Funktionsweise der Adreßerrechnung gezeigt. Die Funktionsweise basiert auf dem Vorgehen gemäß Anspruch 2, wobei für jede Bitposition die neue Zeigeradresse jeweils aufgrund der letzten LSB-Adresse errechnet wird, d. h. für das MSB Bit wird eine Eins addiert, für die nächsten Bitpositionen eine Zwei bzw. eine Drei und für LSB Bit eine Vier. Auf der Schreibseite der Sendeseite und auf der Leseseite der Empfangsseite wird die Eingangsinformation kontinuierlich in die Speichermatrix eingeschrieben bzw. ausgelesen. Auf der Leseseite der Sendeseite wird nun an dem Platz, an dem ein Prüfbit eingefügt werden soll, eine Speicherzelle zweimal ausgelesen, siehe in Fig. 2 in der vierten Spalte E. Auf diese Art wird Platz geschaffen für dieses Prüfbit, das in einer weiteren Schaltungsanordnung auf diesem Platz eingefügt wird. Auf der Schreibseite des Empfängers wird nun der Schreibzeiger entsprechend so gesteuert, daß die Prüfbitinformationen nicht in die Speichermatrix übernommen werden, dies kann beispielsweise durch Überschreiben des Prüfbits in Zelle F durch die nächstfolgende Bitinformation erfolgen. Wie schon angedeutet, findet der Lesezeiger auf der Empfangsseite dann die Informationen wieder in der richtigen kontinuierlichen Reihenfolge vor.

Selbstverständlich braucht die Speichertiefe des elastischen Speichers nicht auf k beschränkt zu sein, vielmehr kann die ausgenutzte Speichertiefe in diesem Fall auch für kleinere Werte als 16 benutzt und variiert werden, wobei lediglich die Addierstufen in entsprechender Weise mit entsprechenden Steuerbitwerten belegt werden.

Ferner können die Anzahl und die Plätze zur Einfügung bzw. Abtrennung von Prüfbits beliebig variiert werden, wobei auch sehr komplizierte Muster ermöglicht werden.

Auf der Grundlage folgender Gleichung kann eine große Anzahl von möglichen Teilerverhältnissen von Schreib- und Lesetaktfrequenzen realisiert werden:
m·n/f_TS = (m·n + p)/f_TL,
wobei m die Anzahl der Datenwörter in einem Block, n die Bitbreite eines Wortes, p die Anzahl der Prüfbits und f_TS die Schreibtaktfrequenz und f_TL die Lesetaktfrequenz seien. Diese Gleichung gilt für die Sendeseite; für die Empfangsseite werden die beiden Taktfrequenzen getauscht. Selbstverständlich kann vorliegende Einrichtung auch für formatlose Bitströme eingesetzt werden.

Es wird bemerkt, daß die Zählweise zur Adressierung gemäß Patentanspruch 1 in den Figuren nicht beschrieben wird; im Ergebnis ist diese Zählweise dieselbe wie nach Anspruch 2, jedoch ist nach einer Einfügung bzw. Abtrennung eine entsprechende Reduzierung der zu addierenden internen Adresse A_j generell bei allen Adreßzählern erforderlich, da die einzelnen den Bitpositionen zugeordneten Adreßzähler jeweils von ihrer Bitpositionsadresse aus mit der Schrittweite n zählen, welche Schrittweite mit jeder Einfügung um eins erniedrigt wird.

Dagegen hat die Zählweise gemäß Anspruch 2 und wie in Fig. 2 illustriert den Vorteil, daß nur im Moment der Einfügung oder Abtrennung die Schrittweite erniedrigt wird, um danach wiederum dieselben individuellen von der Bitposition abhängigen Schrittweiten zu erhalten.

Nachfolgend soll die Fig. 3 beschrieben werden. Fig. 1 zeigt ja lediglich einen einzigen Adreßzähler für Schreib- bzw. Leseseite des Senders oder Empfängers, nämlich für Bitposition eins.

Im Gegensatz dazu enthält Fig. 3 mehrere Adreßzähler entsprechend der Bitbreite des niederwertigsten Bits LSB bis zum höchstwertigen Bit MSB für die Schreib- und Leseseite entweder für Sende- oder Empfangsseite. Die Steuereingänge S(1) bis S(n) sollen die interne Adresse A_j, also die entsprechenden Schrittweiten für die einzelnen Bitpositionen 1 bis n, beaufschlagen. Entsprechendes gilt für die Steuereingänge L(1) bis L(n) für die Leseseite für den dortigen Lesezeiger L. Erkennbar ist, daß dem anderen Eingang der Addierer jeweils die im Adreßspeicher des niedrigwertigsten Bits LSB enthaltene Speicheradresse PTS zugeführt wird. Die Adreßspeicher adressieren jeweils einen DeMultiplexerschalter DeMux, deren Ausgänge AS11 bis AS1k bzw. ASN1 bis ASNk über Multiplexauswahlschalter MUX die einzelnen Speicherzellen 1 bis k des elastischen Speichers ansteuern.

Parallel an diesen Multiplexauswahlschaltern liegen an die Eingangsdaten (1) bis (n). Die Ausgänge der Speicherzellen ASP1 bis ASPk führen jeweils parallel auf Multiplexerschalter MUX (1) bis MUX (n), die jeweils auf die Ausgänge der Daten (1) bis (n) schalten. Zum Auslösen der Speicherzellen 1 bis k werden in entsprechender Weise die Lesezeiger (1) bis (n) benutzt, die in gleicher Weise aufgebaut sind wie auf der Schreibseite die entsprechenden Schreibzeiger. Auch hier wird den einen Eingängen der Addierer jeweils die momentane Adresse der niedrigsten Bitposition LSB zugeführt (PTL). Mittels eines Phasendiskriminators kann aus den LSB-Adressen PTS und PTL eine Regelgröße PDM abgeleitet werden, welche zur Regelung des lokalen Taktoszillators dient.

Die Verwendung einer kleineren Wortbreite als n erfolgt am einfachsten so, daß die entsprechenden Bitpositionen beginnend bei eins besetzt werden.

Claims

1. Einrichtung zum Rahmenaufbau auf der Sendeseite bzw. Rahmenabbau auf der Empfangsseite, für die Übertragung von Digitalworten der Breite n 1, mit der Blocklänge von m Worten, mit einem ersten elastischen Zwischenspeicher auf der Sendeseite und einem zweiten elastischen Zwischenspeicher gleicher Tiefe auf der Empfangsseite, mit Adreßspeichern und DeMultiplexer- bzw. Multiplexer-Schaltern zum Ansteuern der beiden elastischen Speicher, wobei auf der Sendeseite die Schreibtaktfrequenz kleiner/gleich der Lesetaktfrequenz und auf der Empfangsseite das Umgekehrte der Fall ist, dadurch gekennzeichnet, daß jeweils auf Sende- und Empfangsseite und für Schreib- und Leseseite den einzelnen Bitpositionen der n- Bit-Wortbreite ein DeMultiplexer bzw. Multiplexer-Schalter, ein Adreßspeicher und ein Addierer zugeordnet werden, daß als Grundadresse in den Adreßspeichern die Nummer der jeweiligen Bitposition eingespeichert ist,
daß die einzelnen Bitpositionen nacheinander adressiert und eingespeichert bzw. ausgelesen werden mit 1/n· der Bittaktfrequenz f_T,
daß vor jeder neuen Adressierung mittels des Addierers an seinem einen Eingang einstellbare Steuerbits auf die im Adreßspeicher enthaltene Adresse der Binärwert n addiert wird und die Summe modulo k als neue Adresse in den einzelnen Adreßspeichern eingespeichert wird, wobei k die ausgenutzte Speichertiefe der beiden elastischen Speicher ist.

2. Einrichtung zum Rahmenaufbau auf der Sendeseite bzw. Rahmenabbau auf der Empfangsseite, für die Übertragung von Digitalworten der Breite n 1, mit der Blocklänge von m Worten, mit einem ersten elastischen Zwischenspeicher auf der Senderseite und einem zweiten elastischen Zwischenspeicher auf der Empfangsseite, mit Adreßspeichern und DeMultiplexer- bzw. Multiplexer-Schaltern zum Adressieren der beiden elastischen Speicher, wobei auf der Sendeseite die Schreibtaktfrequenz kleiner bzw. gleich der Lesetaktfrequenz und auf der Empfangsseite das Umgekehrte der Fall ist, dadurch gekennzeichnet, daß auf Sende- und Empfangsseite und für Schreib- und Leseseite den einzelnen Bitpositionen des n- Bitbreiten Wortes jeweils ein Adreßspeicher, ein Addierer und ein DeMultiplexer- bzw. ein Multiplexerschalter zugeordnet sind,
daß als Startadresse die jeweilige Bitposition in die einzelnen Adreßspeicher eingestellt ist,
daß beginnend mit der niedrigsten Bitposition die Adressierung der einzelnen Bitpositionen aufwärtszählend in einem modulo n-Zyklus mit 1/n· der Bit-Taktfrequenz f_T erfolgt, daß vor jeder neuen Adressierung dem ersten Eingang aller Addierer die augenblickliche Adresse für die n-te Bitposition zugeführt wird,
daß dem zweiten Eingang der einzelnen Addierer eine interne Adresse A_j zugeführt wird, die gleich der Bitposition ist, daß die Summe am Ausgang der einzelnen Addierer jeweils als neue Adresse modulo k in die einzelnen Adreßspeicher eingespeichert wird, wobei k die ausgenutzte Speichertiefe der beiden elastischen Speicher ist (Fig. 2).

3. Einrichtung nach Anspruch 1 oder 2, mit Einfügung von p redundanten Bits jeweils nach m-Worten bzw. nach b Bits auf der Sendeseite, dadurch gekennzeichnet, daß auf der Sendeseite ein Zähler vorgesehen ist, der bei Erreichen der m Worte bzw. b Bits die Einfügung anläßt,
daß für die Einfügung auf der Sendeseite leseseitig die zuletzt durch die Bitposition j ausgelesene Speicherzelle l p-mal wiederholt ausgelesen wird, indem in den Adreßzählern der p nächsten auf zurufenden Bitpositionen jeweils die Adresse l durch Addition einer entsprechend erniedrigten internen Adresse A_j erzeugt wird.

4. Einrichtung nach Anspruch 1 oder 2 mit Abtrennung von p redundanten Bits jeweils nach m Worten bzw. b Bits auf der Empfangsseite, dadurch gekennzeichnet, daß auf der Empfangsseite jeweils ein Zähler vorgesehen ist, der bei Erreichen der m Worte bzw. b Bits die Abtrennung anläßt, daß für die Abtrennung auf der Empfangsseite sendeseitig in die zuletzt durch die Bitposition j eingeschriebene Speicherzelle l die p aufeinanderfolgenden redundanten abzutrennenden Bits eingeschrieben werden, indem in den Adreßzählern der p nächsten auf zurufenden Bitpositionen jeweils die Adresse l durch Addition einer entsprechend erniedrigten Internadresse A_j erzeugt wird.

5. Einrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß dem Most Significant Bit MSB die Adresse l und dem niedrigwertigsten Bit LSB die Adresse n zugeordnet sind.

6. Einrichtung nach Anspruch 3 oder 4 und einem der vorhergehenden Ansprüche, mit Serien-Parallel- bzw. Parallel- Serien-Umsetzerfunktion mit unterschiedlichen Wortbreiten n_S und Blocklängen m_S auf der Schreibseite und n_L bzw. m_L auf der Leseseite, dadurch gekennzeichnet, daß sich die Bittaktfrequenz f_TP für den redundanten Bitstrom zu der Bit- Taktfrequenz f_T für den reinen Nutzbitstrom wie folgt verhält:
ms·n_s/f_T = (m_L·n_L + P)/f_TP.

7. Einrichtung nach Anspruch 3 oder 4 und einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß sich die Bit-Taktfrequenz f_TP für den redundanten Bitstrom zu der Bit- Taktfrequenz f_T für den reinen Nutzbitstrom wie folgt verhält:
m·n/f_T = (m·n + p)/f_Tp.

8. Einrichtung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch den Einsatz bei digitalen Richtfunkübertragungssystemen.

9. Einrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der auf der Sende- bzw. Empfangsseite vorgesehene Zähler zur Einfügung bzw. Abtrennung der p redundanten Bits ein Blockzähler ist, der die m Worte eines Blockes zählt.

10. Einrichtung nach Anspruch 2 und einem der vorhergehenden Ansprüche außer Anspruch 1, dadurch gekennzeichnet, daß während der Einfügung bzw. Abtrennung der p redundanten Bits die Internadresse A_j auf dem Wert der internen Speicheradresse A_j der zuletzt adressierten Speicherzelle vor der Einfügung bzw. Abtrennung konstant gehalten wird.