DE4120592A1 - Halbleitereinrichtung und verfahren zu deren herstellung - Google Patents

Halbleitereinrichtung und verfahren zu deren herstellung

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Description

Die Erfindung bezieht sich allgemein auf Halbleitereinrich­ tungen und Verfahren zu deren Herstellung und im besonderen auf einen Aufbau, mit dem es beabsichtigt ist, die Charak­ teristiken von Halbleitereinrichtungen, die eine dünne Lei­ terschicht als Elektrode oder als elektrische Verbindung benutzen, zu verbessern, und auf ein Herstellungsverfahren für diese.
Mit der erhöhten Integrationsdichte von Halbleitereinrich­ tungen in den letzten Jahren sind Verfahren zur Bildung einer eine Elektrode oder eine elektrische Verbindung bildenden Leiterschicht auf hohem Niveau benötigt und entwickelt wor­ den. Wenn eine Halbleitereinrichtung zur Erhöhung der Inte­ grationsdichte miniaturisiert wird und darin mehr Schichten gebildet werden wird zur Erreichung einer Einebnung eine dünnere Leiterschicht benötigt.
Im folgenden wird eine Beschreibung eines herkömmlichen Her­ stellungsprozesses einer Halbleitereinrichtung mit einer dünnen Leiterschicht als Elektrode oder elektrische Verbin­ dung unter Bezugnahme auf die Fig. 1A bis 1C gegeben.
Zuerst wird eine Isolierschicht 2, etwa eine Siliziumoxid­ schicht oder ähnliches, zur Zwischenschichtisolation auf einem p-Siliziumsubstrat 1 mit einer Störstellenkonzentration in der Größenordnung von 1×1015/cm3 durch das wohlbekannte thermische Oxidationsverfahren gebildet. Des weiteren wird eine dünne Leiterschicht 3 aus Polysilizium für die Elektro­ denverbindung durch chemische Gasphasenabscheidung abgeschie­ den und dann unter Verwendung von Fotolithografie und einer Ätztechnik in ein gewünschtes Elektrodenmuster gebracht. Nachfolgend wird eine Isolierschicht 4 zur Zwischenschicht­ isolation und glatten Bedeckung durch chemische Gasphasen­ abscheidung abgeschieden (siehe Fig. 1A). Dann wird durch Fotolithografie und eine Trockenätztechnik unter Verwendung einer Resistmaske 7 und durch ein Naßätzverfahren ein Kon­ taktloch 6 zum elektrischen Verbinden der dünnen Leiter­ schicht 3 mit einer externen Schaltung geöffnet (siehe Fig. 1B). Danach wird eine Aluminiumschicht zum elektrischen Ver­ binden der Elektrode mit der externen Schaltung durch ein Sputterverfahren abgeschieden und durch Fotolithografie und Ätzen in eine gewünschte Konfiguration gebracht, um eine Verbindungsschicht 5 aus Aluminium zu bilden (siehe Fig. 1C).
Bei der herkömmlichen Halbleitereinrichtung, die wie oben beschrieben aufgebaut ist, neigt, wenn die dünne Leiter­ schicht 3 zur Planarisierung im Zuge der Miniaturisierung dünn gemacht wird, ein Teil der dünnen Leiterschicht 3 dazu, durch das Überätzen zum selektiven Entfernen der Isolier­ schicht 4 zum Zeitpunkt der Bildung des Kontaktloches 6 ge­ ätzt zu werden, wie in Fig. 1B gezeigt ist. Das Kontaktloch 6 wird in diesem Abschnitt gebildet und führt zum Silizium­ substrat 1 durch die Unterlage-Isolierschicht 2 hindurch. In diesem Falle gibt es das Problem, daß das Siliziumsubstrat 1 und die dünne Leiterschicht 3 miteinander infolge der Bil­ dung der Verbindungsschicht 5 elektrisch verbunden sind.
Es gibt verschiedene herkömmliche Verfahren zur Lösung dieses Problems, bei denen eine Polysiliziumschicht 8 selektiv zwi­ schen der dünnen Leiterschicht 3 und dem Siliziumsubstrat 1 in einem Gebiet in der Nachbarschaft des Kontaktloches 6 gebildet wird, wie in Fig. 2 gezeigt, um das Voranschreiten des Ätzens zur Oberfläche des Siliziumsubstrates 1 zu ver­ hindern (siehe z. B. japanische Patent-Offenlegungsschrift Nr. 63-2 68 258).
Bei der in der erwähnten Veröffentlichung beschriebenen Struktur gab es jedoch folgende Probleme.
Es sei angenommen, daß die in Fig. 2 gezeigte Struktur zur Bildung einer Elektrode, einer elektrischen Verbindung oder eines Widerstands benutzt wird, wie in Fig. 3 und 4 gezeigt. Die in Fig. 3 und 4 (einer Querschnittsdarstellung entlang der Linie A-A der Fig. 3) gezeigte Struktur wird durch Bilden einer Isolierschicht 12 auf einem Siliziumsubstrat 11, selektives Abscheiden einer Leiterschicht 18 aus Polysili­ zium auf deren Oberfläche, weiterhin Abscheiden einer dünnen Leiterschicht 13 aus Polysilizium auf der gesamten Oberfläche des Siliziumsubstrates 11 und anschließendes Anwenden von Fotolithografie und Ätzen auf die Resistschicht 19 zum Mustern derselben erhalten. Danach wird durch das selektive Entfernen der dünnen Leiterschicht 13 durch Ätzen der in Fig. 5A gezeigte Zustand in den in Fig. 5B gezeigten Zustand überführt, wo die dünne Leiterschicht 13 und die Leiter­ schicht 18 im Querschnittsbereich B-B der Fig. 3 selektiv entfernt sind. Im Querschnittsbereich C-C der Fig. 3 muß jedoch nur die dünne Leiterschicht 13 durch Ätzen entfernt werden, da es dort keine Leiterschicht 18 gibt. Daher schreitet, während das Ätzen der Leiterschicht 18 im Quer­ schnittsbereich B-B voranschreitet, das Ätzen von dem in Fig. 6A gezeigten Zustand weiter fort, auch wenn die dünne Leiterschicht 13 entfernt worden ist, und, wie in Fig. 6B gezeigt, schreitet ein Ätzen des Seitenabschnittes der dünnen Leiterschicht 13, d. h. ein Seitenätzen, und ein Ätzen der Oberfläche der Isolierschicht 21 im Querschnittsbereich C-C voran. Dementsprechend ergibt sich das Problem, daß die Kon­ figuration der dünnen Leiterschicht 13 im Querschnittsbereich C-C schmal wird.
Es wird angenommen, daß die Resistschicht 19 so gemustert wird, daß sie das gesamte Gebiet bedeckt, in dem die Leiter­ schicht 18 selektiv gebildet ist, um das Ätzen der dünnen Leiterschicht 13, so wie in Fig. 7 und 8 gezeigt, auszufüh­ ren. Bei diesem Verfahren kann ein Abschnitt 13a, der durch die Zwei-Punkt-Strich-Linie angedeutet ist, nur durch Ätzen im Querschnittsbereich B-B der Fig. 7 entfernt werden, wie in Fig. 9A gezeigt. Dementsprechend werden im Querschnitts­ bereich C-C der Fig. 7 im gleichen Zeitraum wie in Fig. 9B gezeigt, der durch die Zwei-Punkt-Strich-Linie angedeutete Abschnitt 13a entfernt und Muster einer elektrischen Verbin­ dung und eines Widerstands o. ä., die die dünne Leiterschicht 13 einschließen, gebildet.
Es ist in diesem Falle jedoch wesentlich, daß die Resist­ schicht 19 die gesamte Oberfläche des Gebietes der Leiter­ schicht 18 ohne Fehlstellen bedeckt. Sogar wenn nur eine leichte Verschiebung der Struktur bewirkt wird, bleibt ein Teil der Leiterschicht 18 nach dem Ätzen der dünnen Leiter­ schicht 13 zurück. Damit ergibt sich das Problem, daß es notwendig ist, einen Spielraum zu wählen, so daß die Resist­ schicht 19 die gesamte Oberfläche des Gebietes der Leiter­ schicht 18 auch dann noch bedeckt, wenn eine leichte Ver­ schiebung des Musters vorkommt, womit die durch die zu bil­ dende elektrische Verbindung und den Widerstand eingenommene Fläche unnötig groß wird.
Zusätzlich muß beim Verfahren nach der erwähnten Veröffent­ lichung, da die dünne Leiterschicht 3 und die Polysilizium­ schicht 8 in direktem Kontakt miteinander stehen, zwischen die zum Bilden der dünnen Leiterschicht 3 abgeschiedene Lei­ terschicht und die zum Bilden der Polysiliziumschicht 8 ab­ geschiedene Polysiliziumschicht ein Zwischenschichtisolier­ film gelegt werden, um jede von diesen in anderen Gebieten als individuelles Schaltungselement zu nutzen. Mit anderen Worten ergibt sich das Problem, daß es schwierig ist, die dünne Leiterschicht 3 und die Polysiliziumschicht 8 gleich­ zeitig beim Bilden einer Leiterschicht zu bilden, die in einem anderen Gebiet als individuelles Schaltungselement existiert.
Es ist Aufgabe der Erfindung, einen Aufbau einer Halbleiter­ einrichtung und ein Herstellungsverfahren dafür anzugeben, bei dem beim Bilden einer Verbindungsschicht über einer dün­ nen Leiterschicht und beim elektrischen Verbinden derselben durch ein Kontaktloch die elektrische Isolation vom Silizium­ substrat sicher gewährleistet wird und fehlerlos eine mini­ male Konfiguration, die für die dünne Leiterschicht erfor­ derlich ist, erzeugt werden kann.
Es ist weiter Aufgabe der Erfindung, eine Halbleitereinrich­ tung mit einem Aufbau bereitzustellen, bei dem es möglich ist, beim Prozeß der Bildung von Leiterschichten gleichzeitig Leiterschichten zu bilden, die in anderen Gebieten als indi­ viduelle Schaltungselemente existieren.
Die erfindungsgemäße Halbleitereinrichtung weist ein Sili­ ziumsubstrat, eine über der Oberfläche des Siliziumsubstrates mit einer ersten dazwischengelegten Isolierschicht gebildete dünne Leiterschicht, eine die obere Oberfläche der dünnen Leiterschicht bedeckende zweite Isolierschicht und eine auf der zweiten Isolierschicht gebildete Verbindungsschicht auf. In der zweiten Isolierschicht und der dünnen Leiterschicht ist ein Kontaktloch gebildet, und die Verbindungsschichten sind durch dieses Kontaktloch elektrisch miteinander verbun­ den. Die Halbleitereinrichtung ist dadurch gekennzeichnet, daß zwischen der dünnen Leiterschicht und dem Siliziumsub­ strat mindestens unmittelbar unterhalb des Kontaktloches eine Isolierschicht oder eine Leiterschicht im elektrisch schwimmenden Zustand, deren Umfang mit einer Isolierschicht bedeckt ist, selektiv gebildet ist.
Nach dem erfindungsgemäßen Herstellungsverfahren einer Halb­ leitereinrichtung wird auf dem Siliziumsubstrat zuerst eine erste Isolierschicht zur Zwischenschichtisolation gebildet, und darauf wird in einem vorbestimmten Gebiet selektiv eine Leiterschicht gebildet. Nach dem Bedecken der gesamten frei­ gelegten Oberfläche dieser Leiterschicht mit einer Isolier­ schicht wird dann über die erste Isolierschicht und die die Leiterschicht bedeckende Isolierschicht eine dünne Leiter­ schicht abgeschieden. Danach wird auf der dünnen Halbleiter­ schicht eine zweite Isolierschicht zur Zwischenschichtisola­ tion abgeschieden und ein Kontaktloch zum elektrischen Ver­ binden der dünnen Leiterschicht und einer externen Schaltung in der dritten Isolierschicht geöffnet, so daß ein Teil der Oberfläche der dünnen Leiterschicht in einer Position ober­ halb des Gebietes, in dem die Leiterschicht selektiv gebildet ist, freigelegt wird. Dann wird auf der zweiten Isolier­ schicht und in einem Gebiet, das den Innenabschnitt des Kon­ taktloches einschließt, auf der zweiten Isolierschicht eine Verbindungsschicht gebildet und elektrisch mit der dünnen Leiterschicht verbunden.
Mit der Erfindung wird auch ein Herstellungsverfahren bereit­ gestellt, bei dem anstelle des selektiven Bildens einer Leiterschicht in einem vorbestimmten Gebiet auf einer ersten Isolierschicht im gleichen Gebiet selektiv eine Isolier­ schicht gebildet und auf die Isolierschicht im oben erwähnten Herstellungsprozeß eine dünne Leiterschicht abgeschieden wird.
Bei der erfindungsgemäßen Halbleitereinrichtung und beim erfindungsgemäßen Herstellungsverfahren wird beim Prozeß des Ätzens zum Öffnen eines Kontaktloches ein Durchdringen in das Siliziumsubstrat auch dann verhindert, wenn eine dünne Leiterschicht durchlöchert wird und eine Verbindungsschicht in sie hineinschneidet, und die Isolation zwischen dem Sili­ ziumsubstrat und der dünnen Leiterschicht wird durch selek­ tives Bilden einer Isolierschicht oder einer Leiterschicht in einem elektrisch schwimmenden Zustand zwischen der dünnen Leiterschicht und dem Siliziumsubstrat mindestens unmittelbar unterhalb des Kontaktloches gewährleistet. Zusätzlich wird im Unterschied zu dem Fall, daß die einkristalline Silizium­ schicht zum Verhindern des Durchdringens direkt in Kontakt mit der dünnen Leiterschicht steht, wie das beim herkömmli­ chen Verfahren der Fall ist, beim Mustern der dünnen Leiter­ schicht durch selektives Entfernen nur der dünnen Leiter­ schicht das Polysilizium im Randbereich nicht freigelegt, so daß es möglich wird, in dem Gebiet eine weitere Verbin­ dungsschicht zu bilden. Damit wird es unnötig, in Anbetracht der Erzeugung von Seitenätzungen der dünnen Leiterschicht und eines Verrutschens des Musters einen größeren Spielraum vorzusehen.
Bei einem Aufbau, bei dem gleichzeitig im Prozeß des Bildens zweier Leiterschichten, die in anderen Gebieten als separate Schaltungselemente existieren, eine Leiterschicht in einem elektrisch schwimmenden Zustand zwischen die dünne Leiter­ auch möglich die dünne Leiterschicht und die elektrisch schwimmende Leiterschicht unmittelbar darunter zu bilden und die Effizienz der Herstellung zu verbessern.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Erläuterung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:
Fig. 1A, 1B und 1C Querschnittsdarstellungen, die ein her­ kömmliches Herstellungsverfahren zeigen, bei dem ein Kontaktloch und eine Verbin­ dungsschicht in einer Mehrschichtstruk­ tur mit einer dünnen Leiterschicht und einer Isolierschicht auf einem Silizium­ substrat gebildet werden,
Fig. 2 eine Querschnittsdarstellung, die einen Aufbau einer herkömmlichen Halbleiter­ einrichtung zur Lösung des beim herkömm­ lichen Herstellungsverfahren nach Fig. 1A bis 1C bestehenden Problems zeigt,
Fig. 3 eine Darstellung zur Erklärung eines ersten Problems, das auftritt, wenn der in Fig. 2 gezeigte Aufbau einer herkömmlichen Halbleitereinrichtung verwendet wird,
Fig. 4 eine Querschnittsdarstellung längs der Linie A-A in Fig. 3,
Fig. 5A eine Querschnittsdarstellung längs der Linie B-B in Fig. 3,
Fig. 5B eine Querschnittsdarstellung, die die­ selbe Konfiguration wie die Querschnitts­ darstellung der Fig. 5A zeigt, nach dem Ausführen des Trockenätzens,
Fig. 6A eine Querschnittsdarstellung längs der Linie C-C der Fig. 3,
Fig. 6B eine Querschnittsdarstellung, die eine Konfiguration desselben Querschnitts wie in Fig. 6A zeigt, nach Ausführen des Trockenätzens,
Fig. 7 eine Darstellung zur Erklärung eines zweiten Problems, das auftritt, wenn der in Fig. 2 gezeigte Aufbau einer herkömmlichen Halbleitereinrichtung verwendet wird,
Fig. 8 eine Querschnittsdarstellung längs der Linie A-A in Fig. 7,
Fig. 9A eine Querschnittsdarstellung, die eine Konfiguration des Querschnittes längs der Linie B-B in Fig. 7 nach Ausführen des Trockenätzens zeigt,
Fig. 9B eine Querschnittsdarstellung, die eine Konfiguration des Querschnitts längs der Linie C-C in Fig. 7 nach Ausführung des Trockenätzens zeigt,
Fig. 10 eine Querschnittsdarstellung, die einen Aufbau einer Halbleitereinrichtung nach einer ersten Ausführungsform zeigt,
Fig. 11 eine Querschnittsdarstellung, die einen Aufbau einer Halbleitereinrichtung nach einer zweiten Ausführungsform zeigt,
Fig. 12A bis 12F Querschnittsdarstellungen, die aufein­ anderfolgende Schritte des Herstellungs­ prozesses zur Bildung der Halbleiter­ einrichtung nach der ersten Ausführungs­ form zeigen,
Fig. 13A bis 13F Querschnittsdarstellungen, die aufein­ anderfolgende Schritte des Herstellungs­ prozesses zur Bildung der Halbleiterein­ richtung nach der zweiten Ausführungs­ form zeigen,
Fig. 14 eine Querschnittsdarstellung, die einen Aufbau zeigt, bei dem der Aufbau nach der ersten Ausführungsform auf den Fall angewandt ist, daß ein MOS-Feldeffekt­ transistor und eine Verbindungsstruktur zueinander benachbart gebildet sind,
Fig. 15 eine Querschnittsdarstellung eines Bei­ spieles, bei dem der Aufbau nach der zweiten Ausführungsform auf die gleiche Struktur wie in Fig. 14 angewandt ist,
Fig. 16 eine Querschnittsdarstellung eines Bei­ spieles, bei dem der Aufbau nach der zweiten Ausführungsform auf eine CMOS- Struktur mit einer sogenannten TFT-Schicht angewendet ist,
Fig. 17 eine Querschnittsdarstellung eines Bei­ spieles, bei dem der Aufbau nach der ersten Ausführungsform auf die gleiche Struktur wie in Fig. 16 angewandt ist.
Fig. 10 zeigt die Struktur eines Querschnitts einer Halblei­ tereinrichtung nach einer ersten Ausführungsform. Bei dieser Halbleitereinrichtung ist eine erste Isolierschicht 22 aus einer Siliziumoxidschicht mit einer Dicke von etwa 500 Å auf einem p-Siliziumsubstrat 21 mit einer Konzentration in der Größenordnung von 1×1015/cm3 gebildet, und weiter ist eine dünne Leiterschicht 23 aus Polysilizium mit einer Dicke von 200-500 Å über deren Oberfläche gebildet. Eine zweite Isolierschicht 24 als Zwischenschichtisolierfilm ist auf der oberen Oberfläche der dünnen Leiterschicht 23 mit einer Dicke in der Größenordnung von 3000 Å gebildet, und auf deren oberer Oberfläche ist eine Verbindungsschicht 25, die Alu­ minium oder ähnliches aufweist, strukturiert. Die Verbin­ dungsschicht 25 ist elektrisch mit der dünnen Leiterschicht 23 über ein Kontaktloch 26, das in einer vorbestimmten Posi­ tion in der zweiten Isolierschicht 24 gebildet ist, verbun­ den. Zwischen der ersten Isolierschicht 22 und der dünnen Leiterschicht 23 ist in einem Gebiet unmittelbar unterhalb des Kontaktloches 26 eine Leiterschicht 27 in elektrisch schwimmendem Zustand gebildet, die durch eine Isolierschicht 28 bedeckt ist.
Bei einem solchen Aufbau kann die dünne Leiterschicht 23 elektrisch mit der Verbindungsschicht 25 mit niedrigem Kon­ taktwiderstand verbunden sein, und auch wenn die dünne Lei­ terschicht 23 während der Bildung des Kontaktloches 26 durch­ löchert wird, ist die Trennung und Isolation zwischen dem Halbleitersubstrat 21 und der Verbindungsschicht 25 usw. gesichert.
Im folgenden wird eine Beschreibung des Aufbaus der Halb­ leitereinrichtung nach einer zweiten Ausführungsform unter Bezugnahme auf Fig. 11 gegeben. Der Aufbau nach dieser Aus­ führungsform ist derselbe wie bei der oben beschriebenen ersten Ausführungsform, außer daß anstelle der Leiterschicht 27, die mit der Isolierschicht 28 bedeckt ist, zwischen der ersten Isolierschicht 24 und der dünnen Leiterschicht 23 im Gebiet unmittelbar unterhalb des Kontaktloches 26 eine Isolierschicht 29 aus Siliziumoxid selektiv gebildet ist.
Beim Aufbau nach dieser Ausführungsform ist ebenfalls eine Trennung und Isolation zwischen dem Halbleitersubstrat 21 und der Verbindungsschicht 25 usw. gesichert, auch wenn die dünne Leiterschicht 23 zum Zeitpunkt der Bildung des Kontakt­ loches 26 durchlöchert wird.
Im folgenden wird unter Bezugnahme auf die Abbildungen ein Herstellungsverfahren der Halbleitereinrichtung für jede der beschriebenen Ausführungsformen beschrieben.
Nach Fig. 12A bis 12F wird die Halbleitereinrichtung nach der ersten Ausführungsform wie folgt hergestellt. Zuerst wird die erste Isolierschicht 22 aus Siliziumoxid mit einer Dicke von etwa 500 Å auf der Hauptoberfläche des p-Halblei­ tersubstrates 21 der Größenordnung 1×1015/cm3 durch ein thermisches Oxidationsverfahren gebildet. Danach werden auf die gesamte Oberfläche der ersten Isolierschicht 22 durch ein CVD-Verfahren oder ähnliches Polysilizium oder mit Ver­ unreinigungen dotiertes Polysilizium abgeschieden, um eine Leiterschicht 27a mit einer Dicke in der Größenordnung von 1000 Å oder darüber zu bilden, und auf deren Oberfläche wird eine Resistschicht 30 mittels Fotolithografie gemustert (siehe Fig. 12A). Dann wird durch Anwenden eines anisotropen Ätzens, etwa des reaktiven Ionenätzens, selektiv die Leiter­ schicht 27 mit einer vorbestimmten Struktur gebildet (siehe Fig. 12B). Nachfolgend wird nach dem Bilden der Isolier­ schicht 28 mit einer Dicke in der Größenordnung von 100 Å- 500 Å zur Bedeckung mindestens der freigelegten Oberfläche der Leiterschicht 27 durch thermische Oxidation oder ähnli­ ches die dünne Leiterschicht 23 aus mit Verunreinigungen dotiertem Polysilizium über der gesamten Oberfläche des Halb­ leitersubstrates 21 mit einer Dicke von 200-500 Å durch ein CVD-Verfahren gebildet (siehe Fig. 12C).
Dann wird auf die gesamte Oberfläche der dünnen Leiterschicht 23 durch das CVD-Verfahren zur Ausbildung einer zweiten Iso­ lierschicht 24 mit einer Dicke in der Größenordnung von 3000 Å eine Siliziumoxidschicht abgeschieden, und im weiteren wird zur Bildung eines Kontaktloches durch Fotolithografie zum Anwenden eines anisotropen Ätzens eine Resistschicht 31 auf deren Oberfläche gemustert (siehe Fig. 12D). Die Resist­ schicht 31 wird entfernt, nachdem in einem Bereich der Lei­ terschicht 27 das Kontaktloch gebildet ist (siehe Fig. 12E). Beim anisotropen Ätzen wird ein Mischgas aus beispielsweise CHF3 und O2 als Ätzgas benützt, und das Selektionsverhältnis der Siliziumoxidschicht und der Polysiliziumschicht ist in diesem Falle in der Größenordnung von 5-8 : 1. Daher wird, wenn die dünne Leiterschicht 23 hinreichend dick ist, die dünne Leiterschicht 23 beim Ätzen der zweiten Isolierschicht 24 zur Ausbildung des Kontaktloches nicht durchlöchert. Die dünne Leiterschicht 23 ist jedoch wegen der mit der hohen Integrationsdichte verbundenen Ebenheitsanforderung extrem dünn, d. h. 200-500 Å, so daß durchaus die Möglichkeit einer Penetration besteht, ungeachtet des Unterschiedes im Selek­ tionsverhältnis. In diesem Falle verhindert die im Gebiet unmittelbar unterhalb des Kontaktloches 26 gebildete Leiter­ schicht 27 das Voranschreiten des Ätzens.
Dann wird auf der zweiten Isolierschicht 24 eine Leiter­ schicht aus Aluminium oder ähnlichem gebildet und struktu­ riert, um eine Verbindungsschicht 25 zu bilden (siehe Fig. 12F). Diese Verbindungsschicht 25 ist elektrisch mit der dünnen Leiterschicht 3 über das Kontaktloch 26 verbunden, und das Voranschreiten des Ätzens beim Ätzen des Kontakt­ loches 26 wird an der Leiterschicht 27 verhindert, so daß die Isolation zwischen der Verbindungsschicht 25 und dem Halbleitersubstrat 21 gesichert wird.
Im folgenden wird ein Beispiel eines Herstellungsverfahrens der Halbleitereinrichtung der zweiten Ausführungsform nach Fig. 11 unter Bezugnahme auf die Fig. 13A bis 13F gezeigt. Bei der Halbleitereinrichtung nach der zweiten Ausführungs­ form wird zuerst die Isolierschicht 22 auf dem p-Halbleiter­ substrat 21 durch thermische Oxidation gebildet, dann wird darauf durch das CVD-Verfahren eine Siliziumoxidschicht 29a mit einer Dicke in der Größenordnung von 1000 Å abgeschieden, und auf deren Oberfläche wird die Resistschicht 30 gemustert (siehe Fig. 13A). Dann wird durch Anwenden eines anisotropen Ätzens die Isolierschicht 29 mit einem vorgegebenen Muster selektiv gebildet (siehe Fig. 13B). Nachfolgend sind die Schritte des Bildens der dünnen Leiterschicht 23 über der gesamten Oberfläche des Halbleitersubstrates 21 (siehe Fig. 13C), des Bildens der zweiten Isolierschicht 24 auf deren Oberfläche, des Musterns der Resistschicht 31 (siehe Fig. 13D), des Anwendens des anisotropen Ätzens zur Bildung des Kontaktloches 26 (siehe Fig. 13E), und dann des Bildens der Verbindungsschicht 25 (siehe Fig. 13F) dieselben wie die in Fig. 12C bis 12F der Halbleitereinrichtung nach der ersten Ausführungsform gezeigten Schritte. Bei den Herstellungs­ schritten für diese Ausführungsform wird ebenso, auch wenn das anisotrope Ätzen beim Bilden des Kontaktloches 26 voran­ schreitet und die dünne Leiterschicht 23 durchdringt, es in einem gewissen Grade bei der Isolierschicht 29 gestoppt, so daß die Isolation zwischen dem Halbleitersubstrat 21 und der Verbindungsschicht 25 aufrechterhalten wird.
Während gemäß der zweiten Ausführungsform eine Isolierschicht selektiv zwischen die dünne Leiterschicht 23 und die erste Isolierschicht 22 im Gebiet unmittelbar unterhalb des Kon­ taktloches 26 gelegt wird, so daß die Herstellungsschritte vergleichsweise einfach sind, ist der Effekt merklicher, wenn eine Leiterschicht in einem elektrisch schwimmenden Zustand eingefügt wird, wie in der ersten Ausführungsform, wenn man das Selektionsverhältnis des Ätzens in Rechnung stellt. Außerdem kann im Falle einer Halbleitereinrichtung, in der in anderen Bereichen ein Feldeffekttransistor vorge­ sehen ist, die Leiterschicht 27 der ersten Ausführungsform gleichzeitig mit dessen Gateelektrode gebildet werden.
Obgleich in der beschriebenen ersten Ausführungsform Poly­ silizium als Material für die Leiterschicht 27 benutzt wird, kann die Leiterschicht ein Metall mit einem hohen Schmelz­ punkt, wie Titan oder ähnliches einschließen und der Rand­ bereich mit einer Siliziumoxidschicht bedeckt sein. Das heißt, wenn die Leiterschicht gleichzeitig mit einem anderen Element, wie einer Gateelektrode, gebildet wird, kann für die Leiterschicht dasselbe Material wie für die Gateelektrode benutzt werden.
Im folgenden wird ein Beispiel beschrieben, bei dem die oben erwähnte erste Ausführungsform auf den Fall angewendet wird, daß in der Nähe eines MOS-Feldeffekttransistors eine Dünn­ schichtverbindung und ein Dünnschichtwiderstand gebildet sind, wie in Fig. 14 gezeigt. Der in Fig. 14 gezeigte Quer­ schnitt zeigt eine Struktur, in der ein MOS-Feldeffekttran­ sistor 42 und eine Verbindungsstruktur 56, auf die der Aufbau der ersten Ausführungsform angewendet ist, benachbart zu­ einander auf der Oberfläche eines Halbleitersubstrates 41 gebildet sind. Der MOS-Feldeffekttransistor 42 enthält im wesentlichen eine Gateelektrode 44, die auf dem Halbleiter­ substrat 41 mit einer dazwischengelegten Gateisolierschicht 43 gebildet ist, und Source-/Drain-Gebiete 45, 45, die von unmittelbar unterhalb der gegenüberliegenden Seitenwände dieser Gateelektrode 44 nach außen gebildet sind. Die obere Oberfläche und die Seitenoberflächen der Gateelektrode 44 sind mit einer Isolierschicht 46 bedeckt, Kontaktlöcher 47, 47 sind in vorbestimmten Positionen dieser Isolierschicht 46 gebildet, und eine Verbindungsschicht 48 aus Aluminium oder ähnlichem ist mit den Source-/Drain-Gebieten über die Kontaktlöcher 47, 47 verbunden. In der Verbindungsstruktur 56 ist eine dünne Leiterschicht 49 mit Verbindungsschichten 51, 51 durch Kontaktlöcher 50, 50 an deren gegenüberliegenden Enden verbunden. Die dünne Leiterschicht 49 ist auf dem Halb­ leitersubstrat 41 mit einer dazwischengelegten Isolierschicht 52 außer in der Nähe von deren einander gegenüberliegenden Enden gebildet. Leiterschichten 54, 54 in elektrisch schwim­ mendem Zustand sind in Gebieten unmittelbar unterhalb der Kontaktlöcher 50, 50 mit durch die Isolierschichten 52, 53 bedeckten Außenflächen gebildet. Diese Leiterschichten 54, 54 entsprechen der Leiterschicht 27 in der oben beschriebenen ersten Ausführungsform und sichern die Isolation zwischen dem Halbleitersubstrat 41 und der dünnen Leiterschicht 49 oder den Verbindungsschichten 51, 51 auch dann, wenn die dünne Leiterschicht durch das anisotrope Ätzen während der Bildung der Kontaktlöcher 50, 50 durchlöchert wird.
Obwohl die dünne Leiterschicht 49 als Verbindung benützt wird, kann sie einen Dünnschichtwiderstand mit einem vorge­ gebenen Widerstandswert bilden. In diesem Falle können die Isolierschicht 52 auf der Seite der Verbindungsstruktur 56 und die Leiterschichten 54, 54 im Prozeß der Bildung der Gateisolierschicht 43 und der Gateelektrode 44 des MOS-Feld­ effekttransistors 42 gleichzeitig gebildet werden. Das Material der Leiterschichten 54, 54 ist in diesem Falle das­ selbe wie das der Gateelektrode 44. Das heißt, wenn die Gate­ elektrode 44 aus mit Verunreinigungen dotiertem Polysilizium gebildet wird, werden die Leiterschichten 54, 54 aus Poly­ silizium ebenfalls durch gleichzeitiges Mustern der Leiter­ schichten 54, 54 gebildet. Die Gateelektrode 44 und die Leiterschichten 54, 54 können aus einem Metallsilizid mit einem hohen Schmelzpunkt, wie Titansilizid o. ä. gebildet werden. Ferner ist es auch möglich, da die Isolierschicht 53 zwischen die Gateelektroden 54, 54 und die dünne Leiter­ schicht 49 gelegt wird, jede als ein Element einer gleich­ zeitig mit den Leiterschichten 54, 54 gemusterten Leiter­ schicht zu nutzen und ein Element einer dünnen Leiterschicht, das gleichzeitig mit der dünnen Leiterschicht 49 gemustert wird, als unabhängiges Schaltungselement in einer Mehr­ schichtstruktur in anderen Gebieten des Halbleitersubstrates 41 zu nutzen. Die Leiterschichten 54, 54 werden nur unmit­ telbar unterhalb der Kontaktlöcher 50, 50 gebildet, um Schwankungen des Widerstandswertes auch dann zu verhindern, wenn die dünne Leiterschicht 49 während des Bildens der Kon­ taktlöcher 50, 50 durchlöchert wird, wenn die dünne Leiter­ schicht 49 einen Widerstand bildet.
Als eine Einrichtung, die die dünne Leiterschicht 49 als Dünnschichtwiderstand nützt, sei beispielsweise ein Wider­ stand für den Schwingkreis eines EEPROM (elektrisch lösch­ baren und programmierbaren ROM) genannt.
Der Aufbau der Fig. 15 kann durch Anwenden der zweiten Aus­ führungsform auf eine Struktur erhalten werden, die fast dieselbe wie die in Fig. 14 gezeigte Struktur ist. In Fig. 15 wurden den gleichen oder entsprechenden Elementen wie in der in Fig. 14 gezeigten Struktur die gleichen Bezugszei­ chen gegeben.
Die in Fig. 15 gezeigte Struktur unterscheidet sich von der in Fig. 14 gezeigten Struktur darin, daß eine Isolierschicht 55 zwischen die dünne Leiterschicht 49 und die Oberfläche des Halbleitersubstrates 41 über die gesamte Länge der dünnen Leiterschicht gelegt ist. In diesem Falle unterscheidet sich die Isolierschicht 55 von den in Fig. 14 gezeigten Leiter­ schichten 54, 54 und kann nicht gleichzeitig mit der Gate­ elektrode 44 usw. gebildet werden, sondern muß in einem un­ abhängigen Schritt gebildet werden. Auch wenn die dünne Leiterschicht 49 während des Bildens der Kontaktlöcher 50, 50 durchlöchert wird, beeinflußt die Isolierschicht 55 kaum die Charakteristiken der dünnen Leiterschicht 49 als Wider­ stand, so daß die Isolierschicht 55 auch in anderen Gebieten als in der Nähe der einander gegenüberliegenen Enden der dünnen Leiterschicht 49 gleichförmige Dicke haben kann. Daher kann die gesamte Isolierschicht 55 eine zusammenhängende Isolierschicht aus einer Siliziumoxidschicht oder ähnlichem sein, und ihr Herstellungsverfahren ist relativ einfach. Weiterhin gibt es im Gebiet, wo die dünne Leiterschicht 49 gebildet ist, keinen Höhenunterschied, so daß auch die Pla­ narisierung (Einebnung) leicht auszuführen ist.
Im folgenden wird ein Beispiel beschrieben, bei dem die oben erwähnte zweite Ausführungsform auf den Verbindungsaufbau eines TFT (Dünnschichttransistor) angewendet ist, wie Fig. 16 zeigt. Bei dem in Fig. 16 gezeigten Aufbau ist über der Ober­ fläche eines p-Halbleitersubstrates 1 mit einer Gateisolier­ schicht 62 mit einer Dicke in der Größenordnung von 100 Å eine Gateelektrode 63 mit einer Dicke in der Größenordnung von 2000 Å gebildet, und n-Source-/Drain-Gebiete 64, 64 sind von unmittelbar unterhalb ihrer gegenüberliegenden Seiten nach außen gebildet, wodurch ein n-Kanal-MOS-Feldeffekttran­ sistor gebildet wird. Eine thermische Oxidschicht mit einer Dicke in der Größenordnung von 100 Å ist auf der oberen Ober­ fläche der Gateelektrode 63 gebildet, und Isolierschichten 66, 66 aus Siliziumoxid mit einer Dicke von 2500 Å-3000 Å sind auf gegenüberliegenden Seiten der Gateelektrode 63 ge­ bildet. Eine mit n-Verunreinigungen dotierte Polysilizium­ schicht 67 mit einer Dicke von 200 Å-500 Å ist auf der thermischen Oxidschicht 65 gebildet, und mit p-Störstellen dotierte Polysiliziumschichten 68, 68 sind auf den Isolier­ schichten 66, 66 gebildet. Diese Polysiliziumschichten 67, 68, 68 bilden eine sogenannte TFT-Schicht 69, die mit der Gateelektrode 63 einen n-Kanal-MOS-Feldeffekttransistor bil­ det. Das heißt, die Polysiliziumschicht 67 ist ein Kanal­ gebiet, und die Polysiliziumschichten 68, 68 sind Source-/ Drain-Gebiete. Die TFT-Schicht 69 ist mit einer Isolier­ schicht 70 bedeckt, und Kontaktlöcher 71, 71 sind in Gebieten der Isolierschicht 70 über den Isolierschichten 66, 66 ge­ bildet. Verbindungsschichten 72, 72 sind mit den Polysili­ ziumschichten 68, 68 durch die Kontaktlöcher 71, 71 verbun­ den, und die Elektrode des p-Kanal-MOS-Feldeffekttransistors ist elektrisch mit dem oberen Abschnitt verbunden. Bei diesem Aufbau bilden der n-MOS-Feldeffekttransistor und der p-MOS- Feldeffekttransistor, die eine gemeinsame Gateelektrode 63 haben, einen TFT-Inverter von CMOS-Struktur, und die Isolier­ schichten 66, 66 entsprechen den Isolierschichten 29 in der oben erwähnten zweiten Ausführungsform. Bei diesem Aufbau ist, auch wenn die Polysiliziumschichten 68, 68 zum Zeit­ punkt des Bildens der Kontaktlöcher 71, 71, die durch die Elektrode des TFT hindurchgehen, durchlöchert werden, die Isolation zwischen den Source-/Drain-Gebieten 64, 64 des n-Kanal-Transistors und den Polysiliziumschichten 68, 68 gesichert.
Der Aufbau nach Fig. 17 wird durch Anwendung der oben er­ wähnten ersten Ausführungsform auf eine Struktur erhalten, die fast die gleiche wie die in Fig. 16 gezeigte ist. Der in Fig. 17 gezeigte Aufbau unterscheidet sich von dem in Fig. 16 gezeigten dadurch, daß die äußeren Oberflächen der Leiterschichten 74, 74, die mit den Isolierschichten 62, 73 bedeckt sind, zwischen den Polysiliziumschichten 68, 68 und der Oberfläche des Halbleitersubstrates 61 in den Ge­ bieten unmittelbar unterhalb der Kontaktlöcher 71, 71 ge­ bildet sind. Die Leiterschichten 74, 74 entsprechen der Leiterschicht 27 in der oben erwähnten ersten Ausführungs­ form. In diesem Falle können die Leiterschichten 74, 74 gleichzeitig im gleichen Prozeß wie die Gateelektrode 63 gebildet werden.

Claims (16)

1. Halbleitereinrichtung mit
einem Siliziumsubstrat (21),
einer dünnen Leiterschicht (23), die über der Oberfläche des Siliziumsubstrates (21) mit einer ersten dazwischenge­ legten Isolierschicht (22) gebildet ist,
einer zweiten Isolierschicht (24), die die obere Oberfläche der dünnen Leiterschicht (23) bedeckt,
einer auf der zweiten Isolierschicht (24) gebildeten Ver­ bindungsschicht (25),
einem in der zweiten Isolierschicht (24) gebildeten Kontakt­ loch (26), durch das die dünne Leiterschicht (23) und die Verbindungsschicht (25) elektrisch miteinander verbunden sind, und
einer zwischen der dünnen Leiterschicht (23) und dem Sili­ ziumsubstrat (21) mindestens unmittelbar unterhalb des Kon­ taktloches (26) gebildeten Leiterschicht (27) im elektrisch schwimmenden Zustand und mit mit einer Isolierschicht (28) bedecktem Rand.
2. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Leiterschicht (27) Poly­ silizium oder mit Verunreinigungen dotiertes Polysilizium enthält und ihr Rand mit einer thermischen Oxidschicht als Isolierschicht (28) bedeckt ist.
3. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Leiterschicht (27) ein Metall mit einem hohen Schmelzpunkt enthält und ihr Rand mit einer Siliziumoxidschicht als Isolierschicht (28) be­ deckt ist.
4. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die dünne Leiterschicht (23) mit Verunreinigungen dotiertes Polysilizium enthält und eine Dicke von 200 Å bis 500 Å aufweist.
5. Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die dünne Leiterschicht (23) eine Verbindung oder einen Dünnschichtwiderstand bildet, in der zweiten Isolierschicht in Positionen ihrer einander gegenüberliegenden Enden Kontaktlöcher gebildet sind und eine Leiterschicht (27), deren Rand mit einer Isolierschicht (28) bedeckt ist, selektiv zwischen der dünnen Leiterschicht (23) und dem Siliziumsubstrat (21) unmittelbar unterhalb der Kontaktlöcher (26) gebildet ist.
6. Halbleitereinrichtung nach Anspruch 5, gekennzeichnet durch einen MOS-Feldeffekttransistor auf dem Siliziumsubstrat (21), wobei das Material der Gateelektrode des MOS-Feldeffekttransistors dasselbe wie das Material der Leiterschicht (27) ist.
7. Halbleitereinrichtung mit
einem Siliziumsubstrat (21),
einer dünnen Leiterschicht (23), die über der Oberfläche des Siliziumsubstrates (21) mit einer ersten dazwischenge­ legten Isolierschicht (22) gebildet ist,
einer zweiten Isolierschicht (24), die die obere Oberfläche der dünnen Leiterschicht (23) bedeckt,
einer auf der zweiten Isolierschicht (24) gebildeten Ver­ bindungsschicht (25),
einem in der zweiten Isolierschicht (24) gebildeten Kontakt­ loch (26), durch das die dünne Leiterschicht (23) und die Verbindungsschicht (25) elektrisch miteinander verbunden sind, und
einer selektiv zwischen der dünnen Leiterschicht (23) und dem Siliziumsubstrat (21) mindestens unmittelbar unterhalb des Kontaktloches (26) gebildeten Isolierschicht (29).
8. Halbleitereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Isolierschicht (29) Silizium­ oxid enthält.
9. Halbleitereinrichtung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß die dünne Leiterschicht (23) mit Verunreinigungen dotiertes Polysilizium enthält und eine Dicke von 200 Å bis 500 Å aufweist.
10. Halbleitereinrichtung nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß die dünne Leiterschicht (23) eine Verbindung oder einen Dünnschichtwiderstand bildet, Kontaktlöcher (26) in Positionen ihrer einander gegenüber­ liegenden Enden der zweiten Isolierschicht (24) gebildet sind und die Isolierschicht (29) zwischen der dünnen Leiter­ schicht (23) und dem Siliziumsubstrat (21) über dem gesamten Gebiet der dünnen Leiterschicht (23) mit nahezu gleicher Dicke gebildet ist.
11. Verfahren zur Herstellung einer Halbleitereinrichtung mit den Schritten:
Bilden einer ersten Isolierschicht (22) zur Zwischenschicht­ isolierung auf einem Siliziumsubstrat (21),
selektives Bilden einer Leiterschicht (27) in einem vorbe­ stimmten Gebiet auf der ersten Isolierschicht (22),
Bedecken der gesamten freigelegten Oberfläche der Leiter­ schicht (27) mit einer Isolierschicht (28),
Abscheiden einer dünnen Leiterschicht (23) über der ersten Isolierschicht (22) und der Isolierschicht (28),
Abscheiden einer zweiten Isolierschicht (24) zur Zwischen­ schichtisolation auf der dünnen Leiterschicht (23),
Öffnen eines Kontaktloches (26) in einer Position oberhalb des Gebietes, wo die Leiterschicht (27) selektiv gebildet ist, in der zweiten Isolierschicht, so daß ein Teil der Ober­ fläche der dünnen Leiterschicht (23) freigelegt wird, und Bilden einer Verbindungsschicht (25) auf der zweiten Isolier­ schicht (24) und in einem Gebiet, das den inneren Abschnitt des Kontaktloches (26) einschließt.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Schritt des selektiven Bil­ dens der Leiterschicht (27) in einem vorbestimmten Gebiet auf der ersten Isolierschicht (22) einen Schritt des Bildens einer Leitersschicht auf der gesamten Oberfläche der ersten Isolierschicht durch Abscheiden von mit Verunreinigungen dotiertem Polysilizium mittels eines CVD-Verfahrens und einen Schritt des Anwendens eines anisotropen Ätzens der Leiter­ schicht sowie des Musterns einer Resistmaske auf der Leiter­ schicht aufweist.
13. Verfahren nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß der Schritt des Bedeckens der gesamten freigelegten Oberfläche der Leiterschicht (27) mit der Isolierschicht (28) einen Schritt des Bildens einer thermischen Oxidschicht auf der freigelegten Oberfläche der Leiterschicht (27) durch ein thermisches Oxidationsverfahren aufweist.
14. Verfahren nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, daß auf dem Siliziumsubstrat (21) weiter ein MOS-Feldeffekttransistor gebildet wird, daß die Gateisolierschicht des MOS-Feldeffekttransistors und die erste Isolierschicht (22) gleichzeitig im gleichen Schritt gebildet werden, und daß die Gateelektrode des MOS-Feldef­ fekttransistors und die Leiterschicht (27) gleichzeitig im gleichen Schritt gebildet werden.
15. Verfahren zur Herstellung einer Halbleitereinrichtung mit den Schritten:
Bilden einer ersten Isolierschicht (22) zur Zwischenschicht­ isolierung auf einem Siliziumsubstrat (21),
selektives Bilden einer Isolierschicht (29) in einem vorbe­ stimmen Gebiet auf der ersten Isolierschicht (22),
Abscheiden einer dünnen Leiterschicht (23) über der ersten Isolierschicht (22) und der Isolierschicht (29),
Abscheiden einer zweiten Isolierschicht (24) zur Zwischen­ schichtisolierung auf der dünnen Leiterschicht (23),
Öffnen eines Kontaktloches (26) in einer Position oberhalb des Gebietes, wo die Isolierschicht (29) selektiv gebildet ist, in der zweiten Isolierschicht (24), so daß ein Teil der Oberfläche der dünnen Leiterschicht (23) freigelegt wird, und
Bilden einer Verbindungsschicht (25) auf der zweiten Isolier­ schicht (24) und in einem Gebiet, das den Innenabschnitt des Kontaktloches (26) einschließt.
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß der Schritt des selektiven Bil­ dens der Isolierschicht (29) im vorbestimmten Gebiet auf der ersten Isolierschicht (22) einen Schritt des Abscheidens einer Siliziumoxidschicht auf der gesamten Oberfläche der ersten Isolierschicht (22) durch ein CVD-Verfahren, dann eines Musterns des Resistfilms auf der Siliziumoxidschicht und des Anwendens eines anisotropen Ätzens auf die Silizium­ oxidschicht aufweist.
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