DE4112044A1

DE4112044A1 - Halbleitereinrichtung mit wenigstens zwei feldeffekttransistoren und herstellungsverfahren fuer diese

Info

Publication number: DE4112044A1
Application number: DE4112044A
Authority: DE
Inventors: Yoshinori Okumura
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-05-30
Filing date: 1991-04-12
Publication date: 1991-12-05
Also published as: US5212542A; KR940001892B1; JPH0434968A

Description

Die Erfindung betrifft allgemein eine Halbleitereinrichtung mit we nigstens zwei Feldeffekttransistoren und insbesondere einen komple mentären Feldeffekttransistor, dessen N-Kanal MOSFET hinsichtlich Zuverlässigkeit und Arbeitsgeschwindigkeit verbessert ist und dessen P-Kanal MOSFET keinen Durchgriff aufweist. Ferner betrifft die Er findung ein Herstellungsverfahren für einen solchen komplementären Feldeffekttransistor.

Gegenwärtig werden komplementäre Feldeffekttransistoren (im weiteren als CMOSFET bezeichnet) aufgrund ihrer geringen Leistungsaufnahme und des einfachen Schaltkreisdesigns in sehr hoch integrierten LSIs, beispielsweise in dynamischen Direktzugriffsspeichern, verwendet. Die in CMOS-Schaltkreisen benutzten N-Kanal und P-Kanal MOSFETs wei sen als Ergebnis ihrer Herstellung durch vereinfachte Herstellungs prozesse Oberflächenkanal- bzw. tiefgelegte Kanalstrukturen auf, wie dies in den Fig. 4A und 4B dargestellt ist.

Unter Bezugnahme auf diese Figuren werden nun Oberflächen- und tief gelegte Kanalstrukturen im Detail beschrieben. Fig. 4A zeigt einen Querschnitt eines herkömmlichen CMOSFET, Fig. 4B ein Kanalprofil ei nes NMOS und Fig. 4C ein Kanalprofil eines PMOS. Bezüglich dieser Figuren sind auf einem P-Halbleitersubstrat 1 eine P-Wanne 2 und eine N-Wanne 3 gebildet. In der P-Wanne 2 ist ein N-Kanal MOSFET 5 und in der N-Wanne 3 ein P-Kanal MOSFET 6 geschaffen. Jede der Gate- Elektroden 4a, 4b ist vom N-Typ. Da die Gate-Elektroden 4a, 4b vom N-Typ sind, wird der Kanalbereich 7 des N-Kanal-MOSFET 5 zum P-Typ und der N-Kanal MOSFET 5 weist die Oberflächenkanalstruktur auf. An dererseits wird der Kanalbereich 8 des P-Kanal MOSFET 6 zum P-Typ und der P-Kanal MOSFET 6 weist eine tiefgelegte Kanalstruktur auf.

Mit einer Verkleinerung der Einrichtung werden die Gates des N-Kanal MOSFET 5 und des P-Kanal MOSFET 6 kürzer. Dies führt zu dem Problem, daß die Zuverlässigkeit des N-Kanal MOSFET 5 aufgrund heißer La dungsträger verschlechtert wird. Wird die Kanallänge kleiner, so wird mit anderen Worten bei konstanter Versorgungsspannung das elek trische Feld in der Nähe der Drain sehr hoch. Dies bewirkt, daß man che der heißen Elektronen aus dem elektrischen Feld eine hohe Ener gie erhalten und so in den Gate-Oxidfilm implantiert werden. Dort bleiben sie und ändern die Schwellenspannung des Transistors jeweils ein wenig. Dies ist das Problem durch heiße Ladungsträger.

Um das oben angeführte Problem durch heiße Ladungsträger zu lösen, ist ein N-Kanal MOSFET mit leicht dotierter Drain (LDD-Struktur) vorgeschlagen worden, so daß die Zuverlässigkeit des N-Kanal MOSFET verbessert wird.

Fig. 1B zeigt einen Querschnitt eines herkömmlichen CMOSFET, der einen N-Kanal MOSFET mit LDD-Struktur aufweist. Die Fig. 5A-5F zei gen Querschnitte der Herstellungsschritte des CMOSFET von Fig. 1B. Unter Bezugnahme auf diese Figuren wird nun ein Herstellungsverfah ren für einen herkömmlichen CMOSFET, der einen N-Kanal MOSFET mit LDD-Struktur aufweist, beschrieben.

In Fig. 5A werden auf dem Halbleitersubstrat 1 eine P-Wanne 2 und eine N-Wanne 3 gebildet. Auf der Oberfläche der P-Wanne 2 wird ein Gate-Oxidfilm 8a geschaffen. Auf diesem wird eine Gate-Elektrode 4a, die N-Störstellen aufweist, gebildet. In ähnlicher Weise wird auf der Oberfläche der N-Wanne 3 ein Gate-Oxidfilm 8b und auf diesem dann eine Gate-Elektrode 8b mit N-Störstellen geschaffen. Die Gate- Oxidfilme 8a und 8b werden gleichzeitig gebildet. Ferner werden auch die Gate-Elektroden 4a und 4b zur selben Zeit geschaffen. Der Zweck der Implantierung von N-Störstellen in die Gate-Elektroden besteht darin, die Leitfähigkeit der Gate-Elektroden anzuheben.

In Fig. 5B wird die N-Wanne 3 mit einem Photolack 9 bedeckt. Unter Verwendung der Gate-Elektrode 4a als Maske werden N-Störstellenionen mit relativ geringer Konzentration in die Hauptoberfläche der P- Wanne 2 implantiert. Damit wird auf beiden Seiten der Gate-Elektrode 4a ein N-Störstellenbereich 10 relativ niedriger Konzentration in der Hauptoberfläche der P-Wanne 2 geschaffen. Anschließend wird der Photolack 9 entfernt.

In Fig. 5C wird ein Oxidfilm 11 auf dem Halbleitersubstrat abge schieden, um die Gate-Elektroden 4a und 4b zu bedecken.

In den Fig. 5C und 5D wird der Oxidfilm 11 durch anisotropes Ätzen zurückgeätzt, um die Seitenwandfilme 12 auf den Seitenwänden der Gate-Elektroden 4a, 4b zu bilden.

In Fig. 5E wird die Seite der N-Wanne durch den Photolack 9 bedeckt. N-Störstellen relativ hoher Konzentration werden in die Hauptober fläche der P-Wanne implantiert. Damit wird ein Störstellenbereich 13 mit einer Konzentration, die größer als die des Störstellenbereichs 10 ist, gebildet, der mit dem Störstellenbereich 10 niedriger Kon zentration in der Hauptoberfläche der P-Wanne 2 in Verbindung steht. Um die LDD-Struktur zu bilden wird die Konzentration des Störstel lenbereiches 10 im allgemeinen so eingestellt, daß sie 1/100 der Konzentration des Störstellenbereichs 13 beträgt. Als nächstes wird der Photolack 9 entfernt.

In Fig. 5F wird die Seite der P-Wanne 2 durch den Photolack 9 be deckt. Unter Verwendung der Gate-Elektrode 4b und der Seitenwand filme 12 als Maske werden P-Störstellen in die Hauptoberfläche der N-Wanne 3 implantiert. Damit wird auf beiden Seiten der Gate-Elek trode 4b ein P-Störstellenbereich 14 in der Hauptoberfläche der N- Wanne 3 gebildet. Da die Diffusionsrate der P-Störstellen hoch ist, diffundieren die Störstellen bis zur Kante der Gate-Elektrode 4b. Auf die oben angeführte Weise wird ein N-Kanal MOSFET mit der in Fig. lB dargestellten LDD-Struktur geschaffen.

Im folgenden werden nun die Probleme des CMOSFET beschrieben, der einen N-Kanal MOSFET mit der LDD-Struktur von Fig. 1B aufweist.

In Fig. 1B ist die Breite des Seitenwandfilms 12 gleich L_SW und die des Störstellenbereichs 10 geringer Konzentration gleich L_n-. Um das elektrische Feld in der Umgebung der Drain, das heiße Ladungsträger erzeugt, zu reduzieren, darf L_n- nicht kleiner als 0,2 µm sein. Der Störstellenbereich 10 niedriger Konzentration kann jedoch nicht auf einfache Weise unter der Gate-Elektrode 4a gebildet werden, da er durch eine senkrechte Implantation von Ionen gebildet wird, wie in Fig. 5B dargestellt ist. Um L_n- mit nicht weniger als 0,2 µm zu er halten, muß der Störstellenbereich 13 hoher Konzentration an einer Stelle weit weg von der Gate-Elektrode 4a geschaffen werden. Ent sprechend ist es erforderlich, eine beträchtliche Breite L_SW zu ha ben. Ein typischer Wert für L_SW lautet 0,3 µm.

Ein derartiger LDD-MOSFET weist die folgenden ernsten Schwierigkei ten auf. Das erste Problem besteht darin, daß sich der Störstellen bereich 10 niedriger Konzentration unter dem Seitenwandfilm 12 durch das elektrische Gate-Feld nur bis zu einem Bereich zu einer hohen Konzentration ändert, der ungefähr 0,05 µm von der Kante der Gate- Elektrode 4a entfernt ist. Der größte Teil des Störstellenbereichs 10 niedriger Konzentration unterhalb des Seitenwandfilms 12 ver bleibt selbst beim Anlegen einer Gate-Spannung als Schicht hohen Wi derstands. Damit werden Stromführungsfähigkeit und Arbeitsgeschwin digkeit vermindert.

Das zweite Problem besteht darin, daß heiße Elektronen, die vom elektrischen Feld erzeugt werden, aufgrund der Tatsache in den Sei tenwandfilm 12 implantiert werden, daß der Punkt maximalen elektri schen Feldes in der Drain unterhalb des Seitenwandfilms 12 auftritt, wie in Fig. 2B (rechte Seite) dargestellt ist. Dies bewirkt, daß die niedrige Konzentration des Störstellenbereiches 10 noch geringer wird. Damit wird der Störstellenbereich 10 zu einer Schicht noch hö heren Widerstands. Bezüglich Fig. 6 bezeichnet das Bezugszeichen 100 den Bereich, in dem die Konzentration gesenkt wird. Damit wird die Stromführungsfähigkeit verschlechtert und somit die Arbeitsgeschwin digkeit vermindert. Im rechten Graphen von Fig. 2B stellen die Ab szisse x die Entfernung von der Kante der Gate-Elektrode 4a und die Ordinate E_ch die Stärke des elektrischen Feldes in Längsrichtung des Kanals dar. Das gleiche gilt für die Fig. 2A und 2C.

Der LDD-MOSFET weist die oben angeführten Probleme auf. Um diese Schwierigkeiten zu lösen, ist ein Gate-/N⁻-überlappender LDD-MOSFET vorgeschlagen worden.

Bezüglich Fig. 1C besteht die Besonderheit des Gate-/N⁻-überlappen den LDD-MOSFETs darin, daß sich der Störstellenbereich 10 niedriger Konzentration bis unterhalb der Gate-Elektrode 4a erstreckt. Es ist offensichtlich, daß sich das Problem des in Fig. 1B gezeigten LDD- MOSFETs aus der Tatsache ergibt, daß der Störstellenbereich 10 nied riger Konzentration unterhalb des Seitenwandfilms existiert.

Die Fig. 7A-7C zeigen Querschnitte der Herstellungsschritte eines CMOSFET mit dem Gate-/N⁻-überlappenden LDD-MOSFET von Fig. 1C. Im folgenden wird nun das Herstellungsverfahren für diesen CMOSFET be schrieben.

In Fig. 7A werden auf dem Halbleitersubstrat 1 die P-Wanne 2 und die N-Wanne 3 gebildet. Auf der Oberfläche der P-Wanne 2 wird der Gate- Oxidfilm 8a geschaffen und auf diesem die Gate-Elektrode 4a mit N- Störstellen gebildet. In ähnlicher Weise wird auf der Oberfläche der N-Wanne 3 der Gate-Oxidfilm 8b und auf diesem dann die Gate-Elek trode 4b mit N-Störstellen geschaffen. Die Gate-Oxidfilme 8a und 8b sowie die Gate-Elektroden 4a und 4b werden jeweils gleichzeitig ge bildet.

In Fig. 7B wird die Seite der N-Wanne 3 durch den Photolack 9 be deckt. Als nächstes werden N-Störstellen unter Verwendung der Gate- Elektrode 4a als Maske in die Hauptoberfläche der P-Wanne in schrä ger Richtung implantiert. Es wird ein Störstellenbereich 10 relativ niedriger Konzentration gebildet, der sich unterhalb der Gate-Elek trode 4a in der Hauptoberfläche der P-Wanne 2 auf beiden Seiten der Gate-Elektrode 4a erstreckt. Dann wird der Photolack 9 entfernt.

In Fig. 7C wird ein Oxidfilm 11 auf dem Halbleitersubstrat 1 abge schieden, um die Gate-Elektroden 4a und 4b zu bedecken.

In den Fig. 7C und 7D wird der Oxidfilm 11 durch anisotropes Ätzen zurückgeätzt, um die Seitenwandfilme 12 auf den Seitenwänden der Gate-Elektroden 4a, 4b zu schaffen. Die Dicke des Oxidfilms 11 wird so eingestellt, daß die Breite des Seitenwandfilms gleich 0,15 µm wird.

In Fig. 9E wird die Seite der N-Wanne 3 mit dem Photolack 9 bedeckt. Durch Implantieren von N-Störstellenionen relativ hoher Konzentra tion in die Hauptoberfläche der P-Wanne 2 wird in der Hauptoberflä che der P-Wanne 2 ein Störstellenbereich 13 mit einer Konzentration, die größer als die des Störstellenbereichs 10 ist, gebildet, der mit dem Störstellenbereich 10 in Verbindung steht. Die Konzentration des Störstellenbereichs 10 wird so eingestellt, daß sie etwa 1/100 der Konzentration des Störstellenbereichs 13 beträgt.

In Fig. 7f wird die Seite der P-Wanne 2 durch den Photolack 9 be deckt. Unter Verwendung der Seitenwandfilme 12, die auf den Seiten wänden der Gate-Elektroden 4a und 4b gebildet sind, werden P-Stör stellenionen in die Hauptoberfläche der N-Wanne 3 implantiert. Damit wird auf beiden Seiten der Gate-Elektrode 4b ein P-Störstellenbe reich 14 in der Hauptoberfläche der N-Wanne 3 gebildet. Anschließend wird der Photolack 9 entfernt.

Im Gate-/N⁻-überlappenden LDD-MOSFET, der auf die oben angeführte Weise gebildet wird, befindet sich der Punkt maximalen elektrischen Feldes in der Drain unterhalb der Gate-Elektrode 4a, wie in Fig. 2C (rechte Seite) dargestellt ist. Entsprechend werden selbst dann keine heißen Elektronen in den Seitenwandfilm 12 implantiert, wenn solche erzeugt werden. Somit wird der in Fig. 6 gezeigte Zustand vermieden, in dem sich der Störstellenbereich 10 niedriger Konzen tration in einem Abstand von der Gate-Elektrode 4a in eine Schicht mit hohem Widerstand umwandelt. Damit tritt weder eine Absenkung der Arbeitsgeschwindigkeit noch eine Verschlechterung der Zuverlässig keit auf. Wie in Fig. 7F dargestellt ist, erweitert sich jedoch der P⁺-Störstellenbereich 14 bis tief unterhalb der Gate-Elektrode 4b, da die Breite des Seitenwandfilms 12 in Längsrichtung des Kanals klein ist, wenn durch Implantieren von P-Störstellenionen in die Hauptoberfläche der N-Wanne der P⁺-Störstellenbereich gebildet wird. Dies führt zur Erzeugung eines Durchgriffs im P-Kanal MOSFET mit tiefgelegtem Kanal, wie in Fig. 8 dargestellt ist.

Aufgabe der Erfindung ist es daher, eine Halbleitereinrichtung mit wenigstes zwei Feldeffekttransistoren zu schaffen, bei der die Zu verlässigkeit und die Arbeitsgeschwindigkeit eines N-Kanal MOSFET verbessert ist. Ferner solle ein CMOSFET geschaffen werden, der so verbessert ist, daß der N-Kanal MOSFET eine größere Zuverlässigkeit und eine hohe Arbeitsgeschwindigkeit aufweist, ohne daß im P-Kanal MOSFET ein Durchgriff auftritt. Außerdem soll ein CMOSFET gebildet werden, bei dem der N-Kanal MOSFET sowohl eine große Zuverlässigkeit als auch eine hohe Arbeitsgeschwindigkeit aufweist, ohne daß im P- Kanal MOSFET ein Durchgriff stattfindet, selbst wenn die Einrichtung kleiner ausgeführt wird. Ferner ist es Aufgabe der Erfindung, ein Herstellungsverfahren für einen CMOSFET zu schaffen, bei dem der N- Kanal MOSFET sowohl eine große Zuverlässigkeit als auch eine hohe Arbeitsgeschwindigkeit aufweist, ohne daß im P-Kanal MOSFET ein Durchgriff stattfindet, selbst wenn die Einrichtung kleiner ausge führt wird.

Ein komplementärer Feldeffekttransistor in Übereinstimmung mit der vorliegenden Erfindung weist ein Halbleitersubstrat mit einer N- Hauptoberfläche und einer P-Hauptoberfläche auf. Auf der P- Hauptoberfläche des Halbleitersubstrats ist ein N-Kanal MOSFET ge bildet, der eine Gate-Elektrode und ein Paar von Störstellenberei chen, die zu einem Paar von Source-/Drain-Bereichen werden, auf weist. Auf der N-Hauptoberfläche des Halbleitersubstrats ist ein P- Kanal MOSFET gebildet, der eine Gate-Elektrode und ein Paar von Störstellenbereichen, die zu einem Paar von Source-/Drain-Bereichen werden, aufweist. Jeder Störstellenbereich des N-Kanal MOSFETs weist einen Störstellenbereich relativ niedriger Konzentration, der so ge bildet ist, daß er sich unterhalb der Gate-Elektrode erstreckt, und einen Störstellenbereich mit niedrigerer Konzentration als der Stör stellenbereich niedriger Konzentration, der an einer Stelle in einem Abstand von der oben angeführten Gate-Elektrode gebildet ist und mit dem oben angeführten Störstellenbereich niedriger Konzentration in Verbindung steht, auf. Die Länge des Abschnitts unterhalb der oben erwähnten Gate-Elektrode im Hauptoberflächenabschnitt des Störstel lenbereichs niedriger Konzentration beträgt in Längsrichtung des Ka nals nicht weniger als 0,1 µm.

Das erfindungsgemäße Verfahren ist ein Herstellungsverfahren für einen komplementären Feldeffekttransistor mit einem N-Kanal MOSFET, der eine erste Gate-Elektrode aufweist, und einem P-Kanal MOSFET, der eine zweite Gate-Elektrode aufweist, die beide auf einem Sub strat gebildet sind. Die erste und die zweite Gate-Elektrode werden auf dem Halbleitersubstrat mit einer Hauptoberfläche geschaffen. Durch Implantieren von Ionen in die Hauptoberfläche des Halbleiter substrats in einer Richtung schräg zur Hauptoberfläche, wobei die erste Gate-Elektrode als Maske verwendet wird, wird ein Störstellen bereich relativ niedriger Konzentration gebildet, der sich auf bei den Seiten der ersten Gate-Elektrode unterhalb der ersten Gate-Elek trode in der Hauptoberfläche des Halbleitersubstrats erstreckt. Auf beiden Seitenwänden der ersten Gate-Elektrode und der zweiten Gate- Elektrode werden Seitenwandfilme mit einer Breite von nicht weniger als 0,2 µm in Längsrichtung des Kanals geschaffen. Durch Implantieren von Ionen unter Verwendung der Seitenwandfilme auf den Seitenwänden der ersten und zweiten Gate-Elektroden als Maske wird in der Hauptoberfläche des Halbleitersubstrats auf beiden Seiten der ersten Elektrode ein Störstellenbereich mit einer Konzentration, die höher als die Konzentration des Störstellenbereichs niedriger Konzentra tion gebildet, der mit dem Störstellenbereich niedriger Konzentra tion in Verbindung steht. Durch Implantieren von Ionen unter Verwen dung der Seitenwandfilme, die auf den Seitenwänden der zweiten Gate- Elektrode gebildet sind, als Maske wird auf beiden Seiten der zwei ten Gate-Elektrode ein P-Störstellenbereich geschaffen.

In Übereinstimmung mit dem komplementären Feldeffekttransistor der vorliegenden Erfindung befindet sich der Punkt maximalen elektri schen Feldes (E_ch) der Drain unterhalb der Gate-Elektrode, da die Länge des Abschnitts in der Hauptoberfläche des Störstellenbereichs niedriger Konzentration unterhalb der Gate-Elektrode so geschaffen ist, daß sie in Längsrichtung des Kanals nicht größer als 0,1 µm ist. Entsprechend werden keine heißen Elektronen in die Seitenwandfilme implantiert, obwohl heiße Elektronen erzeugt werden. Daher tritt keine Situation auf, in der der Störstellenbereich niedriger Konzen tration in einem Abstand von der Gate-Elektrode zu einer Schicht ho hen Widerstandes wird. Somit gibt es keine Senkung der Arbeitsge schwindigkeit und keine Verschlechterung der Zuverlässigkeit.

Die Breite der Seitenwandfilme in Längsrichtung des Kanals wird groß gemacht, so daß der Störstellenbereich hoher Konzentration weit von der Gate-Elektrode entfernt gebildet wird. Ist die Breite des Sei tenwandfilms auf der Seite der P-Wanne vergrößert, so ist aufgrund der Tatsache, daß der Seitenwandfilm auf der Seite der P-Wanne und der Seitenwandfilm auf der Seite der N-Wanne zur selben Zeit ge schaffen werden, auch der Seitenwandfilm auf der Seite der N-Wanne breiter. Entsprechend breitet sich im P-Kanal MOSFET der P⁺-Stör stellenbereich nicht unterhalb der Gate-Elektrode aus. Somit tritt im P-Kanal MOSFET keine Durchgriffserscheinung auf.

In Übereinstimmung mit dem Herstellungsverfahren des erfindungsgemä ßen komplementären Feldeffekttransistors werden bei der Bildung ei nes N-Kanal MOSFETs Ionen in die Hauptoberfläche des Halbleitersub strats aus einer Richtung schräg zur Hauptoberfläche implantiert, um den Störstellenbereich niedriger Konzentration auf beiden Seiten der Gate-Elektrode in der Hauptoberfläche des Halbleitersubstrats unter halb der Gate-Elektrode zu bilden. Daher kann der Störstellenbereich niedriger Konzentration so geschaffen werden, daß der Punkt maxima len elektrischen Feldes (E_ch) am Drain-Ende unterhalb der Gate-Elek trode liegt. Selbst wenn heiße Elektronen erzeugt werden, wird damit verhindert, daß der Störstellenbereich niedriger Konzentration in einem Abstand vom Gate zu einer Schicht hohen Widerstands wird. Ent sprechend kann ein komplementärer Feldeffekttransistor ohne Ver schlechterung von Arbeitsgeschwindigkeit und Zuverlässigkeit herge stellt werden.

Auf den Seitenwänden der Gate-Elektroden sind Seitenwandfilme mit einer Breite von nicht weniger als 0,2 µm in Längsrichtung des Kanals gebildet. Die P-Störstellenionen werden unter Verwendung der Seiten wandfilme als Maske in die Hauptoberfläche der N-Wanne implantiert, so daß sich der P-Störstellenbereich nicht unterhalb der Gate-Elek trode erstreckt. Damit erhält man einen komplementären Feldef fekttransistor, bei dem im P-Kanal MOSFET keine Durchgriffserschei nung auftritt.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen

Fig. 1A einen Teilquerschnitt eines komplementären Feldeffekttran sistors in Übereinstimmung mit einer Ausführungsform der Erfindung;

Fig. 1B einen Querschnitt einer herkömmlichen CMOS-Einrichtung mit einem N-Kanal MOSFET mit LDD-Struktur;

Fig. 1C einen Teilquerschnitt einer CMOS-Einrichtung mit einem Gate-/N⁻-überlappenden LDD-MOSFET;

Fig. 2A ein Diagramm zur Erläuterung des Effektes eines N-Kanal MOSFET in Übereinstimmung mit der Ausführungsform der Erfindung;

Fig. 2B ein Diagramm zur Erläuterung des Verhaltens eines herkömmlichen N-Kanal MOSFETs mit LDD-Struktur;

Fig. 2C ein Diagramm zur Erläuterung des Verhaltens eines herkömmlichen Gate-/N⁻-überlappenden LDD-MOSFETs;

Fig. 3A-3E Querschnitte der Herstellungsschritte eines komplementären Feldeffekttransistors in Übereinstimmung mit der Ausführungsform der Erfindung;

Fig. 4A einen Teilquerschnitt eines herkömmlichen komplementären Feldeffekttransistors;

Fig. 4B ein Kanalprofil des N-Kanal MOSFETs der Fig. 4A;

Fig. 4C ein Kanalprofil des P-Kanal MOSFETs der Fig. 4A;

Fig. 5A-5F Querschnitte der Herstellungsschritte eines herkömmlichen komplementären Feldeffekttransistors mit einem N-Kanal MOSFET mit LDD-Struktur;

Fig. 6 einen Querschnitt zur Erläuterung der Probleme des herkömmlichen N-Kanal MOSFETs mit LDD-Struktur;

Fig. 7A-7F Querschnitte der Herstellungsschritte eines herkömmlichen komplementären Feldeffekttransistors mit einem Gate-/N⁻-überlappenden LDD-MOSFET; und

Fig. 8 einen Querschnitt zur Erläuterung der Probleme eines P-Kanal MOSFETs eines herkömmlichen komplementären Feldeffekttransistors mit einem Gate-/N⁻-überlappenden LDD-MOSFET.

Bezüglich Fig. , 1A sind eine P-Wanne 2 und eine N-Wanne 3 auf dem Halbleitersubstrat 1 gebildet. In der P-Wanne 2 ist ein N-Kanal MOS- FET 5 geschaffen, der eine Gate-Elektrode 4a und ein Paar von Stör stellenbereichen 15, die zu einem Paar von Source-/Drain-Bereichen werden, aufweist. In der N-Wanne 3 ist ein N-Kanal MOSFET 6 geschaf fen, der eine Gate-Elektrode 4b und ein Paar von Störstellenberei chen 14, die zu einem Paar von Source-/Drain-Bereichen werden, auf weist. Jeder Störstellenbereich 15 des N-Kanal MOSFETs 5 weist einen N-Störstellenbereich 10 mit relativ niedriger Konzentration, der sich bis unterhalb der Gate-Elektrode 4a erstreckt, und einen Stör stellenbereich 13 mit einer Konzentration, die größer als die des Störstellenbereichs 10 niedriger Konzentration ist, in einem Bereich in einem Abstand von der Gate-Elektrode 4a auf. Der Störstellenbe reich 13 ist dabei mit dem Störstellenbereich 10 verbunden. Die Länge (L_n-) des Abschnitts unterhalb der Gate-Elektrode 4a im Ober flächenabschnitt des Störstellenbereiches 10 niedriger Konzentration in Längsrichtung des Kanals ist dabei nicht kleiner als 0,1 µm, be vorzugterweise 0,1-0,3 µm. Die Länge (L_n-) des Oberflächenabschnitts des Störstellenbereichs 10 niedriger Konzentration in Längsrichtung des Kanals ist bevorzugterweise nicht größer als 0,3 µm.

Die Seitenwände der Gate-Elektrode 4a des N-Kanal MOSFETs 5 und der Gate-Elektrode 4b des P-Kanal MOSFETs 6 weisen jeweils Seitenwand filme 12 auf. Die Breite (LSW) des Seitenwandfilms 12 in Längsrich tung des Kanals wird innerhalb eines Bereichs von 0,2 bis 0,3 µm ge wählt.

In Übereinstimmung mit dem komplementären Feldeffekttransistor die ser Ausführungsform befindet sich der Punkt maximalen elektrischen Feldes (E_ch) am Drain-Ende unterhalb der Gate-Elektrode 4a, wie im rechten Graphen der Fig. 2A gezeigt ist, da die Länge des Abschnitts unterhalb der Gate-Elektrode 4a im Oberflächenabschnitt des Stör stellenbereichs 10 niedriger Konzentration im Bereich von 0,1-0,3 µm liegt. Daher werden keine heißen Elektronen in die Seitenwandfilme 12 implantiert, selbst wenn solche heißen Elektronen erzeugt werden. Entsprechend tritt der in Fig. 6 dargestellte Zustand, in dem der Störstellenbereich 10 niedriger Konzentration in einem Abstand von der Gate-Elektrode 4a zu einer Schicht hohen Widerstands wird, nicht auf. Damit tritt weder eine Verminderung der Arbeitsgeschwindigkeit noch eine Verschlechterung der Zuverlässigkeit auf.

In Fig. 1A beträgt die Breite des Seitenwandfilms 12 in Längsrich tung des Kanals 0,2-0,3 µm, so daß der Störstellenbereich hoher Kon zentration in einem Abstand von der Gate-Elektrode 4a gebildet ist. Beträgt die Breite des Seitenwandfilms auf der Seite der P-Wanne 2 0,2-0,3 µm, so ist auch der Seitenwandfilm 12 auf der Seite der N- Wanne 0,2-0,3 mm breit (siehe Fig. 3C und 3D), da der Seitenwandfilm 12 auf der Seite der P-Wanne 2 und der Seitenwandfilm 12 auf der Seite N-Wanne 3 gleichzeitig geschaffen werden. Entsprechend er streckt sich der P⁺-Störstellenbereich 14 zum Zeitpunkt seiner Bil dung nicht bis unterhalb der Gate-Elektrode 4b. Damit tritt die in Fig. 8 gezeigte Durchgriffserscheinung im P-Kanal MOSFET nicht auf.

Im folgenden wird nun das Herstellungsverfahren für den komplementä ren Feldeffekttransistor der Fig. lA beschrieben.

Die Fig. 3A-3E zeigen Querschnitte der eines komplementären Feldef fekttransistors in verschiedenen Herstellungsstufen in Übereinstim mung mit einer Ausführungsform der Erfindung.

In Fig. 3A werden eine P-Wanne 2 und eine N-Wanne 3 auf dem Halblei tersubstrat 1 gebildet. Auf der Oberfläche der P-Wanne 2 wird ein Gate-Oxidfilm 8a und auf diesem die Gate-Elektrode 4a mit N-Stör stellen geschaffen. In ähnlicher Weise wird auf der Oberfläche der N-Wanne 3 ein Gate-Oxidfilm 8b und auf diesem die Gate-Elektrode 4b mit N-Störstellen gebildet. Die Gate-Oxidfilme 8a und 8b sowie die Gate-Elektroden 4a und 4b werden jeweils zur selben Zeit geschaffen.

In Fig. 3B wird die Seite der N-Wanne 3 durch den Photolack 9 be deckt. In die Oberfläche der P-Wanne 2 werden N-Störstellen mit re lativ geringer Konzentration aus einer Richtung schräg gegenüber der Hauptoberfläche implantiert, wobei die Gate-Elektrode 4a als Maske verwendet wird. Folglich wird der Störstellenbereich 10 relativ ge ringer Konzentration auf beiden Seiten der Gate-Elektrode 4a in der Hauptoberfläche der P-Wanne 2 gebildet, der sich bis unterhalb der Gate-Elektrode 4a erstreckt. Der Schritt der Ionenimplantation aus einer Richtung schräg zur Hauptoberfläche weist die Schritte der Bildung eines Strahls von N-Störstellenionen, der Anordnung des Halbleitersubstrats, so daß es gegenüber dem Strahl nicht unter ei nem rechten Winkel erscheint, und des Drehens des Halbleitersub strats 1 auf.

In Fig. 3C wird ein Oxidfilm 11 auf dem Halbleitersubstrat 1 abge schieden, um die Gate-Elektroden 4a und 4b zu bedecken.

In den Fig. 3C und 3D wird der Oxidfilm 11 durch anisotropes Ätzen zurückgeätzt, um die Seitenwandfilme 12 auf den Seitenwänden der Gate-Elektroden 4a, 4b zu schaffen. Der Oxidfilm 11 wird mit erfor derlicher Filmdicke so abgeschieden, daß die Breite der Seitenwand filme 12 in Längsrichtung des Kanals innerhalb des Bereiches von 0,2-0,3 µm liegt. Dann wird die Seite der N-Wanne 3 mit Photolack 9 bedeckt. Durch Implantieren von N-Störstellen mit relativ hoher Kon zentration in die Hauptoberfläche der P-Wanne unter Verwendung der Gate-Elektrode 4a und der Seitenwandfilme 12 als Masken wird ein Störstellenbereich 13 mit einer Konzentration, die höher als die Konzentration des Störstellenbereichs 10 ist, in der Hauptoberfläche der P-Wanne 2 geschaffen. Der Störstellenbereich 13 ist dabei mit dem Störstellenbereich 10 verbunden. Um eine LDD-Struktur zu erstel len, wird die Konzentration im Störstellenbereich 10 niedriger Kon zentration auf einen Wert eingestellt, der etwa 1/100 der Konzentra tion des Störstellenbereichs 13 hoher Konzentration beträgt. An schließend wird der Photolack 9 entfernt.

In Fig. 3E werden P-Störstellenionen in die Hauptoberfläche der N- Wanne 3 unter Verwendung der Gate-Elektrode 4b und der Seitenwand filme 12 als Maske implantiert, um auf beiden Seiten der Gate-Elek trode 4b in der Hauptoberfläche 3 einen P-Störstellenbereich 14 zu schaffen. Da die Breite des Seitenwandfilms 12 in Längsrichtung des Kanals 0,2-0,3 µm beträgt, erstreckt sich der P-Störstellenbereich 14 nicht bis unterhalb der Gate-Elektrode 4b.

Nach Entfernen des Photolacks 9 erhält man den in Fig. 1A gezeigten komplementären Feldeffekttransistor.

In Übereinstimmung mit dem Herstellungsverfahren der Ausführungsform für die Bildung des N-Kanal MOSFET werden Ionen in die Hauptoberflä che der P-Wanne 2 aus einer Richtung schräg zur Hauptoberfläche im plantiert, wobei die Gate-Elektrode 4a als Maske verwendet wird, um den Störstellenbereich 10 niedriger Konzentration zu bilden, der sich auf beiden Seiten der Gate-Elektrode 4a bis unterhalb der Gate- Elektrode 4a in der Hauptoberfläche der P-Wanne erstreckt. Bezüglich des rechten Graphen von Fig. 2A kann ein Störstellenbereich 10 nied riger Konzentration gebildet werden, so daß der Punkt maximalen elektrischen Feldes (E_ch) des Drain-Endes unterhalb der Gate-Elek trode 4a liegt. Dies verhindert, daß der Störstellenbereich 10 nied riger Konzentration in einem Abstand von der Gate-Elektrode zu einer Schicht hohen Widerstands wird, selbst wenn heiße Elektronen erzeugt werden. Daher kann man einen komplementären Feldeffekttransistor er halten, der weder eine verminderte Arbeitsgeschwindigkeit noch eine Verschlechterung der Zuverlässigkeit aufweist.

In den Fig. 3D und 3E werden auf den Seitenwänden der Gate-Elektro den 4a, 4b Seitenwandfilme 12 mit einer Breite von nicht weniger als 0,2 µm in Längsrichtung des Kanals gebildet. Hierauf folgt die Im plantierung von P⁺-Störstellenionen in die Hauptoberfläche der N- Wanne 3, wobei diese Seitenwände als Masken verwendet werden. Dies verhindert, daß sich der P⁺-Störstellenbereich 14 bis unterhalb der Gate-Elektrode 4b erstreckt. Folglich tritt die in Fig. 8 gezeigte Durchgriffserscheinung im P-Kanal MOSFET nicht auf.

Die vorliegende Erfindung umfaßt einen komplementären Feldef fekttransistor, wobei der N-Kanal und der P-Kanal MOSFET auf demsel ben Substrat gebildet sind, sowie das Herstellungsverfahren für die sen. Der komplementäre Feldeffekttransistor weist sowohl hohe Zuver lässigkeit als auch hohe Arbeitsgeschwindigkeit für den N-Kanal MOS- FET auf, ohne daß im P-Kanal MOSFET ein Durchgriff auftritt, selbst wenn die Einrichtung verkleinert wird. Dies bedeutet den Vorteil, daß der Integrationsgrad von CMOS-Einrichtungen erhöht werden kann.

Obwohl in der oben angeführten Ausführungsform ein CMOSFET beschrie ben worden ist, kann die Erfindung auch auf eine andere Halbleiter einrichtung mit wenigstens zwei Feldeffekttransistoren angewandt werden.

Claims

1. Komplementärer Feldeffekttransistor mit einem N-Kanal MOSFET und einem P-Kanal MOSFET auf demselben Substrat, aufweisend
ein Halbleitersubstrat (1) mit einer N-Hauptoberfläche (3) und einer P-Hauptoberfläche (2),
einen N-Kanal MOSFET (5) mit einer Gate-Elektrode (4a) und einem Paar von Störstellenbereichen (15), die zu einem Paar von Source /Drain-Bereichen werden und auf der P-Hauptoberfläche (2) des Halb leitersubstrats (1) gebildet sind, und
einen P-Kanal MOSFET (6) mit einer Gate-Elektrode (4b) und einem Paar von Störstellenbereichen (14), die zu einem Paar von Source /Drain-Bereichen werden und auf der N-Hauptoberfläche (3) des Halb leitersubstrats (1) gebildet sind, wobei
jeder Störstellenbereich des N-Kanal MOSFETs (5) einen Störstellen bereich (10) relativ niedriger Konzentration, der so gebildet ist, daß er sich bis unterhalb der Gate-Elektrode (4a) erstreckt, und einen Störstellenbereich (13) mit einer Konzentration, die höher als die Konzentration des Störstellenbereichs (10) niedriger Konzentra tion ist, der in einem Abstand von der Gate-Elektrode (4a) gebildet und mit dem Störstellenbereich (10) niedriger Konzentration verbun den ist, aufweist, und wobei
die Länge des Abschnitts unterhalb der Gate-Elektrode (4a) im Ober flächenbereich des Störstellenbereichs (10) niedriger Konzentration nicht weniger als 0,1 µm in Längsrichtung des Kanals beträgt.

2. Komplementärer Feldeffekttransistor nach Anspruch 1, dadurch ge kennzeichnet, daß die Länge des Abschnitts unterhalb der Gate-Elek trode (4a) im Oberflächenbereich des Störstellenbereichs (10) nied riger Konzentration in Längsrichtung des Kanals innerhalb des Berei ches von 0,1-0,3 µm liegt.

3. Komplementärer Feldeffekttransistor nach Anspruch 1 oder 2, da durch gekennzeichnet, daß die Länge des Oberflächenabschnitts des Störstellenbereichs (10) niedriger Konzentration in Längsrichtung des Kanals nicht mehr als 0,3 µm beträgt.

4. Komplementärer Feldeffekttransistor nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Gate-Elektrode (4a) des N-Ka nal MOSFETs (5) und die Gate-Elektrode (4b) des P-Kanal MOSFETs (6) jeweils vom N-Typ ist.

5. Komplementärer Feldeffekttransistor nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß jede der Seitenwände der Gate-Elektrode (4a) des N-Kanal MOSFETs (5) und der Gate-Elektrode (4b) des P-Kanal MOSFETs (6) einen Seiten wandfilm (Seitenwandabstandshalter) (12) aufweist, und die Breite des Seitenwandfilms (12) in Längsrichtung des Kanals in nerhalb des Bereiches von 0,2-0,3 µm liegt.

6. Halbleitereinrichtung mit wenigstens zwei Feldeffekttransistoren, aufweisend
ein Halbleitersubstrat (1) mit N- und P-Bereichen (2, 3), die je weils erste und zweite Hauptoberflächenabschnitte (2, 3) aufweisen, einen N-Kanal MOSFET (5) auf dem zweiten Hauptoberflächenbereich (2) des Substrats (1), der aus einem Paar von Source-/Drain-Störstellen bereichen (15) besteht, die in einem Abstand voneinander auf den in Kanalrichtung einander gegenüberliegenden Seiten einer ersten Gate- Elektrode (4a) gebildet sind, und
einen P-Kanal MOSFET (6) auf dem ersten Hauptoberflächenbereich (3) des Substrats (1), der aus einem Paar von Source-/Drain-Störstellen bereichen (14) besteht, die in einem Abstand voneinander auf den in Kanalrichtung einander gegenüberliegenden Seiten einer zweiten Gate- Elektrode (4b) gebildet sind, wobei
auf den jeweils einander gegenüberliegenden Seiten der ersten und zweiten Gate-Elektroden (4a, 4b) Seitenwände (12) aus isolierendem Material gebildet sind,
jeder Störstellenbereich (15) des N-Kanal MOSFETs (5) einen Bereich (10) einer ersten Konzentration und einen Bereich (13) einer zweiten Konzentration, die höher als die erste Konzentration ist, aufweist, die Bereiche (10, 13) erster und zweite Konzentration einander un terhalb der Seitenwände (12) berühren, die Länge des Abschnitts des Bereiches (10) erster Konzentration unterhalb der ersten Gate-Elek trode (4a) entlang des zweiten Hauptoberflächenbereichs (2) in Ka nalrichtung einen solchen Wert aufweist, daß der Punkt maximalen elektrischen Feldes des Bereiches (10) erster Konzentration unter halb der ersten Gate-Elektrode (4a) liegt, und wobei
sich die Grenze jedes Störstellenbereichs des P-Kanal MOSFETs (6) entlang des ersten Hauptoberflächenbereichs (3) des Substrats (1) unterhalb einer Seitenwand (12) der zweiten Gate-Elektrode (4b), nicht aber unter dieser selbst befindet.

7. Herstellungsverfahren für einen komplementären Feldeffekttransi stor mit einem N-Kanal MOSFET (5), der eine erste Gate-Elektrode (4a) aufweist, und einem P-Kanal MOSFET (6), der eine zweite Gate- Elektrode (4b) aufweist, auf demselben Substrat (1), gekennzeichnet durch die Schritte:
Bilden der ersten Gate-Elektrode (4a) und der zweiten Gate-Elektrode (4b) auf dem Halbleitersubstrat (1), das eine Hauptoberfläche auf weist,
Implantieren von Ionen in die Hauptoberfläche des Halbleitersub strats (1) in einer Richtung schräg zur Hauptoberfläche, wobei die erste Gate-Elektrode (4a) als Maske benutzt wird, um in der Hauptoberfläche des Halbleitersubstrats (1) auf beiden Seiten der ersten Gate-Elektrode einen Störstellenbereich (10) relativ niedri ger Konzentration zu schaffen, der sich bis unterhalb der ersten Gate-Elektrode (4a) erstreckt,
Bilden einer Seitenwandschicht (12) mit einer Breite von nicht weni ger als 0,2 µm in Längsrichtung des Kanals auf beiden Seitenwänden der ersten Gate-Elektrode (4a),
Implantieren von Ionen unter Verwendung der Seitenwandschichten (12) auf beiden Seitenwänden der ersten Gate-Elektrode (4a) als Maske, um einen Störstellenbereich (13) mit einer höheren Konzentration als der Konzentration des Störstellenbereichs (10) niedriger Konzentra tion in der Hauptoberfläche des Halbleitersubstrats (1) auf beiden Seiten der ersten Gate-Elektrode (4a) zu schaffen, der mit dem Stör stellenbereich (10) niedriger Konzentration verbunden ist, und Implantieren von Ionen unter Verwendung der Seitenwandschichten (12), die auf beiden Seitenwänden der zweiten Gate-Elektrode (4b) gebildet sind, als Masken, um einen P-Störstellenbereich (14) in der Hauptoberfläche des Halbleitersubstrats (1) auf beiden Seiten der zweiten Gate-Elektrode (4b) zu bilden.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß der Schritt der Implantierung von Ionen in die Hauptoberfläche des Halb leitersubstrats (1) schräg zur Hauptoberfläche die Schritte Bilden eines Strahls der Ionen, Anordnen des Halbleitersubstrats (1), so daß es gegenüber dem Strahl nicht unter einem rechten Winkel erscheint, und Drehen des Halbleitersubstrats (1) aufweist.

9. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß der Schritt der Bildung der Seitenwandschichten (12) auf beiden Seiten wänden der ersten Gate-Elektrode (4a) und der zweiten Gate-Elektrode (4b) die Schritte
Abscheiden eines Oxidfilms (11) mit einer vorbestimmten Dicke auf der gesamten Oberfläche des Halbleitersubstrats (1) einschließlich der ersten Gate-Elektrode (4a) und der zweiten Gate-Elektrode (4b), und
Ätzen des Oxidfilms (11) anisotrop, so daß der Oxidfilm (11) auf beiden Seitenwänden der ersten Gate-Elektrode (4a) und der zweiten Gate-Elektrode (4b) zurückbleibt, aufweist.

10. Herstellungsverfahren für eine Halbleitereinrichtung mit einem Paar von MOSFETs (5, 6) aus einem N-Kanal und einem P-Kanal MOSFET auf einem gemeinsamen Substrat (1), gekennzeichnet durch die Schritte
Bilden von ersten und zweiten Gate-Elektroden (4a, 4b) des N-Kanal bzw. P-Kanal MOSFETs (5, 6) auf der Hauptoberfläche des Substrats (1) durch einen Gate-Isolierfilm (8a, 8b),
Implantieren von Ionen in die Hauptoberfläche des Substrats unter der Verwendung der ersten Gate-Elektrode (4a) als Maske, um in einem Abstand in Kanalrichtung voneinander ein Paar von ersten Störstel lenbereichen (15) einer ersten Konzentration zu bilden, die sich bis unterhalb der ersten Gate-Elektrode (4a) erstrecken,
Bilden von Seitenwandschichten (12) auf den Seitenwänden der ersten und zweiten Gate-Elektroden (4a, 4b) mit vorbestimmter gemeinsamer Breite in Kanalrichtung,
Implantieren von Ionen in die Hauptoberfläche des Substrats unter Verwendung der Seitenwandschichten (12) der ersten Gate-Elektrode (4a) als Maske, um ein Paar von zweiten Störstellen (13) mit einer Konzentration, die höher als die Konzentration der ersten Störstel lenbereiche (10) ist, zu schaffen, wobei sich die ersten und zweiten Störstellenbereiche (10, 13) unterhalb der Seitenwandschichten (12) der ersten Gate-Elektrode (4a) überschneiden, und
Implantieren von Ionen in die Hauptoberfläche des Substrats (1) un ter Verwendung der Seitenwandschichten (12) der zweiten Gate-Elek trode (4b) als Maske, um einen Störstellenbereich (14) zu bilden, der ungefähr mit den beiden Seiten der zweiten Gate-Elektrode (4b) ausgerichtet ist.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die Sei tenwandschichten (11) mit einer gemeinsamen Breite von wenigstens 0,2 µm gebildet sind.

12. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die ge meinsame Breite im Bereich von 0,2-0,3 µm liegt.