DE4109950A1 - Interpolations dac und verfahren - Google Patents
Interpolations dac und verfahrenInfo
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Description
Die Erfindung betrifft digital-analog Wandler und
insbesondere einen verbesserten Interpolations-digital
analog-Wandler der Art, wie sie im US-Patent 40 06 475
allgemein beschrieben wird.
Der Stromkreis gemäß der US-Patentschrift 40 06 475
wird in Fig. 1 dargestellt und umfaßt vier Bits mit dem
niedrigsten Stellenwert (LSB) B0, B1, B2 und B3, die in ein
4 Bit Register 12 eingegeben werden, das als R1-Register
bezeichnet wird. Der Binärwert der vier LSBs B0-B3 wird als
L definiert. Die vier Bits mit dem höchsten Stellenwert
(MSB) sind B4, B5, B6 und B7 und ihr Binärwert wird als M
definiert. Sie werden in ein 4 Bit Register 24 eingegeben,
das als R2-Register bezeichnet wird. Die Register R₁ und R₂
werden von einem Taktsignal C₂ getaktet. Die Ausgänge 13
und 25 der Register R1 und R2 werden jeweils in Binäre
Addierer 14 und 22 eingespeist. Die vier Ausgänge des
binären Addierers 14 werden in ein Akkumulator-Register 16
eingespeist, das mit R3 bezeichnet wird, und dessen vier
Ausgänge 17 in die vier Eingänge des binären Addierers 14
zurückgeführt werden. Damit werden die Inhalte des
Registers R3 zu den Inhalten des Registers R1 dazuaddiert.
Der Übertrag des binären Addierers A1 wird über einen
Anschluß 19 in den zweiten binären Addierer 22 eingespeist
und mit den MSBs B4-B7 aufsummiert und die Ergebnisse
werden in das Register 28 eingelesen, das als R₄ Register
bezeichnet wird. Das R4 Register ist ein 5 Bit Register.
Die fünf Ausgänge 34 des Registers R4 werden in einen 4 Bit
plus 1 Bit siebzehn-stufigen digital-analog Wandler
eingegeben, in dem die Details
des 4 Bit plus 1 Bit DAC 30 in Fig. 1 des US-Patents
40 06 475 gezeigt werden. Das zusätzliche Bit stellt eine
Wiederholung des LSB dar. Der analoge Ausgang des digital
analog Wandlers 30 wird von einem Tiefpaßfilter 32
gefiltert, um auf Anschluß 33 eine analoge Ausgangsspannung
zu erzeugen.
Das Verknüpfungsgatter 20 erzeugt ein hohes
Ausgangssignal als Reaktion auf das Zusammenfallen eines
hohen Pegels an den Taktsignalen C1 und C2 und legt dieses
Ausgangssignal an den Strobeeingang des Registers R3 an.
Der C2 Takteingang ist an den Takteingang des Registers R3
angeschlossen. Der C1 Takteingang ist an den Takteingang
des R4 Registers 28 angeschlossen.
Bei jeder 16. C1 Taktperiode wird das Register 3 von
C2 mit einer binären 8 vorversetzt, nämlich eine "1" und
drei "0"en. Die Summe der Inhalte der Register R3 und R1
wird mit jeder ansteigenden Flanke des C1 - Taktsignals in
das Register R3 zurückgeschrieben. Jedesmal, wenn diese
Summe über eine binäre 15 hinausgeht, wird ein
Übertragssignal (CARRY Signal) in den Anschluß 19 an den
binären Addierers 22 gespeist und mit den Bits B4-B7
aufsummiert. Der Ausgang des Addierers 22 wird auf jeder
ansteigenden Flanke des C1-Taktimpulses in das Ausgangs-
Register R4 geladen, und die 5 Ausgänge des Registers R4
betreiben den 4 Bit plus 1 Bit DAC 28 zur Erzeugung einer
impulsartigen analogen Wellenform 31, die in Fig. 2 unten
dargestellt ist. Wenn von dem Addierer 14 kein
Übertragssignal erzeugt wird, sind die Inhalte des
Registers R4 gleich M, dem Wert der Bits B4-B7 des
hereinkommenden Wortes, die den höchsten Stellenwert haben.
Die auf dem Anschluß 31 durch DAC 32 erzeugte impulsartige
analoge Wellenform wird durch das Tiefpaßfilter 32
gemittelt, um ein glattes analoges Ausgangssignal am
Anschluß 33 zu erzeugen.
Es kann gezeigt werden, daß der gemittelte
Ausgangsspannungswert am Ausgang des Tiefpaßfilters
ist, was den erwünschten analogen Wert darstellt.
Infolge der verwendeten Interpolationstechnik
erfordert der DAC, der in dem vorbekannten Stromkreis in
Fig. 1 dargestellt ist, seinem Wesen nach einen Takt mit
einer hohen Taktrate C1, um die notwendige Interpolation
oder Mittlung zu erhalten. Die C1 Impulsrate muß von den am
Ausgang 31 des 4 Bit plus 1 Bit DAC 30 erzeugten Daten
angepaßt sein. Gemäß dem gegenwärtigen Stand der Technik
ist es unpraktisch
Wandlungen gemäß dem Patent 40 06 475 mit einer solchen
Geschwindigkeit auszuführen, die für einen 18 Bit DAC
präzise sind. Es ist aber bei den Ausführungen von
digitalen Audio-Wandlern gemäß Stand der Technik
wünschenswert, eine Wandlung mit Taktraten von etwa 15
Megahertz zur Verfügung zu stellen. Es ist zwar möglich,
DACs dieser Geschwindigkeit zu bauen; die sich dabei
ergebenden "glitches" durch Bitschalten aber machen es
extrem schwierig, 18 Bit zu erreichen. MSB-Übergänge in
digital-analog Wandlern, die in der Praxis bei der
Ausführung des DAC 30 gemäß Fig. 1 wohl wirtschaftlich
Anwendung finden könnten, rufen aber starke Sörungen von
darin auftauchenden Strom-Summier-Knoten hervor. Die
sich daraus ergebenden langen Einschwingzeiten solcher DACs
machen es unmöglich, die benötigten 15 Megahertz oder noch
darüberliegende DAC Wandlungsraten zu erreichen. Folglich
ist die in Patent 40 06 475 offenbarte Technik nicht in der
Lage, die oben beschriebenen Leistungsziele zu erfüllen.
Dementsprechend ist es eine Aufgabe der Erfindung,
ein Verfahren und ein Gerät zur Benutzung von
Interpolationstechniken zur Verfügung zu stellen, um eine
Hochgeschwindigkeits-digital-analog-Wandlung zu erreichen.
Eine weitere Aufgabe der Erfindung liegt in der
Bereitstellung eines Interpolations-digital-analog-
Wandlungsverfahrens- und Gerätes, das einen hohen
Geschwindigkeits- und Präzisionsgrad erreicht, ohne dabei
den Hochgeschwindigkeits-DAC zu benötigen und die starke
Verlustleistung aufzuweisen, wie es bei Verwendung der im
U.S.-Patent 40 06 475 offenbarten Technik notwendigerweise
der Fall wäre.
In kurzer Beschreibung und gemäß eines ihrer
Ausführungsbeispiele stellt die Erfindung einen
Interpolations-DAC bereit, der eine erste Gruppe von X
Eingangsanschlüssen enthält, die eine Gruppe von X Bits mit
dem niedrigsten Stellenwert, beziehungsweise von einem
digitalen Eingangswort tragen, eine zweite Gruppe Y von
Eingangsanschlüssen, die eine Gruppe von Bits mit dem
höchsten Stellenwert tragen, beziehungsweise von dem
digitalen Eingangswort, wobei ein erstes und ein zweites
Register angeschlossen sind, um die X Bit mit dem
niedrigsten Stellenwert und die Y Bit mit dem höchsten
Stellenwert des digitalen Eingangswortes jeweils der ersten
und zweiten Gruppe der Eingangsanschlüsse zu empfangen.
Erstes und zweites Register werden jeweils getaktet, um die
X Bits mit dem niedrigsten Stellenwert und die Y Bits mit
dem höchsten Stellenwert jeweils bei einer ersten Taktrate zu
speichern. Der Interpolations-DAC umfaßt einen Addierer,
der eine erste Gruppe von X Eingängen hat, eine zweite
Gruppe von X Eingängen, X Ausgängen und einen
Übertragsausgang, ein drittes Register mit X Eingängen und
ebenfalls X Ausgängen, die mit der zweiten Gruppe von X
Eingängen des Addierers verbunden sind. Das dritte Register
wird getaktet, um die Ausgänge des Addierers bei einer
zweiten Taktrate zu speichern, die um einen Faktor gleich
der erwünschten Überabtastrate schneller ist als die erste
Taktrate. Ein Y Bit plus 1 Bit DAC, in dem das 1 Bit ein
Duplikat des Y Bit mit dem niedrigsten Stellenwert der Y
Bits ist, hat seine Y Bits mit dem höchsten Stellenwert
verbunden, um die Ausgänge des zweiten Registers zu
empfangen. Das Duplikats-LSB ist so angeschlossen, daß es
den Übertragsausgang vom Addierer empfängt. Ein Strom-
Spannungs-Wandler-Schaltkreis ist an einen Strom-Summier-
Anschluß des DAC angeschlossen. Ein Tiefpaßfilter ist an
den Ausgang des Strom-Spannungs-Wandlers angeschlossen, um
einen analogen Ausgang zu erzeugen, der für einen Wert des
digitalen Eingangswortes steht. Mit Ausnahme des Duplikat-
LSBs des DACs kann die digital-analog-Wandlungsrate des
DACs bei einer relativ langsamen ersten Taktgeschwindigkeit
ausgeführt werden, sodaß sehr hohe Präzisions und
Überabtastverhältnisse erreicht werden können, trotz der
langsamen Einschwingzeiten der Bits des DAC, die den
höchsten Stellenwert haben.
Fig. 1 ist ein Blockdiagramm und zeigt den
nächstliegenden Stand der Technik.
Fig. 2 ist ein Zeitstaffelungsdiagramm zur
Beschreibung des Betriebes des in Fig. 1 dargestellten
Schaltkreises; sie beschreibt ebenfalls den Betrieb des
Schaltkreises der vorliegenden Erfindung gemäß Fig. 3.
Fig. 3 ist ein vereinfachtes Diagramm des
Interpolations-DACs der vorliegenden Erfindung.
Fig. 3A ist ein Diagramm zu Erläuterung des
grundlegenden Interpolationsbetriebes des Interpolations-
DAC gemäß Fig. 3.
Fig. 4 ist ein Blockdiagramm einer bevorzugten
Ausführung der Vorliegenden Erfindung.
Fig. 5 ist ein Graph zur Erläuterung der Vorteile des
DACs gemäß der Vorliegenden Erfindung.
Fig. 3 zeigt ein vereinfachtes Blockdiagramm der
vorliegenden Erfindung, die eine Vereinfachung des in Fig.
1 abgebildeten Stromkreises darstellt. Der Stromkreis in
Fig. 3 erzeugt exakt die gleiche impulsartige Wellenform
auf den Anschluß 31, wie der Stromkreis gemäß Fig. 1 als
Reaktion auf die C1 Wellenform 36 und die C2 Wellenform 37
gemäß Fig. 2. Der Stromkreis der Fig. 3 umfaßt den
konventionellen ersten binären Addierer 14, enthält aber
nicht den zweiten binären Addierer 22 und das
Ausgangsregister R4 des Stromkreises gemäß Stand der
Technik von Fig. 1. Der 4 Bit plus 1 Bit digital-analog-
Wandler (DAC) 30A erfordert nicht die kurzen
Einschwingzeiten, die der DAC 32 der Fig. 1 benötigt.
Der DAC 30A umfaßt einen konventionellen temperatur
ausgeglichenen Spannungsreferenz-Stromkreis 36, der auf dem
Anschluß 36A eine Spannung VREF erzeugt. Der Anschluß 36A
ist mit den Basiselektroden der NPN Transistoren 37, 38,
39, 40 und 41 verbunden, deren Emitter jeweils an das obere
Ende der Widerstände 42, 43, 44, 45 und 46 angeschlossen
sind. Die Widerstände 46, 45, 44 und 43 stellen einen 4 Bit
DAC mit konventioneller Auslegung dar und enthalten binär
gewichtete Widerstände von jeweils R, 2R, 4R und 8R.
Widerstand 42 weist den gleichen Widerstand auf, wie der
LSB- (Bit mit dem niedrigsten Stellenwert) Widerstand 43,
nämlich 8R. Das untere Ende eines jeden der Widerstände 42-
46 ist an Masse angeschlossen.
Die Kollektoren der Transistoren 37, 38, 39, 40 und
41 stehen jeweils mit einem ersten Anschluß eines jeden der
Schalter 53, 54, 55, 56 und 57 in Verbindung. Ein zweiter
Anschluß eines jeden dieser Schalter ist an den
Massenanschluß 50, der als Verluststromleiter fungiert. Bei
der gegenteiligen Situation werden die Schalter 53-57 an
den Anschluß 52 angeschlossen, der an den invertierenden
Eingang eines Operationsverstärkers 51 angeschlossen ist,
wobei dessen nicht-invertierender Eingang an Masse
angeschlossen ist. Der Ausgang des Operationsverstärkers 51
steht über den Anschluß 31 mit dem Tiefpaßfilter 32 in
Verbindung, so wie in der oben beschriebenen Fig. 1.
Der Übertragsausgang des Addierers 14 steuert den
Schalter 53. Die Schalter 54, 55, 56 und 57 werden jeweils
von den Ausgängen B4, B5, B6 und B7 des Registers R2
gesteuert. Das Übertragssignal in Fig. 3 wird in exakt der
gleichen Weise, wie in Fig. 1 erzeugt. Es wird aber nicht
in einen zweiten binären Addierer eingespeist, wie in Fig.
1, sondern es wird stattdessen zum Treiben des "Duplikat"-
LSBs verwendet, das den Transitor 37 und den Widerstand 42
des DAC 30A enthält.
Wenn von dem Addierer 14 kein Übertragssignal erzeugt
wird, werden die Inhalte M der 4 Bits mit dem höchsten
Stellenwert B4-B7 des hereinkommenden 8 Bit Wortes in den
normalen 4 Bit-Teil des DAC 30A eingespeist, und das
zusätzliche LSB, das den Transistor 37 und Widerstand 42
enthält (sic), wird abgestellt. Daher stellt der Ausgang
von DAC 30A einfach den Wert von "M" dar. Wenn aber ein
Übertragssignal vorliegt, wird der zusätzliche
Bitstromkreis 37, 42 mit dem niedrigsten Stellenwert
eingeschaltet. Da der LSB-Wert (das Gewicht des
"zusätzlichen LSB" 37, 42 entspricht dem Gewicht des MSB′s
B4-B7 mit dem niedrigsten Stellenwert, nämlich B4) ein
Gewicht von "1" hat, erzeugt der DAC 30A einen Wert von
"M+1". Ein Übertrag wird L mal erzeugt, und ein "Nicht
Übertrag" wird während jeder Abtastung 16-L mal erzeugt.
Die durchschnittliche Ausgangsspannung entspricht
was der analogen Ausgangsspannung entspricht, die gemäß
dem Stromkreis des Standes der Technik in Fig. 1 erzeugt
wird.
In Fig. 3A zeigt M die Wellenform, die auf dem
Anschluß 31 durch ein besonderes Muster der MSB Bits B4-B7
erzeugt wird, wenn die LSB Bits B0-B3 alle "Nullen" sind.
Die Ziffer 70 bezeichnet den Pegel der Wellenform M, wenn
B4-B7 gleich 1000 ist. Die Ziffer 71 bezeichnet den Pegel
der Wellenform M, wenn B0-B7 gleich 1001 ist, und die
Ziffer 72 stellt den Pegel dar, wenn B4-B7 allein gleich
1010 ist.
Die L Wellenform würde am Ausgang eines
konventionellen DAC durch die eingegebene Sequenz von LSB
Bits B0-B3 ausgehend von 0000 bis 1111 erzeugt werden, wenn
der DAC bei einer ausreichend hohen Wandlungsrate arbeitet,
um alle in der L Wellenform dargestellten Stufen zu
erzeugen, wobei alle MSB Bits B4-B7 alle gleich "null"
sind.
In Fig. 3A bezeichnet 19A die Wellenform des
Übertragssignals, das vom Addierer 14 als Reaktion auf den
LSB-Stand 0100 erzeugt, der die "L"-Komponente des
Eingangswortes (einschließlich beider M und L Ports)
10000100 darstellt. Der Pegel dieses LSB-Eingangs wird,
wenn er auf Pegel 70 der M-Wellenform überlagert wird,
durch die gepunktete Linie 76A in der M-Wellenform
wiedergegeben. Tabelle 1 zeigt hexadezimale Angaben der
Inhalte des R1-Registers und des R3-Registers für
aufeinanderfolgende Taktzeiten T0, T1, . . . T16 des
Taktsignals C2.
Tabelle 1 stellt ebenfalls die entsprechenden Ausgänge des
Addierers 14 und die entsprechenden Werte des
Übertragssignals auf dem Anschluß 19A dar, die aus den
nacheinander bei T0, T1, etc. in Register R2
hineingetakteten MSB Bits 1000 resultieren. Der Fachmann
kann ohne weiteres verifizieren, daß für diesen besonderen
Wert B0-B3 das Übertragssignal bei den Taktzeiten T2, T6,
T10 und T14 eine "1", und sonst immer "0" ist, wodurch die
Übertragswellenform 19A erzeugt wird, wie sie in Fig. 3A
dargestellt ist. Das Tiefpaßfilter 32 glättet die
Komponente der Spannung auf Anschluß 31, der durch die
Wellenform 19A dargestellt wird und der auf Pegel 70 der M-
Wellenform überlagert wird, um dadurch den
Durchschnittspegel zu erzeugen, der durch die gepunktete
Linie 76A auf der M-Wellenform und durch die gepunktete
Linie 76 auf der Übertrags-Wellenform 19A dargestellt wird.
Für das digitale Eingangswort 10010010 sind mehr
Taktimpulse des Taktgebers C2 notwendig, um jeden Impuls
des Übertrags-Ausgangs zu erzeugen, wodurch ein niedrigerer
zeitlich gemittelter Wert erhalten wird. Die in Tabelle 2
angegebene Sequenz der Übertragsimpulse wird als Reaktion
auf den LSB-Wert 0010 vom Addierer 14 erzeugt, wodurch die
Übertrags-Wellenform erzeugt wird, die in Fig. 3A durch die
Wellenform 19B angegeben wird. Das Tiefpaßfilter 32 mittelt
diese Impulse zeitlich, um den Pegel zu erreichen, der
durch die gepunktete Linie 78 der Übertrags-Wellenform 19B
wiedergegeben wird, die den halben Wert des Pegels 76 der
Übertrags-Wellenform 19A hat. Der Pegel 78 wird auf Pegel
71 der M-Wellenform überlagert, um so am Ausgangsanschluß
33 den Pegel 78A zu erzeugen.
Es ist anzumerken, daß im Gegensatz zu dem oben
genannten Patent 40 06 475 die Ausführung der Fig. 3 keine
Neueinstellung von R3 erfordert. Man gelangte zu der
Entdeckung, daß der Verzicht auf eine Neueinstellung von R3
überraschenderweise zu einer geringeren Harmonischen-
Verzerrung der Messungen insgesamt führt.
Der Interpolations DAC 10A in Fig. 3 bietet den
Vorteil, daß die Komplexität des Stromkreises gemäß Stand
der Technik, wie in Fig. 1 dargestellt, reduziert wird und
daß das Erfordernis einer schnellen Einschwingzeit und
stark gefilterter Stromversorgung für den DAC 32 gemäß dem
Stromkreis des Standes der Technik entfällt. Ein wichtiger
Vorteil des Stromkreises in Fig. 3 liegt in der Tatsache,
daß der 4 Bit binär gewichtete Teil des 5 Bit DAC in Fig. 3
bei einer viel langsameren Taktrate für C2 arbeiten kann,
und daß nur das "Duplikat"LSB, das durch das Übertragsignal
betrieben wird, bei der hohen Taktrate C1 arbeiten muß.
Eine höhere Auflösung kann erzielt werden, wenn die
Stromkreistechnik gemäß Fig. 3 in einem 18 Bit DAC
verwendet wird, in dem Audio-Sinuswellen-Daten als Eingang
verwendet werden.
Eine derzeit bevorzugte Ausführungsform der Erfindung
ist dem DAC der Fig. 3 ähnlich, wo L 9 Bits enthält, an
Stelle von 4, und wo N 9 Bits enthält, an Stelle von 4, wo
das Überabtastverhältnis bei 384 liegt und die Register und
der Addierer 9 Bit sind, an Stelle von 4 Bit-Bausteinen,
und wo der DAC 30A ein 9 bit plus 1 Bit DAC ist.
Fig. 4 ist ein Blockdiagramm einer anderen Ausführung
des Stromkreises gemäß Fig. 3. In Fig. 4 enthält der
Interpolations-DAC 10 einen 18 Bit Bus, der von einem 18
Bit-Speicher 21 18 Bit Digital-Sinuswellen-Daten empfängt.
Die 6 Bit 11B mit dem niedrigsten Stellenwert von den 18
Bit Digital-Sinuswellen-Daten 11 werden an 6 Eingänge des
Addierers 14 angelegt. Die 6 Eingänge 15 des Addierers 14
werden an die Eingänge des 6 Bit Akkumulator-Registers 16
angelegt, dessen Ausgänge 17 wieder in einen zweiten Satz
von 6 Eingängen des Addierers 14 angeschlossen werden.
Die 12 Bits mit dem höchsten Stellenwert der Digital-
Sinuswellen-Daten 11 werden an die Eingänge eines 12 Bit
Digital-Analog-Wandlers (DAC) 30A angelegt. Der Ausgang des
DAC 30A ist über den Anschluß 52 an ein Ende des
Widerstandes 60 angeschlossen, um einen LSB Strom ILSB in
den Anschluß 52 zu erzeugen, wenn der Übertragsausgang 19
des Addierers 14 auf einer "1" ist.
Der Anschluß 52 ist an den invertierenden Eingang
des Operationsverstärkers 51 angeschlossen. Der nicht
invertierende Eingang des Operationsverstärkers ist an
Masse angeschlossen. Der Rückkoppelungswiderstand RF ist
zwischen Anschluß 52 und dem Ausgang 31 des
Operationsverstärkers 51 angeschlossen. Der Anschluß 31 ist
an einen Eingang eines Tiefpaßfilters dritter Ordung 32
angeschlossen, das eine Mittenfrequenz fC von 40 Kilohertz
aufweist, um ein glattes analoges Ausgangssignal am
Anschluß 33 zu erzeugen.
Der Graph in Fig. 5 beschreibt die Vorteile der 18
Bit Versionen der Stromkreise der Fig. 3 und 4 im
Vergleich zum Stand der Technik. Die Kurve 82 gibt die
gesamte prozentuale Harmonischen-Verzerrung (THD) für
kleine Signalamplituden von etwa einem Tausenstel des
vollen Aussteuerbereichs an. Die Kurve 83 gibt für die
gleichen kleinen Signalampituden die gesamte prozentuale
Harmonischen-Verzerrung beim Stromkreis des Standes der
Technik gemäß Fig. 1 an. Die Kurven 82 und 83 zeigen, daß
der Stromkreis der vorliegenden Erfindung einen bedeutenden
Vorteil bietet für Signale mit kleinen Amplituden mit
Überabtastverhältnisse, die über etwa 10 liegen.
Für größere Ausgänge mit Amplituden von etwa einem
Zehntel des vollen Aussteuerungswertes gibt die Kurve 84
die gesamte Harmonischen-Verzerrung des Stromkreises der
Fig. 3 bei Signalpegeln an, die etwa ein Zehntel des vollen
Aussteuerungswertes ausmachen, und Kurve 85 gibt die
gesamte Harmonischen-Verzerrung des Stromkreises gemäß
Stand der Technik in Fig. 1 für dieselben Signalamplituden
wieder. Die Kurven 84 und 85 zeigen, daß die Erfindung eine
bedeutende Verbesserung der Überabtastverhältnisse über
etwa 20 für Signalpegel darstellt, die etwa ein Zehntel des
vollen Aussteuerungpegels ausmachen,
Für große Ausgangssignale mit Amplituden, die dem
vollen Aussteuerungswert nahekommen, zeigt die Kurve 86 die
gesamte Harmonischen-Verzerrung für den Stromkreis in Fig.
3, und die Kurve 87 zeigt die gesamte Harmonischen-
Verzerrung für den Stromkreis gemäß Stand der Technik in
Fig. 1. Diese beiden Kurven zeigen, daß die Erfindung einen
bedeutenden Vorteil für Überabtastverhältnisse darstellt,
die über etwa 20 liegen.
Die oben beschriebene Erfindung ermöglicht es,
eine geeignet niedrige gesamte Harmonischen-Verzerrung in
einem 18 Bit-Digital-Sinuswellen-DAC zu erzielen, der in
Audio-Anwendungen genutzt werden kann und ermöglicht die
Anwendung einer C1 Taktrate von 17 Megahertz bei Verwendung
einer Taktgeber-Schaltungsanordnung und einer internen DAC
Schaltungsanordnung, die wesentlich weniger komplex und
kostenaufwendig sind, als der Stromkreis gemäß Stand der
Technik, wie in Fig. 1.
Claims (9)
1. Ein Interpolations-DAC enthaltend in Kombination:
- a) einen Addierer (14) mit einer ersten Gruppe (13) von X Eingängen, die X Bits mit dem niedrigsten Stellenwert (B₀-B₃) eines digitalen Eingangswortes bei einer ersten Taktrate (C₂) empfangen, einer zweiten Gruppe von X Eingängen (17), X Ausgängen (15) und einem Übertragsausgang (19);
- b) ein Register (16) mit X Eingängen, die an die X Ausgänge des Addierers angeschlossen sind, und ebenfalls mit X Ausgängen (17), die an die zweite Gruppe von X Eingängen des Addierers angeschlossen sind, wobei das Register getaktet wird, um die Ausgänge des Addierers bei einer zweiten Taktrate (C₁) zu speichern, die um einen Faktor gleich einem erwünschten Überabtastverhältnis schneller ist, als die erste Taktrate;
- c) ein Y Bit plus 1 Bit DAC (30A) mit Y Eingängen, die Y Bits mit dem höchsten Stellenwert (B₄-B₇) des digitalen Eingangswortes bei der ersten Taktgeschwindigkeit (C₂) empfangen, wobei das 1 Bit (37, 42) des Y Bit plus 1 Bit DAC den gleichen Stellenwert hat, wie das Bit mit dem niedrigsten Stellenwert (38, 43) der Y Bits davon, und wobei das 1 Bit zum Empfang des Übertragsausgangs vom Addierer angeschlossen ist;
- d) ein Tiefpaßfilter (32), das an den Ausgang des Y Bit plus 1 Bit DAC angeschlossen ist, um einen analogen Ausgang zu erzeugen, der den Wert des digitalen Eingangswortes repräsentiert.
2. Der Interpolations-DAC gemäß Anspruch 1, wobei X
gleich 9 und Y gleich 9 ist.
3. Der Interpolations-DAC gemäß Anspruch 2, in dem
das erwünschte Überabtastverhältnis 384 ist.
4. Der Interpolations-DAC gemäß Anspruch 3, in dem
das zweite Taktverhältnis (sic! Taktrate ?) etwa 17
Megahertz beträgt.
5. Der Interpolations-DAC gemäß Anspruch 1, in dem
das Y Bit plus 1 Bit DAC enthält:
- 1. Y binär gewichtete Stromquellen (38, 43; 39, 44, etc.),
- 2. einen Strom-Summier-Anschluß (50), der an einen Eingang des Tiefpaßfilters angeschlossen ist,
- 3. Y Stromschalter (54-57), die jeweils auf die Y Bit mit dem höchsten Stellenwert des digitalen Eingangswortes ansprechen, um die Y binär gewichteten Stromquellen selektiv an den strom-Summier-Anschluß anzuschließen,
- 4. eine Stromquelle (37, 42), die einen Strom erzeugt, der einem Strom entspricht, der von der Quelle mit dem niedrigsten Stellenwert der binär gewichteten Stromquellen geliefert wird,
- 5. einen Stromschalter (53), der auf den Übertragsausgang anspricht, zum selektiven Anschließen der Stromquelle (37, 42) an den Strom-Summier-Anschluß.
6. Der Interpolations-DAC gemäß Anspruch 5,
enthaltend ein X Bit Eingangs-Register (12), das die Bit
mit dem niedrigsten Stellenwert des digitalen
Eingangswortes empfängt, wobei das X Bit Eingangsregister
bei der ersten Geschwindigkeit getaktet wird, um die X Bit
mit dem niedrigsten Stellenwert des digitalen
Eingangswortes an die erste Gruppe von X Eingängen des
Addierers zu liefern.
7. Der Interpolations-DAC gemäß Anspruch 6,
enthaltend ein Y Bit Eingangs-Register (24), das die Y Bit
mit dem höchsten Stellenwert des digitalen Eingangswortes
empfängt, wobei das Y Bit Eingangs-Register bei der ersten
Taktrate getaktet wird, um die Y Bit mit dem höchsten
Stellenwert des digitalen Eingabewortes an das Y Bit plus 1
Bit DAC zu liefern.
8. Ein DAC, in Kombination enthaltend:
- a) einen Addierer;
- b) Einrichtungen zur Lieferung der X Bit mit dem niedrigsten Stellenwert eines sich verändernden digitalen Eingangswortes bei einer ersten Taktgeschwindigkeit an eine erste Gruppe von Eingängen des Addierers;
- c) Einrichtungen zur Anlegung von X Ausgängen des Addierers an eine zweite Gruppe von Eingängen des Addierers bei einer zweiten Taktrate, die um einen Faktor gleich einem erwünschten Überabtastverhältnis schneller ist, als die erste Taktrate;
- d) ein Y Bit plus 1 Bit DAC;
- e) Einrichtungen zur Anlegung eines vom Addierer erzeugten Übertragssignals an einen ersten Bit Eingang des Y Bit plus 1 Bit DAC;
- f) Einrichtungen zur Anlegung von Y Bit mit dem höchsten Stellenwert des digitalen Eingangswortes an Y Bit mit dem höchsten Stellenwert-Eingängen des Y Bit plus 1 Bit DAC bei der ersten Taktrate, wobei ein erstes Bit der Y Bit plu 1 Bit DAC den gleichen Stellenwert hat, wie das Bit von den Y Bits mit dem höchsten Stellenwert, das den niedrigsten Stellenwert hat;
- g) Einrichtungen zum Filtern eines Ausgangssignals, das von dem Y Bit plus 1 Bit DAC erzeugt wurde.
9. Ein Verfahren zum Betreiben des DAC enthaltend
folgende Stufen:
- a) das Liefern der X Bit mit dem niedrigsten Stellenwert eines sich verändernden digitalen Eingangswortes bei einer ersten Taktrate an eine erste Gruppe von Eingaben an einen Addierer;
- b) das Anlegen von X Ausgängen des Addierers an eine zweite Gruppe von Eingängen des Addierers bei einer zweiten Taktrate, die um einen Faktor gleich einem erwünschten Überabtastverhältnis schneller ist, als die erste Taktrate;
- c) das Anlegen eines Übertragssignals, das durch den Addierer erzeugt wird, an einen ersten Bit-Eingang eines Y Bit plus 1 Bit DAC;
- d) das Anlegen von Y Bits mit dem höchsten Stellenwert des digitalen Eingangswortes an Y Bit-Eingänge mit dem höchsten Stellenwert des Y Bit plus 1 Bit DAC bei der ersten Taktrate, wobei ein erstes Bit des Y Bit plus 1 Bit DAC den gleichen Stellenwert hat, wie das Bit von den Y Bits mit dem höchsten Stellenwert, das den niedrigsten Stellenwert hat;
- e) das Filtern eines Ausgangssignals, das von dem Y Bit plus 1 Bit DAC erzeugt wird.
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