DE4102192C2 - Halbleitervorrichtung mit hoher Stromstoßfestigkeit - Google Patents

Halbleitervorrichtung mit hoher Stromstoßfestigkeit

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Description

Die vorliegende Erfindung betrifft eine Halbleitervorrich­ tung, gemäß dem Oberbegriff des Anspruchs 1.
Als ein konventionelles Verfahren zur Verbesserung der Stromstoßfestigkeit gibt es verschiedene Vorschläge, bei­ spielsweise die Vorschläge, die in den japanischen Offen­ legungsschriften Nr. 60-1 96 975 (1985) und Nr. 61-1 82 264 ver­ öffentlicht sind.
Ein Beispiel aus der letztgenannten Veröffentlichung ist in Fig. 1 gezeigt, in welcher eine Vorrichtung ein N⁺-Substrat 101 umfaßt, eine Epitaxialschicht 102, einen Schutzring 103, einen Kanalbereich 104, einen Sourcebereich 105, ein Gateoxid 106, eine Gateelektrode 107, ein Feldoxid 108, eine Source­ elektrode 109, und eine Drainelektrode 110.
Um den Lawinendurchbruch infolge des Stromstoßes zum Zeit­ punkt des Einschaltens der induktiven Last durch Verwendung eines Leistungs-MOS-Halbleiters zu verhindern, wird bei die­ sem konventionellen Beispiel ein Diffusionsprofil zur Ver­ fügung gestellt, in welchem ein Boden eines Kanalbereichs 104 einer MOSFET-Zelle ein N⁺-Substrat 101 erreicht, so daß die Durchbruchsspannung dieses Abschnitts verringert wird, um so die Funktion einer Zener-Diode zur Verfügung zu stellen.
Weiterhin wird bei diesem konventionellen Beispiel die Strom­ stoßfestigkeit verbessert, wenn ein wirksamer Zener-Bereich vergrößert wird durch Anwendung desselben Aufbaus bei einem Schutzring 103, der den Kanalbereich 104 umgibt.
Als nächstes wird ein weiteres konventionelles Beispiel zur Verbesserung der Stromstoßfestigkeit in Fig. 2 gezeigt, wobei die Elemente, die entsprechenden Elementen bei dem vorher­ gehenden Beispiel entsprechen, mit denselben Bezugsziffern bezeichnet sind, und bei welchem ebenfalls ein Wannenbereich 111 zur Ausbildung eines Zener-Bereichs vorgesehen ist. Bei diesem konventionellen Beispiel ist der Schutzring 113 mit demselben Diffusionsprofil ausgebildet wie der Wannenbereich 111, und der Kanalbereich 104 und der Wannenbereich 111 sind getrennt ausgebildet, um Variationen bei der Herstellung durch optimales Einstellen jedes Bereiches getrennt voneinander zu verringern.
"P*" beschreibt eine Region mit einer hohen Konzentration von Verunreinigungen des P-Typs.
Nunmehr hat es in den vergangenen Jahren einen sehr bemerkens­ werten Trend im Feld von Leistungs-MOS-Halbleitern gegeben, die FET-Zelle durch Verwendung des Ultrafeinherstellungs­ verfahrens kompakter auszubilden. Dies geschieht infolge des Merkmales eines Leistungs-MOS-Halbleiters, daß durch Herstel­ lung einer feineren Zelle die Packungsdichte vergrößert und der Einschaltwiderstand verringert werden kann.
Allerdings führte bei einer konventionellen Halbleitervor­ richtung, wie sie beispielsweise in den Fig. 1 und 2 gezeigt ist, die feinere Zelle oftmals dazu, daß eine Situation ge­ schaffen wurde, in welcher die Durchbruchsspannung der Zelleneinheit die des Schutzrings überschritt, und in einem solchen Fall fließt der Stoßstrom hauptsächlich durch den Schutzring, so daß die Stromstoßfestigkeit des Chips insge­ samt verringert wird.
Infolge der durch die vorliegenden Erfinder unternommenen Untersuchungen, um das voranstehend genannte Problem zu ver­ stehen, hat sich herausgestellt, daß dieses Problem durch die Tatsache verursacht wird, daß das Diffusionsprofil niedrigere Konzentrationen aufweist in einem Fall, in wel­ chem die Diffusionsfenstergröße S der Zener-Zelle kleiner ist als das Doppelte der Diffusionstiefe Xj der Zener-Zelle, verglichen mit den anderen Fällen.
Wenn die Diffusion gleichzeitig von einem Fenster W1 einer Öffnung, die ausreichend größer als ihre Diffusionstiefe Xj1 ist, und von einem Fenster W2 einer Öffnung ausgeht, die kleiner ist als das Doppelte ihrer Diffusionstiefe Xj2, dann empfängt nämlich, wie dies in Fig. 3 gezeigt ist, das Fen­ ster W2 mehr Einfluß von dem zweidimensionalen Ausbreitungs­ effekt, verglichen mit dem Fenster W1, so daß die Verunrei­ nigungskonzentration an dem zentralen Abschnitt X2-X2 des Fensters W2 niedriger wird als die an dem zentralen Abschnitt X1-X1 des Fensters W1, und die Diffusionsdichte wird flacher für das Fenster W2.
Beispielhaft ist in Fig. 4 das Diffusionsprofil für die vor­ anstehend beschriebene Vorrichtung gemäß Fig. 1 gezeigt, mit einer Zellenöffnung S = 3 µm, einer Schutzringbreite W = 30 µm, und einer Diffusionstiefe = annähernd 4 µm.
Wie in Fig. 4 dargestellt, ist die Verunreinigungskonzentra­ tion für die Zelleneinheit, die durch eine Kurve B-Bp ange­ deutet ist, die entlang dem B-B-Schnitt des Kanalbereichs 104 in Fig. 1 gemessen wurde, niedriger als ein Drittel der Verunreinigungskonzentration des Schutzrings, welche durch eine Kurve A-Ap angedeutet ist, die entlang dem Schnitt A-A des Schutzrings 103 in Fig. 1 gemessen wurde. In diesem Fall ist die Durchbruchsspannung für die Zelleneinheit gleich 37 V, während die des Schutzrings gleich 35 V ist, und es fanden sich in dem Stromstoßeinsatzversuch Anzeichen dafür, daß sich sämtlicher Strom allein in dem Schutzring konzen­ trierte.
Die Verunreinigungskonzentrationen für die Zelleinheit und den Schutzring, die entlang des Schnittes B-B bzw. A-A ge­ messen wurden, in Fig. 2, weisen ebenfalls ähnliche Formen auf wie die in Fig. 4 dargestellten. Daher wird ein entspre­ chendes Ergebnis auch für die voranstehend beschriebene Vor­ richtung gemäß Fig. 2 beobachtet, bei welcher diese Situa­ tion auftritt, wenn das Diffusionsfenster des Wannenberei­ ches 111 kleiner ist als das doppelte seiner Diffusionstie­ fe.
Der Erfindung liegt daher die Aufgabe zugrunde, die Durchbruchsspannung der zellenförmigen Diffusionsschichten und des Stützrings auf einfache Weise so aneinander anzupassen, daß die Stromstoßfestigkeit des Halbleiterelements selbst dann verbessert werden kann, wenn das Halbleiterelement unter Verwendung eines Ultrafeinherstellungsverfahrens hergestellt wurde.
Erfindungsgemäß wird diese Aufgabe durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst.
Die Erfindung wird nachstehend anhand zeichnerisch darge­ stellter Ausführungsbeispiele näher erläutert, aus welchen sich weitere Vorteile ergeben. Es zeigt
Fig. 1 eine Querschnittsansicht eines Beispiels einer konventionellen Halbleitervorrichtung mit verbes­ serter Stromstoßfestigkeit;
Fig. 2 eine Querschnittsansicht eines weiteren Beispiels einer konventionellen Halbleitervorrichtung mit verbesserter Stromstoßfestigkeit;
Fig. 3 eine Querschnittsansicht einer beispielhaften Aus­ bildung einer konventionellen Halbleitervorrichtung, bei welcher das Problem einer niedrigeren Verunrei­ nigungskonzentration bei der Zelleneinheit als bei dem Schutzring auftritt;
Fig. 4 einen Graphen der Verunreinigungskonzentration gegen die Diffusionstiefe für das Beispiel von Fig. 1 mit einer Anordnung, die der in Fig. 3 gezeigten An­ ordnung entspricht;
Fig. 5 eine Querschnittsansicht einer ersten Ausführungs­ form einer Halbleitervorrichtung gemäß der vorlie­ genden Erfindung;
Fig. 6 eine Querschnittsansicht einer zweiten Ausführungs­ form einer Halbleitervorrichtung gemäß der vorlie­ genden Erfindung;
Fig. 7 eine Aufsicht auf ein Beispiel eines Maskenmusters, welches bei der Herstellung der Halbleitervorrich­ tung gemäß der ersten und zweiten Ausführungsform eingesetzt werden soll, die in Fig. 5 und 6 gezeigt sind;
Fig. 8 eine Querschnittsansicht einer dritten Ausführungs­ form einer Halbleitervorrichtung gemäß der vorlie­ genden Erfindung; und
Fig. 9 eine Aufsicht auf ein Beispiel eines Maskenmusters, welches bei der Herstellung der Halbleitervorrich­ tung gemäß der dritten Ausführungsform eingesetzt werden soll, die in Fig. 8 gezeigt ist.
Bei der vorliegenden Erfindung ist ein Schutzring zur Verfügung gestellt, der mehrere in einem Feld angeordnete Zellen aufweist, von denen jede formidentisch mit jeder der zellenförmigen Diffusionsschichten ausgebildet ist, und die gegenseitig elektrisch verbunden sind.
Diese gegenseitige elektrische Verbindung zwischen den Zel­ len des Schutzrings kann entweder durch eine solche Anordnung der Zellen erreicht werden, daß Teile jeder der benachbarten Zellen überlappen, oder durch Bereitstellung von Verbindungsdiffusionsbereichen zwischen jeder der mehre­ ren Zellen, die mit einem vorbestimmten Intervall zwischen jeder der benachbarten Zellen angeordnet sind.
Mit dieser Anordnung sind die Größen der Diffusionsfenster bei dem Diffusionsverfahren identisch, so daß die Diffusions­ tiefen jeder der Zellen des Schutzrings und der zellenförmigen Diffusionsschichten identisch sind, und daher können die Durchbruchsspannungen für den Schutzring und die zellenförmigen Diffusionsschichten einander gleich gemacht werden.
Bei der nachfolgenden Be­ schreibung werden die Elemente, die den entsprechenden Ele­ menten bei den konventionellen Beispielen gemäß Fig. 1 und 2 entsprechen, mit denselben Bezugsziffern bezeichnet, und auf ihre Beschreibung wird im allgemeinen verzichtet.
Nunmehr wird unter Bezug auf Fig. 5 eine erste Ausführungs­ form einer Halbleitervorrichtung gemäß der vorliegenden Er­ findung beschrieben.
Bei dieser ersten Ausführungsform weist die Vorrichtung meh­ rere Schutzringzellen 3 des p-Typs und einen Leistungs-MOS- Zellenkanalbereich 4 auf, die sämtlich durch denselben Dif­ fusionsvorgang mit unterschiedlichen Diffusionsfenstern iden­ tischer Form hergestellt werden. Im Ergebnis ist das Diffu­ sionsprofil für jede der Schutzringzellen 3 und den Kanal­ bereich 4 im wesentlichen identisch. Diese Schutzringzellen 3 und der Kanalbereich 4 stehen in Kontakt mit dem N⁺-Substrat 101 innerhalb des Körpers, zur Ausbildung von Zener-Dioden 10 und 10′. Es wird darauf hingewiesen, daß zwar die Zener- Dioden 10 und 10′ für nur eine ausgewählte Anzahl von Schutz­ ringzellen 3 dargestellt sind, um die Figur zu vereinfachen, daß jedoch in Wirklichkeit jede der Schutzringzellen 3 eine Zener-Diode 10′ ausbildet. Ein FET-Bereich ist um den Lei­ stungs-MOS-Zellenkanalbereich 4 herum ausgebildet, während ein Schutzring 6 durch ein Feld der Schutzringzellen 3 gebildet wird, wobei die Schutzringzellen 3 so angeordnet sind, daß Teile jeweils benachbarter Zellen einander über­ lappen, um gegenseitige elektrische Verbindungen zwischen den Schutzringzellen 3 zur Verfügung zu stellen, während die äußersten Teile der Schutzringzellen 3 mit der Sourceelektro­ de 109 verbunden sind. Die äußersten Teile der Schutzring­ zellen 3 weisen auch Kontaktbereiche 2 mit der gewöhnlich hohen Konzentration auf, die in Berührung stehen mit der Sourceelektrode 109, um den Kontaktwiderstand zu verringern.
Nunmehr wird unter Bezug auf Fig. 6 eine zweite Ausführungs­ form einer Halbleitervorrichtung gemäß der vorliegenden Er­ findung beschrieben.
Diese zweite Ausführungsform unterscheidet sich von der er­ sten Ausführungsform in der Hinsicht, daß der Leistungs-MOS- Zellenkanalbereich 4 der in Fig. 5 dargestellten ersten Aus­ führungsform ersetzt ist durch einen Wannenbereich 1 unter­ halb des Kanalbereiches 104. Die Schutzringzellen 3 und der Wannenbereich 1 stehen in Berührung mit dem N⁺-Substrat 101 innerhalb des Körpers, zur Ausbildung von Zener-Dioden 11 und 11′. Zwar werden zur Vereinfachung der Zeichnung nur Zener-Dioden 11′ für eine ausgewählte Anzahl von Schutzring­ zellen 3 gezeigt, jedoch bildet in Wirklichkeit jede der Schutzringzellen 3 eine Zener-Diode 11′.
Ein Beispiel für ein Maskenmuster, welches bei der Herstel­ lung der Halbleitervorrichtung gemäß der ersten und zweiten Ausführungsform von Fig. 5 bzw. 6 verwendet werden soll, ist in Fig. 7 gezeigt, die erste Diffusionsfenster 1M für den Kanalbereich 4 der ersten Ausführungsform oder den Wannen­ bereich 1 der zweiten Ausführungsform aufweist, und zweite Diffusionsfenster 3M für die Schutzringzellen 3 der ersten und zweiten Ausführungsform.
Die ersten Diffusionsfenster 1M sind Öffnungen für den FET- Bereich 5, in welchem die MOS-Leistungszellen angeordnet wer­ den sollen, und sind mit einem vorbestimmten Abstand l zwi­ schen jedem der benachbarten Fenster angeordnet, wobei der Abstand oder das Intervall l so ausgewählt ist, daß der Ein­ schaltwiderstand der Vorrichtung minimal wird.
Die zweiten Diffusionsfenster 3M sind Öffnungen für den Schutzring 6, und sind mit einem vorbestimmten Inter­ vall d zwischen jedem der benachbarten Fenster angeordnet, wobei das Intervall l kleiner ist als das Doppelte der Dif­ fusionslänge, und so ausgesucht ist, daß Teile jeder der be­ nachbarten Schutzringzellen 3 überlappen.
Es wird darauf hingewiesen, daß die Schutzringzellen 3, der Kanalbereich 4, und der Schachtbereich 1 bei den voranste­ hend beschriebenen ersten und zweiten Ausführungsformen recht­ eckige Formen aufweisen, aber statt dessen können auch andere geometrische Formen wie beispielsweise eine hexagonale Form, eine Kreisform, und andere Formen, verwendet werden.
Wenn die Diffusion unter Verwendung einer derartigen Maske stattfindet, so weist die Verteilung der Verunreinigungen eine dreidimensionale Verbreiterung auf, so daß sie allmählich abnimmt mit ansteigender Entfernung von einem Zentrum der Diffusionszelle. Aus diesem Grund wird die Durchbruch­ spannung für eine Zener-Diode bestimmt durch das Konzentra­ tionsprofil in einer Tiefenrichtung in einem Zentrum der Zelle. Daher ist es für das Intervall d der zweiten Diffu­ sionsfenster 3M erforderlich, einen solchen Wert aufzuwei­ sen, daß der Schwanz des Diffusionsprofils nicht das Zentrum der Zelle erreicht. Mit einem derartigen Wert für das Inter­ vall d der zweiten Diffusionsfenster 3M können die Durch­ bruchspannungen des FET-Bereiches 5 und des Schutzrings 6 exakt angepaßt werden, und dies führt dazu, daß die Stromstoßfestigkeit selbst dann auf hohem Niveau gehalten werden kann, wenn der MOS-Leistungshalbleiter unter Verwen­ dung des Ultrafeinherstellungsverfahrens hergestellt wird.
Nunmehr wird unter Bezug auf Fig. 8 eine dritte Ausführungs­ form einer Halbleitervorrichtung gemäß der vorliegenden Er­ findung beschrieben.
Diese dritte Ausführungsform unterscheidet sich von der zwei­ ten Ausführungsform in der Hinsicht, daß jede der Schutzring­ zellen 3 von ihren Nachbarn durch ein genügend großes Inter­ vall getrennt ist, jedoch mit ihren Nachbarn durch einen flachen Verbindungsdiffusionsbereich 3A verbunden ist. Wie bei der voranstehenden Ausführungsform stehen die Schutzring­ zellen 3 und der Wannenbereich 1 in Kontakt mit dem N⁺- Substrat 101 innerhalb des Körpers, zur Ausbildung von Zener- Dioden 11 und 11′. Es wird darauf hingewiesen, daß zwar nur Zener-Dioden 11′ für eine ausgewählte Anzahl von Schutzring­ zellen 3 dargestellt sind, um die Zeichnung zu vereinfachen, daß jedoch in Wirklichkeit jede der Schutzringzellen 3 eine Zener-Diode 11′ ausbildet.
Eine solche Anordnung kann beispielsweise auf solche Wei­ se hergestellt werden, daß zunächst die Schutzringzellen 3 diffundiert werden, und daß dann die Verbindungsdiffusions­ bereiche 3A unter Verwendung der anderen Maske ausgebildet werden, oder auf solche Weise, daß zunächst Ionen für die Schutzringzellen 3 zugegeben und dann niedrig dosierte Ionen für die Verbindungsdiffusionsbereiche 3A unter Verwendung der anderen Maske zugegeben werden. Diese Verfahren weisen in der Hinsicht eine Schwierigkeit auf, daß sie die Herstel­ lungsschritte vergrößern, sie weisen allerdings auch einen Vorteil in der Hinsicht auf, daß sie einfach mit der Ände­ rung oder Variation der Diffusionsbedingungen fertig werden können, da die Bedingungen für das Einhalten des Intervalls d für die Schutzringzellen 3 nicht so streng sind wie im Fal­ le der ersten und zweiten Ausführungsform.
Diese Anordnung kann auch dadurch hergestellt werden, daß ein in Fig. 9 dargestelltes Maskenmuster verwendet wird, durch welches die Herstellung in einem einzigen Schritt erfolgen kann. Zusätzlich zu den ersten Diffusionsfenstern 1M für den Wannenbereich 1 und den zweiten Diffusionsfenstern 3M für die Schutzringzellen 3 weist nämlich das Maskenmuster gemäß Fig. 9 dritte Diffusionsfenster 3AM für die Verbindungsdif­ fusionsbereiche 3A auf, welche jedes zweite benachbarte Dif­ fusionsfenster 3M überbrücken. Hierbei ist es wichtig, daß eine Öffnungslänge t für die dritten Diffusionsfenster 3AM kleiner ist als eine Öffnungslänge s für die zweiten Diffu­ sionsfenster 3M, so daß die Verunreinigungskonzentration an den dritten Diffusionsfenstern 3AM am niedrigsten und daher die Diffusion flach sein kann.
Wie voranstehend beschrieben wurde, ist es gemäß der vor­ liegenden Erfindung möglich, eine Halbleitervorrichtung be­ reitzustellen, bei welcher die Durchbruchsspannungen der Zelleneinheit und des Schutzrings auf einfache Weise anein­ ander angepaßt werden können, und die Stromstoßfestigkeit der Vorrichtung verbessert werden kann, und zwar durch Be­ reitstellung eines Schutzrings, der mehrere in ei­ nem Feld angeordnete Zellen aufweist, von denen jede iden­ tisch mit der zellenförmigen Diffusionsschicht ist, und die gegen­ seitig elektrisch verbunden sind.
Es wird darauf hingewiesen, daß zwar die voranstehende Aus­ führungsform für den Fall eines MOS-Leistungshalbleiters beschrieben wurde, daß es jedoch aus der voranstehenden Be­ schreibung offensichtlich ist, daß sich die vorliegende Er­ findung auf entsprechende Weise bei jeder Halbleitervorrich­ tung einsetzen läßt, die einen PN-Übergang als eine Zelle und den die Zelle umgebenden Schutzring aufweist.

Claims (5)

1. Halbleitervorrichtung, folgendes umfassend:
ein Halbleitersubstrat (101, 102) eines ersten Leitungstyps,
zumindest eine zellenförmige Diffusionsschicht (4, 104) eines zeiten Leitungstyps, die innerhalb des Halbleitersubstrats (101, 102) ausgebildet und mit Elektroden (109) verbunden ist,
einen Schutzring (6) des zweiten Leitungstyps, der die zellenförmige Diffusionsschicht (4, 104) umgibt und mit den Elektroden (109) verbunden ist,
dadurch gekennzeichnet, daß der Schutzring (6) aus einem Feld gebildet ist, das insgesamt eine Ringform aufweist, die durch eine Vielzahl von elektrisch verbundenen Schutzringzellen gebildet ist, wobei die Form jeder Schutzringzellen (3) identisch zur Form der Diffusionsschichtzellen (4, 104) ist.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Schutzringzellen (3) dadurch gegenseitig elektrisch verbunden sind, daß sie so angeordnet sind, daß Teile benachbarter Schutzringzellen (3) überlappen.
3. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Schutzringzellen (3) von benachbarten Schutzringzellen (3) getrennt angeordnet ist, und daß der Schutzring (6) Verbindungsdiffusionsbereiche (3a) aufweist zur elektrischen Verbindung benachbarter Schutzringzellen (3).
4. Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Verbindungsdiffusionsbereiche (3a) eine Tiefe im Halbleitersubstrat (101, 102) aufweisen, die kleiner als die Tiefe der Schutzringzellen (3) im Halbleitersubstrat (101, 102) ist.
5. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zellenförmigen Diffusionsschichten einen Wannenbereich (11) umfaßt.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19816448C1 (de) * 1998-04-14 1999-09-30 Siemens Ag Universal-Halbleiterscheibe für Hochspannungs-Halbleiterbauelemente, ihr Herstellungsverfahren und ihre Verwendung

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5686750A (en) * 1991-09-27 1997-11-11 Koshiba & Partners Power semiconductor device having improved reverse recovery voltage
US5270256A (en) * 1991-11-27 1993-12-14 Intel Corporation Method of forming a guard wall to reduce delamination effects
JP2837033B2 (ja) * 1992-07-21 1998-12-14 三菱電機株式会社 半導体装置及びその製造方法
DE59208987D1 (de) * 1992-08-10 1997-11-27 Siemens Ag Leistungs-MOSFET mit verbesserter Avalanche-Festigkeit
US5719412A (en) * 1993-04-02 1998-02-17 Nippondenso Co., Ltd Insulated gate bipolar transistor
JP3216315B2 (ja) * 1993-04-02 2001-10-09 株式会社デンソー 絶縁ゲート型バイポーラトランジスタ
US5723882A (en) * 1994-03-10 1998-03-03 Nippondenso Co., Ltd. Insulated gate field effect transistor having guard ring regions
US5731606A (en) * 1995-05-31 1998-03-24 Shrivastava; Ritu Reliable edge cell array design
JP3240896B2 (ja) * 1995-11-21 2001-12-25 富士電機株式会社 Ｍｏｓ型半導体素子
US5747853A (en) * 1996-08-07 1998-05-05 Megamos Corporation Semiconductor structure with controlled breakdown protection
KR19980055024A (ko) * 1996-12-27 1998-09-25 김광호 플래나 링 구조를 가지는 바이폴라 트랜지스터
JP2007134421A (ja) * 2005-11-09 2007-05-31 Sansha Electric Mfg Co Ltd パワーｍｏｓｆｅｔ、ｉｇｂｔなどの縦型半導体装置とその製造方法
JP4412335B2 (ja) 2007-02-23 2010-02-10 株式会社デンソー 炭化珪素半導体装置の製造方法
JP4683075B2 (ja) * 2008-06-10 2011-05-11 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5366297B2 (ja) * 2009-02-10 2013-12-11 富士電機株式会社 半導体装置
KR101148335B1 (ko) * 2009-07-23 2012-05-21 삼성전기주식회사 실리콘 반도체를 이용한 광전자 증배관 및 그 구조 셀
CN102484073B (zh) 2009-07-31 2015-07-22 富士电机株式会社 半导体装置的制造方法以及半导体装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3012430A1 (de) * 1980-03-31 1981-10-08 Siemens AG, 1000 Berlin und 8000 München Planare halbleiteranordnung mit erhoehter durchbruchsspannung
DE3338718A1 (de) * 1982-10-25 1984-04-26 Mitsubishi Denki K.K., Tokio/Tokyo Planares halbleiterbauteil
JPS60196975A (ja) * 1984-08-24 1985-10-05 Nissan Motor Co Ltd 縦型ｍｏｓｆｅｔ
JPS61182264A (ja) * 1985-02-08 1986-08-14 Nissan Motor Co Ltd 縦型ｍｏｓトランジスタ
EP0095755B1 (de) * 1982-05-28 1989-02-01 Siemens Aktiengesellschaft Halbleiterbauelement mit Planarstruktur
US4803532A (en) * 1982-11-27 1989-02-07 Nissan Motor Co., Ltd. Vertical MOSFET having a proof structure against puncture due to breakdown
EP0110331B1 (de) * 1982-11-27 1990-03-21 Nissan Motor Co., Ltd. MOS-Transistor

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1140822A (en) * 1967-01-26 1969-01-22 Westinghouse Brake & Signal Semi-conductor elements
FR2020370B1 (de) * 1968-10-11 1973-11-16 Ibm
CA932072A (en) * 1970-12-23 1973-08-14 J. Kannam Peter High frequency planar transistor employing highly resistive guard ring
JPS5534582B2 (de) * 1974-06-24 1980-09-08
DE2846637A1 (de) * 1978-10-11 1980-04-30 Bbc Brown Boveri & Cie Halbleiterbauelement mit mindestens einem planaren pn-uebergang und zonen- guard-ringen
JPS57160159A (en) * 1981-03-28 1982-10-02 Toshiba Corp High breakdown voltage planar type semiconductor device
JPS58100460A (ja) * 1981-12-11 1983-06-15 Hitachi Ltd 縦形ｍｏｓ半導体装置
JPS58192369A (ja) * 1982-05-07 1983-11-09 Toshiba Corp 高耐圧プレ−ナ型半導体装置
GB2134705B (en) * 1983-01-28 1985-12-24 Philips Electronic Associated Semiconductor devices
JPS61158177A (ja) * 1984-12-28 1986-07-17 Toshiba Corp 半導体装置
EP0222326A2 (de) * 1985-11-12 1987-05-20 General Electric Company Verfahren zur Herstellung einer Halbleitervorrichtung mit einem isolierten Gatter
JPS63269514A (ja) * 1987-04-27 1988-11-07 Mitsubishi Electric Corp 半導体素子の製造方法
JPS6469051A (en) * 1987-09-10 1989-03-15 Matsushita Electronics Corp Schottky-barrier semiconductor device
JPH01270346A (ja) * 1988-04-22 1989-10-27 Fuji Electric Co Ltd 半導体装置
JPH01295460A (ja) * 1988-05-24 1989-11-29 Matsushita Electric Works Ltd 半導体装置
US5032878A (en) * 1990-01-02 1991-07-16 Motorola, Inc. High voltage planar edge termination using a punch-through retarding implant

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3012430A1 (de) * 1980-03-31 1981-10-08 Siemens AG, 1000 Berlin und 8000 München Planare halbleiteranordnung mit erhoehter durchbruchsspannung
EP0095755B1 (de) * 1982-05-28 1989-02-01 Siemens Aktiengesellschaft Halbleiterbauelement mit Planarstruktur
DE3338718A1 (de) * 1982-10-25 1984-04-26 Mitsubishi Denki K.K., Tokio/Tokyo Planares halbleiterbauteil
US4803532A (en) * 1982-11-27 1989-02-07 Nissan Motor Co., Ltd. Vertical MOSFET having a proof structure against puncture due to breakdown
EP0110331B1 (de) * 1982-11-27 1990-03-21 Nissan Motor Co., Ltd. MOS-Transistor
JPS60196975A (ja) * 1984-08-24 1985-10-05 Nissan Motor Co Ltd 縦型ｍｏｓｆｅｔ
JPS61182264A (ja) * 1985-02-08 1986-08-14 Nissan Motor Co Ltd 縦型ｍｏｓトランジスタ
US4819044A (en) * 1985-02-08 1989-04-04 Nissan Motor Co., Ltd. Vertical type MOS transistor and its chip

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19816448C1 (de) * 1998-04-14 1999-09-30 Siemens Ag Universal-Halbleiterscheibe für Hochspannungs-Halbleiterbauelemente, ihr Herstellungsverfahren und ihre Verwendung

Also Published As

Publication number Publication date
GB2240427A (en) 1991-07-31
FR2657463A1 (fr) 1991-07-26
US5184204A (en) 1993-02-02
GB2240427B (en) 1993-11-24
FR2657463B1 (fr) 1992-05-15
GB9101540D0 (en) 1991-03-06
JPH03219678A (ja) 1991-09-27
DE4102192A1 (de) 1991-08-08
JP2701502B2 (ja) 1998-01-21

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