DE4008781A1 - Phasenschlupfsteuer-pll - Google Patents

Description

Die Erfindung betrifft eine Phasenschlupfsteuer-Phasen­ regelschleife zum Erzeugen eines frequenzgeregelten Ausgangssignals.

Analog und digital arbeitende Phasenregelschleifen (PLL-Schaltungen) werden in großem Umfang als hochgenaue frequenzgeregelte Oszillatoren in Funk-Nachrichtenüber­ tragungseinrichtungen u. dgl. eingesetzt.

Ein Beispiel für eine Phasenregelschleife, die ein Aus­ gangssignal mit hohem Rauschabstand (C/N; Verhältnis von Trägersignal/Rauschen) ist die Phasenschlupfsteuer- PLL, die in der japanischen offengelegten Patentver­ öffentlichung 63(1988)-26 589 beschrieben ist.

Diese Phasenschlupfsteuer-PLL besitzt einen spannungsge­ steuerten Oszillator (VCO), einen Phasenvergleicher, ein Tiefpaßfilter (TPF) und einen programmierbaren Frequenz­ teiler, der einen zwei Teilungsverhältnisse aufweisenden Vorteiler vom Impulsrest-Typ, einen Restzähler (swallow counter) und einen Hauptzähler aufweist. Außerdem ent­ hält die Phasenschlupfsteuer-PLL einen Sägezahngenerator zum Teilen eines veränderlichen Teilungsverhältnisses durch (n + q) (q ist eine von 0 verschiedene natürliche Zahl) innerhalb jeder Zeitspanne T und zum Erzeugen einer Sägezahnwelle mit einer Periode T. Das Ausgangssignal des Sägezahngenerators wird von dem Tiefpaßfilter addiert oder subtrahiert, damit eine Phasenschlupf- Wellenform des Ausgangssignals des Phasenvergleichers ausgelöscht wird.

Mit dem oben erläuterten Aufbau läßt sich, da keine Welligkeiten in einer Steuerspannung entstehen, besonders eine Niederspannung, die an eine Kapazitätsdiode od. dgl. des VCO gelegt wird, die Rauschzahl (NF) des VCO er­ höhen, und der VCO vermag ein Ausgangssignal mit hohem Rauschabstand (C/N) zu erzeugen.

Wenn in dem programmierbaren Frequenzteiler der zwei Teilungsverhältnisse aufweisende Vorteiler Teilungs­ verhältnisse von 2^M und 2^M + 1 aufweist, zählt der Restzähler m Impulse entsprechend einer Voreinstellzahl m, und der Hauptzähler teilt die Eingangsfrequenz ent­ sprechend einer voreingestellten Zahl n durch n. Während der Zeitspanne des m-Zählens, in der n Impulse vom Hauptzähler gezählt werden, teilt der zwei Teilungs­ verhältnisse aufweisende Vorteiler die Eingangsfrequenz durch 2^M+1, und während der übrigen (n-m)-Zählzeit­ spanne teilt der Vorteiler die Eingangsfrequenz durch 2^M.

Das Gesamt-Teilungsverhältnis q des programmierbaren Frequenzteilers ist durch folgende Beziehung gegeben:

q = m × (2^M + 1) + (n - m) × 2^M
= m + 2^M × n (1)

Die Phasenschlupfsteuer-PLL kann eine Schwingungsfrequenz mit hoher Genauigkeit steuern, ist jedoch im Aufbau relativ komplex.

Die voreingestellte Zahl m schwankt zwischen 0 und 2^M-1, um ein an das Tiefpaßfilter zum Auslöschen der Phasenschlupfwellenform zu legendes Signal zu erzeugen. Aufgrund dieser Tatsache richten sich Anstrengungen zur Reduzierung des Schaltungsumfangs auf das Hinzufügen eines D/A-Umsetzers, der Ausgangsimpulse des zwei Tei­ lungsverhältnisse aufweisenden Vorteilers während eines Zeitintervalls zählt, in welchem das Teilungsverhältnis des Vorteilers auf einem konstanten Wert von 2^M liegt.

Allerdings besitzt der D/A-Umsetzer einen Umsetzungs­ bereich, der auf eine Impulszählung beschränkt ist, die von 0 bis n-2^M reicht, so daß er keine Mehrfach- Frequenzausgabefähigkeit besitzt. Die obigen Nachteile sollten beseitigt werden im Hinblick auf den Bedarf an einer hochgenauen Frequenzregelung, verringerter Schaltungsgröße und einer verringerten Anzahl von Signalverarbeitungszyklen.

Es ist Aufgabe der Erfindung, eine Phasenschlupfsteuer- Phasenregelschleife anzugeben, die in einem Rundfunk­ sender/-Empfänger od.dgl. ein hochfrequentes lokales Schwingungssignal oder ein gesendetes Schwingungssignal in aufeinanderfolgenden Intervallen oder Schritten bereitzustellen vermag. Außerdem soll durch die Er­ findung eine Phasenschlupfsteuer-PLL geschaffen werden, die einen relativ einfachen Schaltungsbau aufweist, so daß die Schaltungsgröße und der Umfang der Signalver­ arbeitung reduziert werden, und die eine Schwingungs­ frequenz mit hoher Genauigkeit regelt.

Diese Aufgabe wird durch die in den Ansprüchen 1, 2 und 3 angegebene Erfindung gelöst.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 ein Blockdiagramm einer Ausführungsform einer erfindungsgemäßen Phasenschlupf­ steuer-Phasenregelschleife;

Fig. 2 ein Blockdiagramm einer weiteren Aus­ führungsform der erfindungsgemäßen Phasenschlupfsteuer-PLL; und

Fig. 3 ein Blockdiagramm einer weiteren pro­ grammierbaren Frequenzteilereinheit zur Verwendung in der Phasenschlupfsteuer- PLL nach Fig. 2.

Fig. 1 zeigt eine Phasenschlupfsteuer-PLL nach einer Ausführungsform der Erfindung. Die Phasenschlupfsteuer- PLL nach Fig. 1 besitzt einen Referenz-Oszillator/Teiler 12, einen Quarzschwinger 12x, einen Phasenvergleicher 14, ein Tiefpaßfilter 16, einen spannungsgesteuerten Oszillator (VCO) 18 und einen programmierbaren Frequenz­ teiler 22.

Wenn der VCO 18 im eingefangenen Zustand und verrastet ist, liefert er ein Ausgangssignal F_O.

Ein Referenz-Frequenzsignal wird von dem Referenz- Oszillator/Teiler 12 erzeugt, und dieses Signal F_R wird an den Phasenvergleicher 14 gelegt.

Ein in der Frequenz zu teilendes Signal F_C wird von dem VCO 18 an den programmierbaren Frequenzteiler 22 gegeben, der ein in der Frequenz geteiltes Signal F_D mit der gleichen Frequenz wie der des Referenz-Frequenzsignals F_R an den Phasenvergleicher 14 gibt.

Der Phasenvergleicher 14 liefert ein in der Phase ver­ glichenes Signal S_P an das Tiefpaßfilter 16, welches an den VCO 18 ein integriertes Steuersignal S_C legt. Der programmierbare Frequenzteiler 22 liefert an das Tiefpaßfilter 16 ein impulsbreiten-umgesetztes Signal D_AP, welches einem Phasenschlupf und einer Phasen­ verschiebung des in der Phase verglichenen Signals S_P entspricht. Zu dieser Zeit werden das in der Impulsbreite umgesetzte Signal D_AP und das in der Phase verglichene Signal S_P an das Tiefpaßfilter 16 gelegt, so daß sie einander auslöschen. Das von dem Tiefpaßfilter 16 er­ zeugte Steuersignal S_C hat die Form einer Gleich­ spannung (eines Gleichstroms), der deshalb eine ver­ ringerte Welligkeit aufweist.

Die oben erläuterte Betriebsweise ist aus der japanischen offengelegten Patentveröffentlichung Nr. 63(1988)-26 589 bekannt und soll deshalb hier nicht näher erläutert werden.

Der programmierbare Frequenzteiler 22, der ein wesent­ liches Merkmal der Erfindung darstellt, soll im folgen­ den näher erläutert werden.

Der programmierbare Frequenzteiler 22 besitzt einen zwei Teilungsverhältnisse aufweisenden Vorteiler 32, dem das Signal F_C als in der Frequenz zu teilendes Signal zugeführt wird, und der auswählbare Teilungsver­ hältnisse besitzt, einen Restzähler (swallow counter) 34, einen Hauptzähler 36, einen D/A-Umsetzer-Restzähler 38, einen D/A-Umsetzer-Hauptzähler 40 und ein Gatter 42.

Das in der Frequenz geteilte Signal F_D und das impulsbreiten-umgesetzte Signal D_AP werden von dem programmierbaren Frequenzteiler 22 wie folgt erzeugt:

Bei dem Signal C_K handelt es sich um ein zwischen­ frequenzgeteiltes Taktsignal, S_T1 ist ein Startsignal für den programmierbaren Frequenzteiler 22, S_T2 und S_T0 sind Start- bzw. Sperrsignale für den RestzähIer 34, M_OD ist ein Teilungssteuersignal für den zwei Teilungsverhältnisse aufweisenden Vorteiler 32, M_OD1 ist ein Ausgangssignal des Restzählers 34, M_OD2 ist ein Ausgangssignal des D/A-Umsetzer-Restzählers 38, m und n sind Teilungsverhältnis-Einstellcodes (Zahlen) und p und q sind D/A-Umsetzungs-Einstellcodes (Zahlen).

Der Restzähler 34 zählt (m + 2^M) Impulse des zwischen­ frequenzgeteilten Taktsignals C_K entsprechend dem Teilungsverhältnis-Einstellcode m. Der Hauptzähler 36 zählt (n-1) Impulse des Taktsignals C_K entsprechend dem Teilungsverhältnis-Einstellcode n. Der D/A-Umsetzer- Restzähler 38 zählt p Impulse des Taktsignals C_K ent­ sprechend dem D/A-Umsetzungs-Einstellcode p. Der D/A-Umsetzer-Hauptzähler 40 zählt (q + 2^M) Impulse und zählt außerdem das Taktsignal C_K entsprechend dem D/A-Umsetzungs-Einstellcode q.

Der zwei Teilungsverhältnisse aufweisende Vorteiler 32 dividiert die Frequenz des Signals F_C durch 2^M + 1 während einer Zeitspanne, in der das Teilungs-Steuer­ signal M_OD einen hohen Pegel (H) hat, und er teilt die Frequenz des Signals F_C durch 2^M während einer Zeitspanne, in der das Teilungs-Steuersignal M_OD einen niedrigen Pegel (L) hat. Das zwischenfrequenzgeteilte Taktsignal C_K wird von dem Vorteiler 32 erzeugt, wenn das Signal F_C auf diese Weise in der Frequenz geteilt ist.

Der Hauptzähler 36 teilt das zwischenfrequenzgeteilte Taktsignal C_K frequenzmäßig durch n-1 und erzeugt somit das in der Frequenz geteilte Signal F_D, und er liefert das Startsignal S_T1 jedesmal, wenn er (n-1) Impulse gezählt hat.

Ansprechend auf das Startsignal S_T1 verleiht der D/A-Umsetzer-Hauptzähler 40 dem impulsbreitenumgesetzten Signal D_AP einen hohen Pegel während eines Intervalls, in welchem er (q + 2^M) Impulse des zwischenfrequenz­ geteilten Taktsignals C_K zählt. Nach dem Zählen der (q + 2^M) Impulse liefert der D/A-Umsetzer-Haupt­ zähler 40 das Startsignal S^T2. Der D/A-Umsetzer- Hauptzähler 40 hält das in der Impulsbreite umgesetzte Signal D_AP im Pegel niedrig, bis das nächste Start­ signal S_T1 an ihn angelegt wird.

Der D/A-Umsetzer-Restzähler 38 spricht auf das Start­ signal S_T1 an, um das Ausgangssignal M_OD2 während eines Intervalls mit einem hohen Pegel zu versehen, in welchem er p Impulse des zwischenfrequenzgeteilten Taktsignals C_K zählt. Nach dem Zählen der p Impulse erzeugt der D/A-Umsetzer-Restzähler 38 das Sperrsignal S_TO. Der D/A-Umsetzer-Restzähler 38 hält das Aus­ gangssignal M_OD2 auf niedrigem Pegel, bis er das nächste Startsignal S_T1 empfängt.

Wenn das Startsignal S_T1 geliefert wird, zählt der Restzähler 34 p Impulse des zwischenfrequenzgeteilten Taktsignals C_K, während der D/A-Umsetzer-Restzähler 38 die p Impulse zählt. Nachdem der Restzähler 34 durch das Sperrsignal S_T0 gesperrt wurde, zählt er wiederum die Taktsignale C_K, wenn das Startsignal S_T2 ge­ liefert wird. Während der Restzähler 34 die übrigen (m+2^M-p) Impulse des Taktsignals C_K zählt, hält er das Ausgangssignal M_OD1 auf hohem Pegel. Der Rest­ zähler 34 hält das Ausgangssignal M_OD1 auf niedrigem Pegel, bis er das nächste Startsignal S_T2 empfängt.

Das Gatter 42 bringt das Teilungs-Steuersignal M_OD auf einen hohen Pegel, wenn eines der beiden ihm zugeführten Signale M_OD1, M_OD2 einen hohen Pegel hat. Das Gatter 42 hält das Teilungs-Steuersignal M_OD auf niedrigem Pegel nur dann, wenn beide Ausgangssignale M_OD1 und M_OD2 einen niedrigen Pegel besitzen.

Das Gesamtteilungsverhältnis d des programmierbaren Frequenzteilers 22 wird wie folgt ausgedrückt:

d = (2^M + 1) × (m + 2^M) + 2^M × {n - 1 - (m + 2^M)}
= m + 2^M × n (2)

Die Anzahl e von gezählten Impulsen des in der Impuls­ breite umgesetzten Signals D_AP ist folgendermaßen ge­ geben:

e = (2^M + 1) × p + 2^M × (q + 2^M - p)
= p + 2^M × q + 2^2M (3)

Der Impulszug von dem D/A-Umsetzer-Hauptzähler 40 besitzt folgendes Impulsbreitenverhältnis w:

Wenn der Impulszug gemittelt wird, erhält man eine D/A-gewandelte Spannung (oder einen Strom), die propor­ tional ist zu p+2^M×q+2^2M, d. h., das in der Impulsbreite umgesetzte Signal D_AP.

Die Codes m, n, p, q sind folgenden Beschränkungen unter­ worfen:

0 p < 2^M, 0 m < 2^M, q + 2^M+1 < n (5)

Wenn z. B. M = 5 (d. h., die Teilungsverhältnisse des zwei Teilungsfaktoren aufweisenden Vorteilers 32 sind "32" und "33", dann gilt, falls der D/A-Umsetzungs- Einstellcode q 5 Bits hat, während der D/A-Umsetzungs- Einstellcode p ebenfalls 5 Bits aufweist,

0 p + 2⁵ × q < 2¹⁰ (6)

Es ist daher möglich, eine D/A-Umsetzung mit der Ge­ nauigkeit von 1024 Punkten, das sind 10 Bits, zu erhal­ ten.

Insoweit man eine hochgenaue D/A-umgesetzte Spannung (oder Strom) entsprechend einem Phasenschlupf und einer Phasenverschiebung während einer Zeitspanne T erhält, in welcher das Signal F_C durch (n×2^M+m) in der Frequenz geteilt wird, kann der VCO 18 ein hochgenaues Ausgangssignal F_O erzeugen, das einen hohen Rauschab­ stand (C/N) und eine gute Rauschzahl NF aufweist.

Die Phasenschlupfsteuer-PLL nach obiger Beschreibung ist relativ einfach aufgebaut und ermöglicht einen ge­ ringen Schaltungsumfang und einen reduzierten Signal­ verarbeitungsaufwand, und sie vermag eine Schwingungs­ frequenz mit hoher Genauigkeit zu steuern.

Fig. 2 zeigt eine Phasenschlupfsteuer-PLL gemäß einer weiteren Ausführungsform der Erfindung. Die Phasen­ schlupfsteuer-PLL nach Fig. 2 besitzt einen Referenz­ oszillator/Teiler 112, einen Quarzschwinger 112x, einen Phasenvergleicher 114, ein Tiefpaßfilter 116, einen spannungsgesteuerten Oszillator (VCO) 118 und einen programmierbaren Frequenzteiler 122A.

Wenn der VCO 118 eingeschwungen und verrastet ist, gibt er ein Ausgangssignal F_O ab. Die Betriebsweise des Referenz-Oszillator/Teilers 112, des Quarzschwingers 112x, des Phasenvergleichers 114, des Tiefpaßfilters 116 und des VCO 118 ist die gleiche wie beim Aus­ führungsbeispiel nach Fig. 1 und soll nicht nochmal erläutert werden.

Der programmierbare Frequenzteiler 122A, der ein wesent­ liches Merkmal der Erfindung darstellt, wird im folgenden näher beschrieben.

Der programmierbare Frequenzteiler 122A ist ein zwei Teilungsverhältnisse aufweisender Vorteiler 132, dem das in der Frequenz zu teilende Signal F_C zugeführt wird, und der auswählbare Teilungsverhältnisse auf­ weist. Außerdem sind ein Restzähler 134, ein Haupt­ zähler 136 und ein D/A-Umsetzer-Zähler 140 vorgesehen.

Das in der Frequenz geteilte Signal F_D und das impulsbreitenumgesetzte Signal D_AP werden von dem programmierbaren Frequenzteiler 122A wie folgt erzeugt:

Mit C_K ist ein zwischenfrequenzgeteiltes Taktsignal bezeichnet, S_T1 ist ein Startsignal für den programmierbaren Frequenzteiler 122A, S_T2 ist ein Startsignal für den Restzähler 134, M_OD ein Teilungs­ steuersignal für den zwei Teilungsverhältnisse auf­ weisenden Vorteiler 132, m und n sind Teilungsverhältnis- Einstellcodes (Zahlen) und p ist ein D/A-Umsetzungs- Einstellcode (Zahl).

Der zwei Teilungsverhältnisse aufweisende Vorteiler 132 teilt die Frequenz des Signals F_C während eines Zeitintervalls, in welchem das Teilungs-Steuersignal M_OD hohen Pegel (H) aufweist, durch 2^M + 1, und er­ teilt die Frequenz des Signals F_C während einer Zeit­ spanne, in der das Teilungs-Steuersignal M_OD niedrigen Pegel (L) aufweist, durch 2^M. Das zwischenfrequenz­ mäßig geteilte Taktsignal C_K wird von dem Vorteiler 132 erzeugt, wenn das Signal F_C auf diese Weise in der Frequenz geteilt ist.

Wenn das Startsignal S_T2 geliefert wird, hält der Restzähler 134 das Teilungs-Steuersignal M_OD auf hohem Pegel, während er m Impulse des in der Zwischenfrequenz geteilten Taktsignals C_K zählt. Der Restzähler 134 hält dann das Teilungs-Steuersignal M_OD auf niedrigem Pegel, bis das nächste Startsignal S_T2 geliefert wird.

Der Hauptzähler 136 zählt das in der Zwischenfrequenz geteilte Taktsignal C_K durch n und erzeugt somit das in der Frequenz geteilte Signal F_D und liefert das Startsignal S_T1 jedesmal, wenn er n Impulse zählt.

Ansprechend auf das Startsignal S_T1 bringt der D/A- Umsetzer-Zähler 140 das in der Impulsbreite umgesetzte Signal D_AP auf hohen Pegel während einer Zeitspanne, in der er p Impulse des in der Zwischenfrequenz geteilten Taktsignals C_K zählt. Nachdem er die p Impulse gezählt hat, liefert der D/A-Umsetzer-Zähler 140 das Startsignal S_T2. Der D/A-Umsetzer-Zähler 140 hält das in der Impulsbreite umgesetzte Signal D_AP auf niedrigem Pegel bis zum nächsten Anlegen des Startsignals S_T1.

Fig. 3 zeigt einen weiteren programmierbaren Frequenz­ teiler 122B, der anstelle des programmierbaren Frequenz­ teilers 122A in der Phasenschlupfsteuer-PLL nach Fig. 2 verwendet werden kann.

Der programmierbare Frequenzteiler 122B ist im wesent­ lichen der gleiche wie der programmierbare Frequenz­ teiler 122A, mit der Ausnahme, daß das Startsignal S_T1 an den Restzähler 134 geliefert wird und ein weiteres Startsignal S_T21 an einen D/A-Umsetzer-Zähler 141 ge­ liefert wird.

Mit C_K ist ein zwischenfrequenzgeteiltes Taktsignal bezeichnet, S_T1 ist ein Startsignal für den pro­ grammierbaren Frequenzteiler 122B, S_T21 ist ein Start­ signal für den D/A-Umsetzer-Zähler 141, M_OD ist ein Teilungs-Steuersignal für den zwei Teilungsverhältnisse aufweisenden Vorteiler 132, m und n sind Teilungsver­ hältnis-Einstellcodes (Zahlen) und p ist ein D/A-Um­ setzungs-Einstellcode (Zahl).

Der zwei Teilungsverhältnisse aufweisende Vorteiler 132 dividiert die Frequenz des Signals F_C während einer Zeitspanne, in der das Teilungs-Steuersignal M_OD hohen Pegel (H) aufweist, durch 2^M + 1, und er teilt die Frequenz des Signals F_C durch 2^M während eines Intervalls, in der das Teilungs-Steuersignal M_OD einen niedrigen Pegel (L) hat. Das zwischenfrequenzgeteilte Taktsignal C_K wird von dem Vorteiler 132 erzeugt, wenn das Signal F_C auf diese Weise in der Frequenz ge­ teilt ist.

Wenn das Startsignal S_T1 geliefert wird, hält der Restzähler 134 das Teilungs-Steuersignal M_OD auf hohem Pegel, während er m Impulse des zwischenfrequenzgeteilten Taktsignals C_K zählt. Der Restzähler 134 generiert das Startsignal S_T21, wenn er das Zählen der m Impulse des Taktsignals C_K beendet hat. Der Restzähler 134 hält dann das Teilungs-Steuersignal M_OD auf niedrigem Pegel bis zum nächsten Ankommen des Startsignals S_T1.

Der Hauptzähler 136 teilt das zwischenfrequenzmäßig geteilte Taktsignal C_K in der Frequenz durch n und erzeugt dadurch das in der Frequenz geteilte Signal F_D, und er liefert das Startsignal S_T1 jedesmal, wenn er n Impulse zählt.

Ansprechend auf das Startsignal S_T21 bringt der D/A-Umsetzer-Zähler 141 das in der Impulsbreite umge­ setzte Signal D_AP auf hohen Pegel während der Zeit­ spanne, in welcher er p Impulse des zwischenfrequenz­ mäßig geteilten Taktsignals C_K zählt. Dann hält der Zähler 141 das in der Impulsbreite umgesetzte Signal D_AP auf niedrigem Pegel, bis das nächste Startsignal S_T21 angelegt wird.

Das Gesamtteilungsverhältnis q′′ der programmierbaren Frequenzteiler 122A und 122B wird wie folgt ausgedrückt:

q′′ = (2^M + 1) × m + 2^M × (n - m)
= m + 2^M × n (7)

Die Anzahl e der gezählten Impulse des in der Impuls­ dauer umgesetzten Signals D_AP is wie folgt gegeben:

e = 2^M × p

Der Impulszug von dem D/A-Umsetzer-Zähler weist ein Impulsdauerverhältnis d wie folgt auf:

Wenn der Impulszug gemittelt wird, erhält man eine D/A-umgesetzte Spannung (oder einen Strom), die proportional ist zu p, d. h. man erhält das in der Impulsbreite umgesetzte Signal D_AP.

Da die Beziehung n 2^M+1 + p erfüllt sein muß, da­ mit man ein kontinuierlich sich änderndes Teilungsver­ hältnis erhält, ist das Teilungsverhältnis q, welches durchgehend veränderlich ist, folgendermaßen gegeben:

q 2^M × (2^M + p) = 2^M+1 + 2^M × p (9)

In dem Bereich von 0pq-2^M läßt sich eine mit hoher Genauigkeit gemittelte D/A-umgesetzte Spannung (oder Strom) erhalten, d. h., ein genaues impulsbreiten­ gewandeltes Signal D_AP, welches proportional ist zu dem D/A-Umsetzungs-Einstellcode (Zahl) p, sowie umge­ kehrt proportional zu m + 2^M × n, und mithin kann der VCO 118 ein hochgenaues Ausgangssignal F_O liefern, welches einen hohen Rauschabstand (C/N) und eine gute Rauschzahl (NF) aufweist.

Wie sich aus der obigen Beschreibung ergibt, erzeugt der D/A-Umsetzer-Zähler ein D/A-gewandeltes Signal, welches proportional ist zu der Impulszählung und umgekehrt proportional zum Gesamtteilungsverhältnis, wobei das Gesamtteilungsverhältnis gesteuert wird durch den Rest­ zähler (swallow counter) und den Hauptzähler. Die Be­ schränkung, denen die sukzessiven Teilungsverhältnisse unterworfen sind, beträgt 2^M+1 oder mehr, und das Eingangssignal läßt sich abhängig von der voreinge­ stellten Zahl n für den Hauptzähler in der Frequenz durch n teilen, ohne daß spezielle Additionen oder Subtraktionen durchgeführt werden müssen.

Die erfindungsgemäße Phasenschlupfsteuer-PLL zeichnet sich durch einfachen Aufbau und durch hohe Genauigkeit aus, wobei letzteres erreicht wird durch Auslöschen einer Phasenschlupfwellenform in dem Phasenvergleichs- Ausgangssignal, das an den VCO angelegt wird, um dessen Schwingungsfrequenz zu steuern. Damit erhält man einen hohen Rauschabstand.

Zusammenfassung

Eine Phasenschlupfsteuer-PLL enthält einen spannungs­ gesteuerten Oszillator (18) zum Erzeugen eines Frequenz­ signals, und einen binären programmierbaren Frequenz­ teiler (22) zum Erzeugen eines in der Frequenz geteilten Signals ansprechend auf das ihm zugeführte Frequenz­ signal, wozu der binäre programmierbare Frequenzteiler einen zwei Teilungsverhältnisse aufweisenden Vorteiler (32), einen Restzähler (34) und einen Hauptzähler (36) aufweist. Die Phase des in der Frequenz geteilten Signals wird mit der Phase eines Referenz-Frequenzsignals verglichen. Ein in der Phase verglichenes Signal wird integriert, und das integrierte Signal wird dem spannungsgesteuerten Oszillator (18) zugeführt. Ein D/A-Umsetzer-Restzähler (38) ist mit dem binären pro­ grammierbaren Frequenzteiler betreibbar, um eine D/A-Umsetzung eines von dem Frequenzsignal abgeleiteten Signals in ein impulsbreitenmoduliertes Signal ent­ sprechend dem in der Phase verglichenen Signal bei einer voreingestellten Zählung im Bereich von 0 bis 2^M-1 vorzunehmen.

Claims (3)

1. Phasenschlupfsteuerungs-Phasenregelschleife, umfassend:
einen spannungsgesteuerten Oszillator (18) zum Erzeugen eines Frequenzsignals;
eine binäre programmierbare Frequenzteilereinrichtung (22) zum Erzeugen eines frequenzgeteilten Signals an­ sprechend auf das ihr zugeführte Frequenzsignal, wozu die binäre progammierbare Frequenzteilereinrichtung (22) ei­ nen zwei Teilungsverhältnisse aufweisenden Vorteiler (32), einen Restzähler (34) und einen Hauptzähler (36) aufweist;
eine Phasenvergleichs/Integrier-Einrichtung (14) zum Ver­ gleichen der Phase des in der Frequenz geteilten Signals mit der Phase eines Referenz-Frequenzsignals, zum Inte­ grieren eines in der Phase verglichenen Signals und zum Anlegen des integrierten Signals an den spannungsge­ steuerten Oszillator (18); und
eine D/A-Umsetzeinrichtung mit einem D/A-Umsetzer-Rest­ zähler (38) und einem D/A-Umsetzer-Hauptzähler (40), die mit der binären programmierbaren Frequenzteilerein­ richtung (22) betreibbar ist, um ein von dem Frequenz­ signal abgeleitetes Signal D/A-umzusetzen in ein impuls­ breitenmoduliertes Signal entsprechend dem in der Phase verglichenen Signal bei einer voreingestellten Zählung, die von 0 bis 2^M-1 reicht.

2. Phasenschlupfsteuerungs-Phasenregelschleife, umfassend:
einen spannungsgesteuerten Oszillator (18) zum Erzeugen eines Frequenzsignals;
eine binäre programmierbare Frequenzteilereinrichtung (22) zum Erzeugen eines frequenzgeteilten Signals ansprechend auf das ihr zugeführte Frequenzsignal, wozu die binäre programmierbare Frequenzteilereinrichtung (22) einen zwei Teilungsverhältnisse aufweisenden Vorteiler (32), einen Restzähler (34) und einen Hauptzähler (36) aufweist;
eine Phasenvergleichs/Integrier-Einrichtung (14) zum Ver­ gleichen der Phase des in der Frequenz geteilten Signals mit der Phase eines Referenz-Frequenzsignals, zum Inte­ grieren eines in der Phase verglichenen Signals und zum Anlegen des integrierten Signals an den spannungsge­ steuerten Oszillator (18); und
einen D/A-Umsetzer-Zähler (140), der mit dem Hauptzähler (136) betreibbar ist, um den Restzähler (134) so zu be­ treiben, daß der Impulse zählt, um ein impulsbreitenmo­ duliertes Signal entsprechend dem in der Phase ver­ glichenen Signal zu erzeugen, nachdem der Zähler die Impulszählung beendet hat, und zum Addieren des impuls­ breitenmodulierten Signals auf das in der Phase ver­ glichene Signal.

3. Phasenschlupfsteuerungs-Phasenregelschleife, umfassend:
einen spannungsgesteuerten Oszillator (18) zum Erzeugen eines Frequenzsignals;
eine binäre programmierbare Frequenzteilereinrichtung (22) zum Erzeugen eines frequenzgeteilten Signals ansprechend auf das ihr zugeführte Frequenzsignal, wozu die binäre programmierbare Frequenzteilereinrichtung (22) einen zwei Teilungsverhältnisse aufweisenden Vor­ teiler (32), einen Restzähler (34) und einen Hauptzähler (36) aufweist;
eine Phasenvergleichs/Integrier-Einrichtung (14) zum Ver­ gleichen der Phase des in der Frequenz geteilten Signals mit der Phase eines Referenz-Frequenzsignals, zum Inte­ grieren eines in der Phase verglichenen Signals und zum Anlegen des integrierten Signals an den spannungsge­ steuerten Oszillator (18); und
einen D/A-Umsetzer-Zähler (140), der mit dem Restzähler (134) betreibbar ist, um den Hauptzähler (136) so zu betreiben, daß er Impulse zählt, um ein impulsbreiten­ moduliertes Signal entsprechend dem in der Phase ver­ glichenen Signal zu erzeugen, nachdem der Restzähler (134) das Zählen von Impulsen beendet hat, und zum Addieren des impulsbreitenmodulierten Signals auf das in der Phase verglichene Signal.