DE4002037A1 - Kondensator und spannungsmultiplizierer unter verwendung des kondensators - Google Patents

Kondensator und spannungsmultiplizierer unter verwendung des kondensators

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Description

Die Erfindung betrifft Kondensatoren, insbesondere vielschichtige Polysilizium-Kondensatoren, die besonders für den Einsatz in Span­ nungsmultiplizierern oder in Schaltungen, welche Spannungsmulti­ plizierer benötigen, ausgelegt sind.
In der mikroelektronischen Industrie wird es häufig gewünscht, nur eine einzige externe Spannungsversorgung (z.B. 5 Volt) zu verwen­ den, um den gesamten Energiebedarf einer Mikroschaltung zu decken.
Darüber hinaus ist es wünschenswert, einen Chip-integrierten Spannungsmultiplizierer herzustellen, der eine Spannung abgibt, welche höher als die externe Versorgungsspannung ist, um zum Beispiel ein Gate eines NMOS-Transistors so anzusteuern, daß ein höherer Ausgangsstromdurchsatz erreicht wird, oder um höhere Lösch- und Schreib-Spannungen für elektrisch löschbare program­ mierbare Lesespeicher (EEPROMs) zu erhalten.
Fig. 1 zeigt schematisch einen beispielhaften Spannungsverdopp­ ler, der in eine integrierte Schaltung eingesetzt werden kann. Der Spannungsverdoppler 10 nach Fig. 1 verwendet die über den in Serie liegenden Kondensatoren C 1 und C 2 liegende Spannung als Ausgangsspannung. Die übrigen Schaltungsteile des Spannungsver­ dopplers 10 laden die beiden Kondensatoren C 1 und C 2 jeweils individuell auf die Versorgungsspannung V cc , wenn die Rechteck­ wellen-Signale 12 und 14 180° Phasendifferenz zueinander aufweisen und beide mit der Amplitude der Versorgungsspannung V cc an den Eingangsanschlüssen des Spannungsverdopplers 10 anliegen. Somit laden die beiden Signale 12 und 14 die beiden Kondensatoren C 1 und C 2 auf die Spitzenspannung V cc von beispielsweise 5 Volt auf, so daß die Spannung über den in Serie liegenden Kondensatoren C 1 und C 2 etwa das doppelte der Amplitude der Signale 12 und 14 - in diesem Fall 10 Volt - beträgt. Wird ein Spannungsverdreifacher benötigt, sind drei nicht miteinander in Phase liegende Signale erforderlich, welche drei in Serie zueinander liegende Kondensa­ toren auf die Versorgungsspannung aufladen, um die Versorgungs­ spannung über den Kondensatoren etwa zu verdreifachen.
Bei herkömmlichen Spannungsmultiplizierern umfaßt ein jeder der Kondensatoren eine hochleitfähige Polysilizium-Schicht auf und isoliert von einem hochleitenden diffundierten Gebiet (vgl. Fig. 2). Gemäß Fig. 2 stellen die Polysilizium-Schichten 20 und 22 die oberen Platten der Kondensatoren C 1 und C 2 dar, während die diffundierten Gebiete 24 und 26 die unteren Platten der Kondensa­ toren bilden. Elektroden 28, 30, 32 und 34 bilden die geeigneten Verbindungen zu den diffundierten Gebieten und den oberen Poly­ silizium-Platten. Werden größere Spannungsmultiplikatoren ge­ wünscht, sind immer mehr Kondensatoren erforderlich, was in mehr Materialverbrauch resultiert, der erforderlich ist, um die nötige Anzahl von Kondensatoren zu erhalten. Darüber hinaus ist jeder einzelne Kondensator mit parasitären Kapazitäten zwischen den diffundierten Gebieten und dem Substrat behaftet.
Die JP-PS 59-89 450 (Miyamoto) zeigt einen vielschichtigen Konden­ sator mit großer Kapazität, bei dem ein diffundiertes Gebiet in einem Substrat die untere Platte eines ersten Kondensators bildet. Auf dem diffundierten Gebiet ist eine isolierende Schicht ausge­ bildet, die wiederum eine erste Polysilizium-Schicht darauf trägt, wobei letztere eine obere Platte des ersten Kondensators und eine obere Platte eines zweiten Kondensators darstellt. Auf und iso­ liert von der ersten Polysilizium-Schicht ist eine zweite Poly­ silizium-Schicht ausgebildet, welche eine untere Platte des zwei­ ten Kondensators und eine untere Platte eines dritten Kondensators darstellt. Auf der zweiten Polysilizium-Schicht ist eine davon isolierte dritte Polysilizium-Schicht ausgebildet, welche die obere Platte des dritten Kondensators und eine obere Platte eines vierten Kondensators bildet. Eine vierte Polysilizium-Schicht stellt die untere Platte des vierten Kondensators dar. Das diffun­ dierte Gebiet, die zweite Polysilizium-Schicht und die vierte Polysilizium-Schicht sind mittels einer ersten Elektrode miteinan­ der verbunden, während die erste Polysilizium-Schicht und die dritte Polysilizium-Schicht miteinander über eine zweite Elektrode verbunden sind. Dieser Aufbau ist vier parallelliegenden Kondensa­ toren äquivalent, wobei der dadurch entstehende große Kondensator nur zwei Anschlüsse zum Verbinden mit der übrigen Schaltung auf­ weist. Dieser Typ Kondensator kann nicht in einem Spannungsmulti­ plizierer verwendet werden, um die Kondensatoren C 1 und C 2 nach Fig. 1 zu bilden, weil die Kondensatoren C 1 und C 2 in Serie liegen müssen.
Kein herkömmlicher Spannungsmultiplizierer verwendet vielfache Polysilizium-Schichten in der Anordnung als serielle Kondensato­ ren. Ferner konnte kein Stand der Technik gefunden werden, der Mehrfach-Polysilizium-Schichten in der Form einzelner diskreter Kondensatoren offenbart, welche geschichtet aufgebaut sind.
Gemäß der Erfindung wird eine vielschichtige Polysilizium-Struktur ausgebildet, wobei die verschiedenen Polysilizium-Schichten und ein leitendes diffundiertes Gebiet die Platten eines geschichteten Kondensators bilden. Es werden individuelle Elektroden für die Verbindungen zu den verschiedenen Platten der Kondensatoren ver­ wendet, so daß die Kondensatoren als seriell miteinander ver­ schaltete Kondensatoren zur Verwendung in einem Spannungsmulti­ plizierer eingesetzt werden können. Bei diesem Aufbau des Konden­ sators ist der Plattenzwischenbereich, das Erschöpfungsgebiet durch das Stapeln von Kondensatoren geschützt.
Ein weiterer Vorteil dieses Aufbaus liegt darin, daß nur zwischen dem leitenden diffundierten Gebiet und dem Substrat eine parasi­ täre Kapazität auftritt. Die übrigen darüberliegenden Kondensa­ toren sind nicht mit parasitären Kapazitäten behaftet, weil die leitenden Polysiliziun-Schichten jeweils als abschirmende Platten wirken.
Kapazitätswerte können in einfacher Weise durch Vorgeben der Dicke einer dielektrischen Schicht zwischen den jeweiligen leiten­ den Kondensatorplatten und/oder durch Vorgeben der Fläche einer Kondensatorplatte eingestellt werden. Es kann bevorzugt aus­ schließlich Oxyd als Dielektrikum verwendet werden; jedoch kann die Durchschlagspannung durch Verwendung von Nitrid als Isola­ tionsschicht oder durch Verwendung von Nitrid in Verbindung mit Oxyd als Isolationsschicht gesteigert werden. In einigen Fällen kann es wünschenswert sein, mehrschichtige Dielektrika wie bei­ spielsweise Oxyd/Nitrid/Oxyd auszubilden. Da Nitride eine relativ hohe Dielektrizitätskonstante im Vergleich mit Siliziumdioxyd haben, bewirkt die Verwendung von Nitrid in der Isolationsschicht ferner, daß die Kapazität bei gegebener Dicke des Dielektrikums steigt.
Gemäß einem Ausführungsbeispiel eines Verfahrens zum Herstellen dieser Kondensatoren wird jeweils die ausgebildete Polysilizium- Kondensatorplatte als Maske während des Ätzens des darunterlie­ genden Dielektrikums verwendet.
Im folgenden ist die Erfindung anhand eines bevorzugten Ausfüh­ rungsbeispiels unter Bezugnahme auf die Zeichnungen mit weiteren Einzelheiten näher erläutert.
Es zeigen:
Fig. 1 schematisch einen Spannungsmultiplizierer mit einer Serienschaltung von Kondensatoren;
Fig. 2 einen Schnitt durch einen herkömmlichen Mehrfach- Kondensator;
Fig. 3 ein Ausführungsbeispiel des erfindungsgemäßen stapelförmigen Kondensators und
Fig. 4 bis 6 Verfahrensschritte beim Herstellen des Ausfüh­ rungsbeispiels nach Fig. 3.
Fig. 3 zeigt ein Ausführungsbeispiel der Erfindung mit einem p⁻- Substrat 40, wobei darin eine n⁺-diffundiertes Gebiet 42 ausgebil­ det ist. Das n⁺-diffundierte Gebiet 42 ist hochleitend und fun­ giert als untere Platte eines ersten Kondensators C 1 (gestrichelt dargestellt). Das Substrat 40 und das hochleitende diffundierte Gebiet 42 können vom n⁻- und vom p⁻-Typ sein, falls gewünscht. Über dem n⁺-Gebiet 42 ist eine Gate-Oxyd-Schicht 44 und darüber eine Nitrid-Schicht (Si3N4) 46 ausgebildet.
Eine erste Polysilizium-Schicht 48 ist über der Nitrid-Schicht 46 ausgebildet und stellt die obere Platte des Kondensators C 1 und die untere Platte eines Kondensators C 2 dar. Eine Oxyd-Schicht 50 ist dann über der Polysilizium-Schicht 48 ausgebildet. Über der Oxyd-Schicht 50 liegt eine Nitrid-Schicht 52.
Über der Nitrid-Schicht 52 ist eine zweite Polysilizium-Schicht 54 ausgebildet, welche die obere Platte des Kondensators C 2 bil­ det. Auf der Oberfläche der Struktur liegt eine Feldoxyd-Schicht 56. In die Feldoxyd-Schicht 56 sind Kontaktöffnungen geätzt. Metallelektroden 58, 60 und 62 dienen als Kontakte für den diffun­ dierten Bereich 42, die erste Polysilizium-Schicht 48 und die zweite Polysilizium-Schicht 54.
Die Schichten 48 und 54 können auch in Form von Schichten aus Polycid (metallisiertes Polysilizium) oder Metall, wie Ti, TiW, oder SiCr gebildet sein.
Durch Vorgeben der Flächen der verschiedenen Kondensatorplatten und der Dicken der Elektrika dazwischen können die Kondensatoren C 1 und C 2 gemäß der folgenden Gleichung (1) wie gewünscht einge­ stellt werden.
C = AK ε₀/t (1)
mit
C Kapazität,
ε₀ Dielektrizitätskonstante des leeren Raumes (8,85 × 10-12 As/Vm),
K relative Dielektrizitätskonstante (3,9 für SiO₂; 7,0 für Si₃N₄),
A Plattenfläche und
t Dicke des Dielektrikums.
Die Nitrid-auf-Oxyd-Redundanz verbessert die Ausbeute. Da ferner Nitrid eine höhere relative dielektrische Konstante als Silizium­ dioxyd hat, ermöglicht die Verwendung von nitridischen dielek­ trischen Schichten eine hohe Kapazität zwischen den Platten bei gegebener Dicke des Dielektrikums sowie eine Steigerung der Durch­ schlagspannung. Die Steigerung der Durchschlagspannung wird bei Hochspannungsanwendungen sehr wichtig.
Der Aufbau gemäß Fig. 3 kann beispielsweise bei einem Spannungs­ multiplizierer nach Fig. 1 Verwendung finden. Es können zusätz­ liche dielektrische und Polysilizium-Schichten mit Verbindungen dazu ausgebildet sein, um jede Anzahl von seriell verschalteten Kondensatoren zu realisieren. Darüber hinaus können die Polysili­ zium-Schichten mittels eines Metallisierungsschrittes miteinander verbunden werden, um jedwede Kombination von seriell- oder paral­ lel verschalteten Kondensatoren auszubilden, wie sie für den Spannungsmultiplizierer erforderlich sind.
Ein weiteres Merkmal des Aufbaus nach Fig. 3 besteht darin, daß nur zwischen dem n⁺-Gebiet 42 und dem p⁻-Substrat 40 eine parasi­ täre Kapazität auftritt. Diese ist auf das Erschöpfungsgebiet an der Verbindung zwischen dem n⁺-Gebiet 42 und dem p⁻-Substrat 40 zurückzuführen. Somit ist die parasitäre Kapazität minimiert.
Nach einem anderen Ausführungsbeispiel der Erfindung kann das n⁺- Gebiet 42 eliminiert werden, so daß die erste Polysilizium-Schicht 48 als untere Platte eines ersten Kondensators fungiert. In diesem Fall ist eine zusätzliche, dritte Polysilizium-Schicht erforder­ lich, um zwei geschichtete Kondensatoren auszubilden. Auf diese Weise sind parasitäre Kapazitäten eliminert.
Nach einer weiteren Ausführungsform der Erfindung können die Polysilizium-Schichten 48 oder 50 zusätzlich als Feldabschirmung verwendet werden, indem sie so erstreckt werden, daß sie ein entfernt liegendes Gebiet von diesem isoliert überdecken, um das diffundierte Gebiet von externen elektrischen Feldern abzuschir­ men, welche von Spannungen durch nahe an dem entfernten diffun­ dierten Gebiet angeordnete Verbindungsleitungen hervorgerufen werden.
Ein beispielhaftes Verfahren zum Ausbilden des geschichteten Kon­ densatoraufbaus nach Fig. 3 ist in den Fig. 4 bis 6 gezeigt. Gemäß Fig. 4 weist das p⁻-Substrat 40 durch Diffusion oder Im­ plantierung erzeugte n⁻-Typ-Verunreinigungen, wie etwa Arsen oder Phosphor auf und bildet das n⁺-Gebiet 42. Es kann jede Anzahl bekannter Prozesse zum Maskieren, Ätzen und Diffundieren oder Implantieren verwendet werden. Die Verunreinigungskonzentration in dem n⁺-Gebiet 42 beträgt nach einem Ausführungsbeispiel etwa 2E19/cm3, um die notwendige hohe Leitfähigkeit des n⁺-Gebiets 42 zu erreichen.
Gemäß Fig. 5 wird dann ein Gate-Oxyd 44 über dem n⁺-Gebiet 42 mit einer Dicke von etwa 200 bis 800 Å durch thermische Oxydation oder andere bekannte Verfahren ausgebildet. Die Gate-Oxyd-Schicht 44 kann dieselbe Dicke wie ein Gate-Oxyd irgendwo auf dem Sub­ strat zur Verwendung als Gate-Oxyd in einem MOS-Transistor haben. Als nächstes wird die Nitrid-Schicht (Si3N4) 46 über dem Gate- Oxyd 44 aufgebracht, wozu beispielsweise chemisches Niederdruck- Aufdampfen (CVD) erfolgen kann, um die hohe dielektrische Stärke und die hohe Kapazität zwischen einer nachfolgend ausgebildeten Polysilizium-Schicht und dem n⁺-Gebiet 42 zu erreichen. Die Ni­ trid-Schicht 46 kann zwischen 0 Å und 1000 Å dick sein, abhängig von den gewünschten dielektrischen Eigenschaften.
Als nächstes wird die erste Polysilizium-Schicht 48 über der Nitrid-Schicht 46 ausgebildet, wobei herkömmliche Verfahren ange­ wendet werden. Die erste Polysilizium-Schicht 48 wird geätzt, um die gewünschte effektive Kondensatorplattenfläche zu erhalten.
Danach kann sogenanntes Maskenätzen vorgenommen werden, um die Nitrid-Schicht 46 unter Verwendung der Polysilizium-Schicht 48 als Maske zu ätzen.
Die erste Polysilizium-Schicht 48 muß eine ausreichend hohe Kon­ zentration von Verunreinigungen aufweisen, damit sie hochleitend ist. Die erste Polysilizium-Schicht 48 kann unter Verwendung bekannter Techniken dotiert werden, entweder während sie aufge­ bracht wird oder nachdem sie aufgebracht worden ist.
Gemäß Fig. 6 ist die Struktur nach Fig. 5 gewachsen. Über ihr wird die Oxyd-Schicht 50 unter Verwendung beispielsweise von thermaler Oxydation und über der Oxyd-Schicht 50 die Nitrid- Schicht 52 unter Verwendung von beispielsweise eines Niederdruck- CVD-Verfahrens aufgebracht. Die Dicken der Oxyd-Schicht 50 und der Nitrid-Schicht 52 können sich von den Dicken des Gate-Oxyds 44 und der Nitrid-Schicht 46 unterscheiden, was von den ge­ wünschten Charakteristika der dielektrischen Trennung der ersten Polysilizium-Schicht 48 von der zweiten Polysilizium-Schicht 54 abhängt. Die zweite Polysilizium-Schicht 54 wird dann über der Oberfläche des Wafer aufgebracht und geätzt, so daß sie die ge­ wünschte effektive Kondensatorplattenfläche aufweist. Die zweite Polysilizium-Schicht 54 wird unter Verwendung bekannter Techniken so dotiert, daß sie eine große Verunreinigungskonzentration auf­ weist. Die Oberfläche des Wafer wird dann unter Verwendung der zweiten Polysilizium-Schicht 54 als Maske geätzt, um die Nitrid- Schicht 52 zu entfernen, so daß nur noch unter der zweiten Poly­ silizium-Schicht 54 Nitrid verbleibt. In einigen Fällen kann es sachdienlich sein, Nitrid-Schicht 52 über der gesamten Wafer- Fläche zu belassen, wobei jedoch Kontaktöffnungen durch diese zusätzliche Schicht geätzt werden müssen.
Wie in Fig. 3 gezeigt, wird dann das Feldoxyd 56 über der Wafer­ oberfläche unter Verwendung thermischer Oxydation ausgebildet und es werden Kontaktöffnungen geätzt, um die gewünschten Kontakte zu dem n⁺-Gebiet 42, der ersten Polysilizium-Schicht 48 und der zweiten Polysilizium-Schicht 54 herzustellen. Unter Verwendung eines standardisierten Metallisierungsverfahrens werden dann Elek­ troden 58, 60 und 62 ausgebildet, welche die Kontaktöffnungen füllen.
Nach einer anderen Ausführungsform der Erfindung bildet nur Sili­ ziumnitrid oder Siliziumdioxyd das gesamte Dielektrikum zwischen den Polysilizium-Schichten 48 und 54 und zwischen dem n⁺-Gebiet 42 und der ersten Polysilizium-Schicht 48 in der Struk­ tur nach Fig. 3.
Der erfindungsgemäße geschichtete Kondensator-Aufbau ist nicht auf zwei Polysilizium-Schichten beschränkt, sondern kann insofern ausgeweitet werden, daß er geschichtete Kondensatoren mit jed­ weder Anzahl von Polysilizium-Schichten umfaßt. Wenn auch nur Nitrid-auf-Oxyd gezeigt worden ist, können auch andere dielek­ trische Werkstoffe, Zusammensetzungen oder Schichtungen verwendet werden, die die gewünschten Eigenschaften aufweisen.
Veränderungen und Modifizierungen der in den Zeichnungen darge­ stellten und in der vorstehenden Beschreibung erläuterten Ausfüh­ rungsbeispiele können aus vielerlei Gründen von Fachleuten vorge­ nommen werden, ohne daß dies den Rahmen des Erfindungsgedankens verließe.
Die in der vorstehenden Beschreibung, den Ansprüchen sowie der Zeichnung offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebiger Kombination für die Verwirklichung der Erfindung in ihren verschiedenen Ausführungsformen wesentlich sein.

Claims (15)

1. Kondensator, gekennzeichnet durch
  • a) ein hochleitendes diffundiertes Gebiet (42) innerhalb eines Substrates (40), wobei das diffun­ dierte Gebiet (42) und das Substrat (40) einander entgegengesetzter Leitungstypen sind;
  • b) eine erste Isolationsschicht (44, 46) über dem diffundierten Gebiet (42);
  • c) eine erste Schicht (48) aus hochleitendem Werk­ stoff über der ersten Isolationsschicht (44, 46);
  • d) eine oder mehrere über der ersten Schicht (48) aus hochleitendem Werkstoff aufgebrachte Kombinations­ schicht(en) (50, 52, 54), die jeweils eine zweite Isolationsschicht (50, 52) mit einer darüberlie­ genden zweiten Schicht (54) aus hochleitendem Werkstoff umfaßt/umfassen; und
  • e) Elektroden (58, 60, 62), welche das diffundierte Gebiet (42) , die erste Schicht (48) aus hoch­ leitendem Werkstoff bzw. die/jede zweite Schicht (54) aus hochleitendem Werkstoff der Kombinationsschicht(en) (50, 52, 54) kontaktieren, wobei die Elektroden (58, 60, 62) in dem Fall, daß mehrere Kombinationsschichten vorhanden sind, keine zweiten Schichten (54) aus hochleitendem Werkstoff miteinander verbinden.
2. Kondensator nach Anspruch 1, dadurch gekennzeichnet, daß die erste Isolationsschicht (44, 46) eine Gate- Oxyd-Schicht (44) und eine Siliziumnitrid-Schicht (46) über der Gate-Oxyd-Schicht (44) umfaßt.
3. Kondensator nach Anspruch 1 oder 2, dadurch gekenn­ zeichnet, daß die zweite Isolationsschicht (50, 52) der Kombinationsschicht(en) (50, 52, 54) jeweils eine Oxyd- Schicht (50) und eine über der Oxyd-Schicht (50) lie­ gende Siliziumnitrid-Schicht (52) umfaßt.
4. Kondensator nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die mindestens eine Isola­ tionsschicht (44, 46; 50, 52) einen vielschichtigen Aufbau in der Art von Oxyd/Nitrid/Oxyd aufweist.
5. Kondensator nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der hochleitende Werkstoff dotiertes Polysilizium umfaßt.
6. Kondensator nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der hochleitende Werkstoff Metall umfaßt.
7. Kondensator nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der hochleitende Werkstoff Polycid (metallisiertes Polysilizium) umfaßt.
8. Monolytischer Spannungsmultiplizierer, gekennzeichnet durch
  • a) eine serielle Kombination geschichteter Kondensa­ toren mit jeweils einer oberen und einer unteren Kondensatorplatte, wobei die oberen und unteren Kondensatorplatten mit Elektroden (58, 60, 62) in Verbindung stehen; und
  • b) Mittel zum Aufladen jedes Kondensators der seriellen Kombination geschichteter Kondensa­ toren auf eine Versorgungsspannung derart, daß die Spannung über der seriellen Kombination geschich­ teter Kondensatoren ein vielfaches der Versor­ gungsspannung beträgt,
wobei die serielle Kombination geschichteter Kondensatoren folgendes umfaßt:
  • c) ein hochleitendes diffundiertes Gebiet (42) inner­ halb eines Substrates (40), wobei das diffundier­ te Gebiet (42) und das Substrat (40) gegensätz­ licher Leitungstypen sind;
  • d) eine erste Isolationsschicht (44, 46) über dem diffundierten Gebiet (42);
  • e) eine erste Schicht (48) aus hochleitendem Werk­ stoff auf der ersten Isolationsschicht (44, 46); und
  • f) mindestens eine Kombinationsschicht (50, 52, 54) auf der ersten Schicht (48) aus hochleitendem Werk­ stoff, wobei die Kombinationsschicht(en jeweils) eine zweite Isolationsschicht (50, 52) mit einer über dieser liegenden zweiten Schicht (54) aus hochleitendem Werkstoff umfaßt/umfassen und wobei die Elektroden (58, 60, 62) das diffundierte Gebiet (42), die erste Schicht (48) aus hochleitendem Werkstoff bzw. die zweite(n) Schicht(en) (54) aus hochleitendem Werkstoff in der/den Kombinations­ schicht(en) (50, 52, 54) kontaktieren;
  • g) wobei die Elektroden (58, 60, 62) keine der unteren und oberen Kondensatorplatten miteinander verbin­ den.
9. Monolytischer Spannungsmultiplizierer, dadurch gekenn­ zeichnet, daß er die Merkmale a) bis f) des monoly­ tischen Spannungsmultiplizierers nach Anspruch 8 auf­ weist und dadurch, daß die Elektroden (58, 60, 62) in dem Fall, daß mehrere Kombinationsschichten (50, 52, 54) vorgesehen sind, eine Kombination oberer und unterer Kondensatorplatten miteinander verbinden, um die ge­ wünschten Spannungsverhältnisse in dem Spannungsmulti­ plizierer zu erzeugen.
10. Monolytischer Spannungsmultiplizierer, gekennzeichnet durch
  • a) eine serielle Kombination geschichteter Kondensa­ toren mit jeweils einer oberen und einer unteren Kondensatorplatte, wobei die oberen und unteren Kondensatorplatten jeweils mit einer Elektrode (58, 60, 62) in Verbindung stehen und die Elektroden keine der oberen und unteren Kondensatorplatten miteinander verbinden; und
  • b) Mittel zum Aufladen der Kondensatoren der seri­ ellen Kombination geschichteter Kondensatoren auf eine Versorgungsspannung derart, daß die Spannung über der seriellen Kombination der ge­ schichtenen Kondensatoren ein Vielfaches der Versorgungsspannung beträgt,
wobei die serielle Kombination der beschichteten Kondensa­ toren folgendes umfaßt:
  • c) ein Substrat (40);
  • d) eine erste Isolationsschicht (44, 46) auf dem Substrat (40);
  • e) eine erste Schicht (48) aus hochleitendem Werk­ stoff auf der ersten Isolationsschicht (44, 46); und
  • f) mehrere Kombinationsschichten (50, 52, 54) über der ersten Schicht (48) aus hochleitendem Werkstoff, wobei jede der Kombinationsschichten (50, 52, 54) eine Isolationsschicht (50, 52) und eine darüber­ liegende zweite Schicht (54) aus hochleitendem Werkstoff umfaßt und wobei die Elektroden (58, 60, 62) die erste Schicht (48) aus hochleiten­ dem Werkstoff und jede zweite Schicht (54) aus hochleitendem Werkstoff innerhalb der Kombina­ tionsschichten (50, 52, 54) kontaktieren.
11. Spannungsmultiplizierer nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß der hochleitende Werk­ stoff dotiertes Polysilizium umfaßt.
12. Spannungsmultiplizierer nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß der hochleitende Werk­ stoff ein Metall umfaßt.
13. Spannungsmultiplizierer nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß der hochleitende Werk­ stoff Polycid (metallisiertes Polysilizium) umfaßt.
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Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02290050A (ja) * 1989-02-23 1990-11-29 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5281835A (en) * 1989-06-14 1994-01-25 Fujitsu Limited Semi-custom integrated circuit device
EP0412514A1 (de) * 1989-08-08 1991-02-13 Nec Corporation Kapazitätsvorrichtung
JPH0389545A (ja) * 1989-08-31 1991-04-15 Sharp Corp 集積回路のためのキャパシタ
JP2912457B2 (ja) * 1991-02-01 1999-06-28 日本板硝子株式会社 薄膜コンデンサ
US5166858A (en) * 1991-10-30 1992-11-24 Xilinx, Inc. Capacitor formed in three conductive layers
US5206788A (en) * 1991-12-12 1993-04-27 Ramtron Corporation Series ferroelectric capacitor structure for monolithic integrated circuits and method
US5126916A (en) * 1991-12-20 1992-06-30 Industrial Technology Research Institute Stacked capacitor dram cell and method of fabricating
US5258662A (en) * 1992-04-06 1993-11-02 Linear Technology Corp. Micropower gate charge pump for power MOSFETS
EP0789395B1 (de) * 1992-06-12 2005-09-07 Matsushita Electric Industrial Co., Ltd. Herstellungsverfahren für Halbleiterbauelement mit Kondensator
US5208725A (en) * 1992-08-19 1993-05-04 Akcasu Osman E High capacitance structure in a semiconductor device
JPH0737996A (ja) * 1993-07-26 1995-02-07 Mitsubishi Electric Corp メモリセルにトランジスタを用いない半導体記憶装置およびその製造方法
US5377072A (en) * 1994-01-10 1994-12-27 Motorola Inc. Single metal-plate bypass capacitor
US5682060A (en) * 1995-02-16 1997-10-28 Texas Instruments Incorporated Process for manufacturing integrated circuit capacitors and resistors and the capacitors and resistors
US5739576A (en) * 1995-10-06 1998-04-14 Micron Technology, Inc. Integrated chip multilayer decoupling capacitors
EP1359592A3 (de) * 1995-10-31 2006-12-20 STMicroelectronics S.r.l. Taktgeber für nichtflüchtige elektrisch programmierbare Speicherzellen
DE69534517D1 (de) * 1995-10-31 2006-02-23 St Microelectronics Srl Herstellungsverfahren für Kondensator mit hoher Kapazität
US5745335A (en) * 1996-06-27 1998-04-28 Gennum Corporation Multi-layer film capacitor structures and method
US6198153B1 (en) * 1997-04-21 2001-03-06 Lsi Logic Corporation Capacitors with silicized polysilicon shielding in digital CMOS process
SE9801118D0 (sv) * 1998-03-30 1998-03-30 Astra Ab Electrical device
US6093616A (en) * 1998-05-11 2000-07-25 Taiwan Semiconductor Manufacturing Company Method of manufacture of stacked gate MOS structure for multiple voltage power supply applications
US6034388A (en) * 1998-05-15 2000-03-07 International Business Machines Corporation Depleted polysilicon circuit element and method for producing the same
US6157252A (en) * 1998-09-09 2000-12-05 The Engineering Consortium, Inc. Battery polarity insensitive integrated circuit amplifier
US6411494B1 (en) 2000-04-06 2002-06-25 Gennum Corporation Distributed capacitor
US6507063B2 (en) 2000-04-17 2003-01-14 International Business Machines Corporation Poly-poly/MOS capacitor having a gate encapsulating first electrode layer
US6440811B1 (en) * 2000-12-21 2002-08-27 International Business Machines Corporation Method of fabricating a poly-poly capacitor with a SiGe BiCMOS integration scheme
US6842327B1 (en) * 2003-08-05 2005-01-11 Impinj, Inc. High-voltage CMOS-compatible capacitors
KR20050051140A (ko) * 2003-11-27 2005-06-01 삼성에스디아이 주식회사 커패시터 및 이를 구비한 평판표시장치
US7856209B1 (en) 2003-12-08 2010-12-21 Airtight Networks, Inc. Method and system for location estimation in wireless networks
US7536723B1 (en) 2004-02-11 2009-05-19 Airtight Networks, Inc. Automated method and system for monitoring local area computer networks for unauthorized wireless access
JP2005260163A (ja) 2004-03-15 2005-09-22 Fujitsu Ltd 容量素子及びその製造方法並びに半導体装置及びその製造方法
JP2006228828A (ja) * 2005-02-15 2006-08-31 Seiko Npc Corp キャパシタを有する半導体装置
KR100700659B1 (ko) 2005-03-29 2007-03-27 삼성에스디아이 주식회사 유기전계발광표시장치 및 그 제조방법
US20060255401A1 (en) * 2005-05-11 2006-11-16 Yang Robert K Increasing breakdown voltage in semiconductor devices with vertical series capacitive structures
US20070012983A1 (en) * 2005-07-15 2007-01-18 Yang Robert K Terminations for semiconductor devices with floating vertical series capacitive structures
US20080185682A1 (en) * 2007-02-06 2008-08-07 Micrel, Inc. High Voltage Metal-On-Passivation Capacitor
JP2008257086A (ja) 2007-04-09 2008-10-23 Sony Corp 表示装置、表示装置の製造方法および電子機器
US20090032941A1 (en) * 2007-08-01 2009-02-05 Mclellan Neil Under Bump Routing Layer Method and Apparatus
US7906424B2 (en) 2007-08-01 2011-03-15 Advanced Micro Devices, Inc. Conductor bump method and apparatus
US20090128991A1 (en) * 2007-11-21 2009-05-21 Micron Technology, Inc. Methods and apparatuses for stacked capacitors for image sensors
US8314474B2 (en) * 2008-07-25 2012-11-20 Ati Technologies Ulc Under bump metallization for on-die capacitor
US7994610B1 (en) 2008-11-21 2011-08-09 Xilinx, Inc. Integrated capacitor with tartan cross section
US8207592B2 (en) * 2008-11-21 2012-06-26 Xilinx, Inc. Integrated capacitor with array of crosses
US8362589B2 (en) * 2008-11-21 2013-01-29 Xilinx, Inc. Integrated capacitor with cabled plates
US7994609B2 (en) * 2008-11-21 2011-08-09 Xilinx, Inc. Shielding for integrated capacitors
US7956438B2 (en) * 2008-11-21 2011-06-07 Xilinx, Inc. Integrated capacitor with interlinked lateral fins
US7944732B2 (en) * 2008-11-21 2011-05-17 Xilinx, Inc. Integrated capacitor with alternating layered segments
US8653844B2 (en) 2011-03-07 2014-02-18 Xilinx, Inc. Calibrating device performance within an integrated circuit
US9112060B2 (en) 2011-03-23 2015-08-18 Freescale Semiconductor, Inc. Low-leakage, high-capacitance capacitor structures and method of making
US8941974B2 (en) 2011-09-09 2015-01-27 Xilinx, Inc. Interdigitated capacitor having digits of varying width
JP2014120615A (ja) 2012-12-17 2014-06-30 Fujitsu Semiconductor Ltd 容量素子、容量アレイおよびa/d変換器
US9270247B2 (en) 2013-11-27 2016-02-23 Xilinx, Inc. High quality factor inductive and capacitive circuit structure
US9524964B2 (en) 2014-08-14 2016-12-20 Xilinx, Inc. Capacitor structure in an integrated circuit
JP6109125B2 (ja) * 2014-08-20 2017-04-05 キヤノン株式会社 半導体装置、固体撮像装置、および撮像システム
JP2016162904A (ja) * 2015-03-03 2016-09-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9859358B2 (en) * 2015-05-26 2018-01-02 Altera Corporation On-die capacitor (ODC) structure
TWI709248B (zh) * 2015-12-10 2020-11-01 聯華電子股份有限公司 電容及其製作方法
US10896885B2 (en) * 2017-09-13 2021-01-19 Polar Semiconductor, Llc High-voltage MOSFET structures
FR3080948A1 (fr) * 2018-05-02 2019-11-08 Stmicroelectronics (Rousset) Sas Circuit integre comprenant un element capacitif, et procede de fabrication

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4475964A (en) * 1979-02-20 1984-10-09 Tokyo Shibaura Denki Kabushiki Kaisha Method of manufacturing a semiconductor device
JPS55124255A (en) * 1979-03-19 1980-09-25 Toshiba Corp Self-substrate bias circuit
JPS5989450A (ja) * 1982-11-15 1984-05-23 Mitsubishi Electric Corp 半導体集積回路装置
JPS60105263A (ja) * 1983-11-14 1985-06-10 Toshiba Corp 半導体装置
US4805071A (en) * 1987-11-30 1989-02-14 Texas Instruments Incorporated High voltage capacitor for integrated circuits

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JPH02246261A (ja) 1990-10-02
US4914546A (en) 1990-04-03
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