DE4001563A1 - Verfahren zur pruefung von schreibe-lese-speichern - Google Patents
Verfahren zur pruefung von schreibe-lese-speichernInfo
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
In signaltechnisch sicheren rechnergesteuerten
Einrichtungen muß unter anderem sichergestellt sein, daß
bei der Abarbeitung der verschiedenen Steuerprogramme
keine Informationsverfälschungen auftreten, die
unerkannt bleiben. In der Regel muß die sogenannte
Fehleroffenbarungszeit, die Zeitspanne, innerhalb derer
eine neu aufgetretene Informationsverfälschung mit
Sicherheit erkannt sein muß, so kurz bemessen sein, daß
die Wahrscheinlichkeit, daß in dieser Zeit ein zweiter,
gleichartiger Fehler auftritt vernachlässigt werden darf.
Bei der Programmabarbeitung sehr häufig auszuführende
Vorgänge sind das Abspeichern und das Auslesen von
Information in bzw. aus Schreib-Lese-Speichern.
Defekte in solchen Speichern machen sich allein schon
aufgrund der häufigen Benutzung dieser Bauelemente
besonders unangenehm bemerkbar.
Hinzu kommt noch, daß sich Fehler in
Schreib-Lese-Speichern nicht nur auf den Inhalt einer
bestimmten Speicherzelle auswirken, wie dies z. B. bei
Festwertspeichern in der Regel der Fall ist, sondern
häufig den Inhalt weiterer Speicherzellen beeinflussen.
So kann z. B. ein Fehler in einer Adreßleitung eines
Schreib-Lese-Speichers dazu führen, daß beim
Schreibvorgang eine Information in eine falsche, d. h.
nicht adressierte Speicherzelle gelangt und die dort
gespeicherte Information ersetzt. Dies hat zur Folge,
daß ein den Speicher benutzender Prozessor beim
Lesezugriff einerseits diese Information am vorgesehenen
Speicherplatz nicht vorfindet, andererseits an der
Stelle, an die die eingeschriebene Information
fälschlicherweise gelangt ist, eine ganz andere als die
ursprünglich abgespeicherte Information ausliest.
Es ist deshalb erforderlich, die Schreib-Lese-Speicher
vor allem auf ihre fehlerfreie Adressierbarkeit hin
häufig zu prüfen.
Eine sehr einfache Prüfung, die bei nicht
signaltechnisch sicherer Verarbeitung von Information
meist ausreicht, besteht darin, eine zu prüfende
Speicherzelle mit einem Bitmuster zu beschreiben, den
Zelleninhalt anschließend wieder auszulesen und mit dem
zuvor eingelesenen Bitmuster zu vergleichen.
Eine solche einfache Prüfung deckt jedoch
Hardware-Fehler in den Adreßleitungen der
Speicherbausteine nur zu einem kleinen Teil auf. Zur
Prüfung von Schreib-Lese-Speichern in Anlagen, die
signaltechnisch sicher arbeiten, wird deshalb bisher ein
viel aufwendigeres, Zeit beanspruchendes Verfahren
angewandt:
Es werden dazu alle Speicherzellen jeweils einzeln mit
einem Prüfbitmuster beschrieben und, jeweils
anschließend an den Schreibvorgang, alle anderen
Speicherzellen auf Beeinflussung geprüft, d. h. ihr
Inhalt nach dem Schreibvorgang mit dem Inhalt vor dem
Schreibvorgang verglichen.
Da der Zeitbedarf für die vollständige Prüfung eines
Speichers bei diesem Prüfungsverfahren quadratisch mit
der Anzahl der verwendeten Speicherzellen wächst,
ergeben sich mit steigender Speicherkapazität
Fehleroffenbarungszeiten, die aus Sicherheitsgründen
nicht mehr toleriert werden können.
Aufgabe der Erfindung ist deshalb ein Verfahren, das
eine Prüfung von Schreib-Lese-Speichern in erheblich
kürzerer Zeit gestattet und, zumindest bei bitweise
aufgebauten Schreib-Lese-Speichern mit Paritätsprüfung
dieselbe Sicherheit der Fehlererkennung bietet wie das
vorstehend zuletzt beschriebene, als bekannt
vorausgesetzte Prüfungsverfahren.
Ein solches Verfahren ist im Patentanspruch 1
beschrieben.
Das erfindungsgemäße Verfahren nutzt die Erkenntnis, daß
ein bestimmtes fehlerhaftes Adreßbit, das beim
Beschreiben einer Speicherzelle in Erscheinung tritt,
immer nur den Inhalt weniger anderer Speicherzellen
beeinflussen kann. Diese Speicherzellen lassen sich bei
bekanntem Speicheraufbau auch vorausbestimmen. So
beeinflußt beispielsweise in einem bitweise aufgebauten
Speicher ein fehlerhaftes erstes Adreßbit in einem
Adreßbus mit 14 Adreßleitungen und einem Adreßbereich 0
H bis 3FFF H nur den Inhalt einer der beiden unter den
Adressen 1 H oder 3FFE H auslesbaren Speicherzellen.
Welche der beiden Speicherzellen tatsächlich beeinflußt
wird, hängt noch davon ab, ob durch den Bitfehler eine
"1" in eine "0" oder umgekehrt, eine "0" in eine "1"
verändert wird. Bitfehler an anderen Adreßbitplätzen
beeinflussen jeweils eine von zwei anderen
Speicherzellen. Um alle 14 Adreßleitungen zu prüfen,
genügt es deshalb, die einzelnen Speicherzellen
nacheinander mit zueinander komplementären Bitmustern zu
beschreiben und jeweils nach Einschreiben eines
Bitmusters die jeweils beeinflußbaren 14 Speicherzellen
auf eine erfolgte Beeinflussung hin zu prüfen. Damit
müssen pro beschriebene Speicherzelle nicht mehr alle
anderen Speicherzellen, sondern nur noch eine Zahl von
Speicherzellen geprüft werden, die der doppelten Anzahl
der vorhandenen Adreßleitungen entspricht.
Der Zeitbedarf für die Prüfung wächst damit nicht mehr
quadratisch, sondern nur noch logarithmisch mit der Zahl
der verwendeten Speicherzellen.
Eine in Anspruch 2 beschriebene Weiterbildung der
Erfindung vereinfacht die Prüfung auf Beeinflussung, in
dem sie ermöglicht, den Vergleich der Inhalte der
beeinflußbaren Speicherzellen immer zwischen zwei
bekannten Bitmustern durchzuführen. Eine Beeinflussung
der ursprünglich gespeicherten Nutzinformation durch die
Speicherprüfung ist zudem sicher ausgeschlossen.
Anspruch 3 betrifft eine Ausgestaltung des Verfahrens
nach der Erfindung, die eine Prüfung der Speicherzellen
einzeln nacheinander ermöglicht. Letzteres hat den
Vorteil, daß der Bedarf an Speicherplatz für die
vorübergehende Zwischenspeicherung von Nutzinformation
gering bleibt.
Nachfolgend wird das Verfahren nach der Erfindung anhand
eines Struktogrammes (Fig. 1) eingehend beschrieben:
Da davon auszugehen ist, daß die Speicherprüfung während
des normalen Betriebes der den Speicher benutzenden
rechnergesteuerten Einrichtung durchgeführt werden muß,
wird zunächst der vorhandene Speicherinhalt gerettet,
d. h. ausgelesen und in einem anderen Speicher
vorübergehend abgespeichert.
Dies geschieht entsprechend dem Struktogramm zuerst bei
der zu beschreibenden Speicherzelle (Schreibadresse) und
anschließend bei der ersten zu prüfenden Speicherzelle
(erste Leseadresse). Nachfolgend wird die zu prüfende
Speicherzelle mit einem ersten Testbitmuster
(Testbitmuster 1) und die zu beschreibende Speicherzelle
mit einem zum Testbitmuster 1 komplementären
Testbitmuster (Testbitmuster 2) beschrieben. Danach wird
das Testbitmuster der zu prüfenden Speicherzelle aus
dieser ausgelesen und mit dem ursprünglich
eingeschriebenen Testbitmuster verglichen. Wird dabei
eine Veränderung festgestellt, so wird eine geeignete
Fehlerreaktion z. B. Anhalten des laufenden
Rechnerprogrammes, Sperren des betreffenden Speichers,
Alarmgabe etc., durchgeführt.
Wird keine Veränderung des Testbitmusters festgestellt,
so wird der vorstehende Prüfschnitt mit vertauschten
Testbitmustern wiederholt, d. h. die zu prüfende
Speicherzelle wird mit dem ersten Testbitmuster
(Testbitmuster 1) und die zu beschreibende Speicherzelle
mit dem zweiten, komplementären Testbitmuster
(Testbitmuster 2) beschrieben. Das erste Testbitmuster
wird anschließend ausgelesen und auf Veränderungen hin
geprüft. Wird auch hier keine Beeinflussung
festgestellt, so wird der ursprüngliche Inhalt der zu
prüfenden Speicherzelle wieder in diese eingeschrieben
und die Speicherprüfung mit der Prüfung der nächsten zu
prüfenden beeinflußbaren Speicherzelle (zweite
Leseadresse) fortgesetzt. Sind alle beeinflußbaren
Speicherzellen geprüft, so wird der ursprüngliche Inhalt
der zu beschreibenden Speicherzelle (Schreibadresse)
wieder in diese eingeschrieben.
Die vorstehende Prüfung wird so oft durchgeführt, bis
alle Speicherzellen einmal mit beiden Testbitmustern
beschrieben und alle beim Schreibvorgang beeinflußbaren
anderen Speicherzellen dabei auf erfolgte Beeinflussung
geprüft worden sind.
Die Prüfung gestaltet sich besonders einfach, wenn als
komplementäre Testbitmuster Datenworte eingegeben
werden, bei denen alle Bit "0" oder alle Bit "1" sind.
Wird das Prüfverfahren bei Schreib-Lese-Speichern
angewandt, deren interner Aufbau unbekannt ist, so
werden zumindest Verdrahtungsfehler im äußeren Aufbau
sicher erkannt. über die Fehleroffenbarung interner
Fehler läßt sich in diesem Falle keine Aussage machen.
Claims (3)
1. Verfahren zur Prüfung von bitweise aufgebauten
Schreib-Lese-Speichern mit Paritätsprüfung, bei dem in
einzelne Speicherzellen nacheinander Testbitmuster
eingeschrieben werden und nach jedem Schreibvorgang der
Inhalt anderer Speicherzellen daraufhin geprüft wird, ob
aufgrund des Schreibvorganges eine Veränderung ihres
Inhaltes erfolgt ist und bei dem abhängig von einer
festgestellten solchen Veränderung eine Fehlerreaktion
ausgelöst wird,
dadurch gekennzeichnet, daß alle
Speicherzellen nacheinander mit zueinander
komplementären Testbitmustern beschrieben werden und daß
nach jedem Schreibvorgang jeweils der Inhalt jener
Speicherzellen auf Beeinflussung geprüft wird, die
infolge eines fehlerhaften Bit in der Adresse der zuvor
zu beschreibenden Speicherzelle anstatt dieser
beschrieben werden können.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß vor Einschreiben eines Testbitmusters in eine
Speicherzelle der Inhalt aller infolge eines
fehlerhaften Adreßbits durch diesen Einschreibvorgang
beeinflußbaren anderen Speicherzellen aus diesen
ausgelesen und durch ein einheitliches, zum
einzuschreibenden Testbitmuster komplementäres
Testbitmuster ersetzt wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß zur Prüfung der durch ein fehlerhaftes Bit in der
Adresse einer zu beschreibenden ersten Speicherzelle
beeinflußbaren anderen Speicherzellen auf Beeinflussung,
diese anderen Speicherzellen einzeln nacheinander mit
einem ersten Testbitmuster beschrieben werden, daß
jeweils nach Beschreiben einer Speicherzelle mit dem
ersten Testbitmuster die erste Speicherzelle mit einem
zweiten, zum ersten Testbitmuster komplementären
Testbitmuster beschrieben wird und danach geprüft wird,
ob das gespeicherte erste Testbitmuster durch den
Schreibvorgang verändert wurde, daß daraufhin die mit
dem ersten Testbitmuster beschriebene Speicherzelle mit
dem zweiten Testbitmuster und anschließend die erste
Speicherzelle mit dem ersten Testbitmuster beschrieben
wird und danach geprüft wird, ob das gespeicherte zweite
Testbitmuster durch das Einschreiben des ersten
Testbitmusters verändert wurde.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19904001563 DE4001563A1 (de) | 1990-01-20 | 1990-01-20 | Verfahren zur pruefung von schreibe-lese-speichern |
AU68422/90A AU641968B2 (en) | 1990-01-20 | 1990-12-27 | Method of testing read/write memories |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19904001563 DE4001563A1 (de) | 1990-01-20 | 1990-01-20 | Verfahren zur pruefung von schreibe-lese-speichern |
Publications (1)
Publication Number | Publication Date |
---|---|
DE4001563A1 true DE4001563A1 (de) | 1991-07-25 |
Family
ID=6398434
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19904001563 Withdrawn DE4001563A1 (de) | 1990-01-20 | 1990-01-20 | Verfahren zur pruefung von schreibe-lese-speichern |
Country Status (2)
Country | Link |
---|---|
AU (1) | AU641968B2 (de) |
DE (1) | DE4001563A1 (de) |
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- 1990-01-20 DE DE19904001563 patent/DE4001563A1/de not_active Withdrawn
- 1990-12-27 AU AU68422/90A patent/AU641968B2/en not_active Ceased
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US6836440B2 (en) | 2002-01-30 | 2004-12-28 | Infineon Technologies Ag | Method of checking electrical connections between a memory module and a semiconductor memory chip |
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Also Published As
Publication number | Publication date |
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AU6842290A (en) | 1991-07-25 |
AU641968B2 (en) | 1993-10-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
8127 | New person/name/address of the applicant |
Owner name: ALCATEL SEL AKTIENGESELLSCHAFT, 7000 STUTTGART, DE |
|
8110 | Request for examination paragraph 44 | ||
8130 | Withdrawal |