DE3941323C2 - Halbleiterelement mit einer integrierten Induktivität und Verfahren zu seiner Herstellung - Google Patents
Halbleiterelement mit einer integrierten Induktivität und Verfahren zu seiner HerstellungInfo
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Description
Die Erfindung bezieht sich auf ein Halbleiterelement mit
einer integrierten Induktivität gemäß dem Oberbegriff
des Anspruchs 1 und ein Verfahren zu seiner Herstellung.
Es ist bekannt, die unterschiedlichsten aktiven oder pas
siven Bauelemente in Halbleitersubstrate zu integrieren.
Beispielsweise aus der US-PS 3 305 814 oder der US-PS 3 614 554
sind Halbleiterelemente mit integrierten Indukti
vitäten bekannt. Die in diesen Druckschriften beschriebe
nen Halbleiterelemente, von denen im übrigen bei der For
mulierung des Oberbegriffs des Patentanspruchs 1 ausgegan
gen worden ist, haben feste Induktivitätswerte.
In der DE-OS 23 26 043 wird eine Impedanzenanordnung
vorgestellt, die es erlaubt einen bestimmten vorgegebenen
Wert oder einen unbekannten Wert zur Erzielung eines
gewissen Betriebszustands in elektrischen Kreisen zu
erzielen. Dieses wird unter Verwendung von diversen festen
Impedanzen und Widerständen erreicht, die, einmal einge
stellt, konstant bleiben. Nachteilig ist es, daß die
Impedanzen nicht auf einfache Weise und nicht schnell
variiert werden können und auch nicht beliebige Kombina
tionen der Impedanzen auf einem Chip einfach zu verbinden
sind.
In einer Reihe von Anwendungsfällen wäre es jedoch von
Vorteil, wenn der Induktivitätswert zumindest in diskreten
Schritten verändert werden könnte.
Der Erfindung liegt die Aufgabe zugrunde, ein Halbleiter
element mit einer integrierten Induktivität anzugeben,
deren Induktivitätswert in diskreten Schritten verändert
werden kann.
Eine erfindungsgemäße Lösung dieser Aufgabe ist mit ihren
Weiterbildungen in den Patentansprüchen gekennzeichnet.
Es ist erkannt worden, daß bei einem Halbleiterelement, bei
dem in bzw. auf einem Halbleitersubstrat eine drei
dimensionale Anordnung realisiert ist, die die Geometrie
einer Spule, wie sie typischerweise für Induktivitäten
verwendet wird, "nachbildet", die Induktivität dadurch
variiert werden kann, daß Transistoren wenigstens mit
einem der ersten Bereiche verbunden sind, um die Spulen
länge bzw. -geometrie und damit den Induktivitätswert
entsprechend den einzelnen Schaltzuständen der Transistor
en zu variieren: Die "Länge der realisierten Spule" kann
beispielsweise dadurch variiert werden, daß verschiedene
getrennte Spulenabschnitte verbunden werden.
Die Erfindung wird nachstehend anhand von Ausführungsbei
spielen unter Bezugnahme auf die Zeichnung näher beschrie
ben, in der zeigen:
Fig. 1a und 1b Ersatzschaltbilder verschiedener
Halbleiterelemente,
Fig. 2a eine perspektivische Ansicht eines ersten
Ausführungsbeispiels eines erfindungsgemäßen
Halbleiterelements,
Fig. 2b eine Modifikation dieses Ausführungsbei
spiels,
Fig. 3 eine Draufsicht auf ein drittes Ausführungs
beispiel der Erfindung,
Fig. 4 eine Draufsicht auf ein viertes Ausführungs
beispiel der Erfindung, und
Fig. 5 einen Querschnitt durch ein fünftes Ausfüh
rungsbeispiel der Erfindung.
Die Fig. 1a und 1b zeigen Ersatzschaltbilder verschiedener
Möglichkeiten, mittels Transistoren T1 bis T3 sowie gege
benenfalls einer Logikschaltung L die Induktivität einer
Spulenanordnung, die aus mehreren Spulen Z besteht, zu
variieren.
Bei der in Fig. 1a gezeigten Anordnung schaltet die Lo
gikschaltung L einen oder mehrere der Transistoren T1 bis
T3 durch, so daß der oder die durchgeschalteten Transis
toren die Spule Z, zu der der jeweilige Transistor paral
lel geschaltet ist, "kurz schließt" bzw. überbrückt.
Bei der in Fig. 1b gezeigten Anordnung wird die Logik
schaltung L durch Durchschalten eines Transistors
T1 bis T3 eine Verbindung des jeweiligen Spulenendes mit
dem Bezugspotential des Halbleiterelements hergestellt, so
daß die restlichen Spulen Z "abgehängt".
Sämtliche Möglichkeiten für die Variation der Induktivität
können bei einem erfindungsgemäßen Halbleiterelement rea
lisiert werden, das im folgenden näher erläutert werden
wird.
In den folgenden Figuren ist durchgängig ein x,y,z-Koordi
natensystem eingezeichnet, dessen Koordinatenachsen x und
z in der Hauptoberfläche des Substrats liegen und dessen
y-Achse senkrecht auf der Hauptoberfläche steht.
Ferner werden in den Figuren jeweils gleiche Elemente mit
den selben Bezugszeichen versehen, so daß gegebenenfalls
auch eine nochmalige Beschreibung bereits beschriebener
Elemente verzichtet wird.
Fig. 2a zeigt eine perspektivische Ansicht eines ersten
Ausführungsbeispiels eines erfindungsgemäßen Halbleiter
elements, das ein Substrat 1 mit Hauptoberflächen 1′ und
1′′ aufweist. Auf der Hauptoberfläche 1′ ist eine planare
Leiterbahnstruktur 2′ integriert, die im wesentlichen
senkrecht zu einer in der Hauptoberfläche 1′ verlaufenden
Linie 3 angeordnet ist. Ohne Beschränkung des allgemeinen
Erfindungsgedankens ist die Linie 3 parallel zur z-Achse
des durchgängig verwendeten Koordinatensystems, während
die Bereiche 2′ parallel zur x-Achse sind.
Die Leitfähigkeit der (länglichen) Bereiche 2′ ist wesent
lich größer als die Leitfähigkeit des Substrats 1.
Ferner ist auf der Hauptoberfläche 1′ des Substrats 1 eine
isolierende Schicht 4 aufgebracht, auf deren freier Ober
fläche eine zu der Leiterbahnstruktur 2′ korrespondierende
Leiterbahnstruktur 2′′ aufgebracht ist. Die einzelnen Lei
terbahnen der Struktur 2′′ sind mit den zugeordneten Lei
terbahnen der Struktur 2′ durch Kanäle 5 in der isolieren
den Schicht 4 verbunden, die mit einem gut leitenden Mate
rial gefüllt sind. Die Kanäle 5 verlaufen nicht parallel
zur y-Achse, sondern schließen mit der y-Achse einen (po
sitiven bzw. negativen) spitzen Winkel ein.
Durch die dargestellte Anordnung wird eine "Spule" mit
einer durch die Geometrie und die Leitfähigkeit der gut
leitenden Leiterbahnen gegebenen Induktivität realisiert,
die leicht funktionell mit anderen in das Substrat 1 inte
grierten Elementen und insbesondere mit Transistoren T1
bis T3 verbunden werden kann. Diese Transistoren sowie
eine die Transitoren ansteuernde Logikschaltung L können
beispielsweise in der Hauptoberfläche 1′ oder in der ge
genüberliegenden Hauptoberfläche 1′′ oder auch - wie noch
erläutert werden wird - in einer Halbleiterschicht vorge
sehen werden, die auf der freien Oberfläche des Substrats
4 aufgebracht wird. Durch Durchschalten der Transitoren T1
bis T3 ist es möglich, die Induktivität entsprechend Fig. 1b
zu variieren.
Fig. 2b zeigt eine Modifikation des in Fig. 2a darge
stellten ersten Ausführungsbeispiels. Bei diesem Ausfüh
rungsbeispiel sind die Verbindungs-Leiterbahnen 5 nicht
"schräg" zu den Hauptoberflächen angeordnet; statt dessen
sind die einzelnen Leiterbahnen der Struktur 2′ unterein
ander durch Verbindungs-Leiterbahnen 21 in der dargestell
ten Weise verbunden.
Durch die dargestellte Anordnung wird ebenfalls eine "Spu
le" mit einer durch die Geometrie und die Leitfähigkeit
der gut leitenden Leiterbahnen gegebenen Induktivität re
alisiert, die leicht funktionell mit anderen in das Sub
strat 1 integrierten Elementen verbunden werden kann.
Diese - in Fig. 2b nicht dargestellten - Elemente können
beispielsweise in der Hauptoberfläche 1′ oder in der ge
genüberliegenden Hauptoberfläche 1′′ oder auch - wie noch
erläutert werden wird - in einer Halbleiterschicht vorge
sehen werden, die auf der freien Oberfläche des Substrats
4 aufgebracht wird.
Bei den vorstehend beschriebenen Ausführungsbeispielen
sind die länglichen Bereiche 2 längs einer geraden Linie 3
angeordnet. Selbstverständlich ist es auch möglich, die
geschlossenen Bereiche derart anzuordnen, daß sich eine
integrierte "Ringdrossel" ergibt. Fig. 3 zeigt eine
Draufsicht auf ein derartiges Ausführungsbeispiel.
Dabei sind zur Vereinfachung der Darstellung die Bereiche
2′ und 5 sowie die Verbindungs-Leiterbahnen nicht dar
gestellt.
Fig. 4 zeigt ein viertes Ausführungsbeispiel der Erfin
dung, bei der zwei voneinander unabhängige integrierte
Spulen kammartig derartig ineinander eingeschoben sind,
daß sich ein Übertrager bzw. ein integrierter Transforma
tor ergibt. Dargestellt sind wiederum die auf der freien
Oberfläche der isolierenden Schicht 4 vorgesehenen Leiter
bahnen 2′′, die durch nicht gezeigte Kanäle mit einer ent
sprechenden Struktur
auf einer Hauptoberfläche des Substrats
verbunden sind.
Fig. 5 zeigt ein fünftes Ausführungsbeispiel der Erfin
dung, bei der sowohl in einer Schicht 11 auf der Haupt
oberfläche 1′ als auch in einer halbleitenden Schicht 6
auf der freien Oberfläche der isolierenden Schicht 4
Schaltelemente, beispielsweise Transistoren 7 vorgesehen
sind, die die in der isolierenden Schicht 4 vorgesehenen
Durchgangskanäle 5 mit den auf den jeweiligen Oberflächen
vorgesehenen (nicht näher dargestellten) Leiterbahnen 2′
bzw. 2′′ verbinden.
Damit ist es möglich, eine diskret variable Induktivität
zu realisieren, die in ein Halbleiterelement integriert
ist. Die Induktivität wird durch entsprechendes Durch
schalten bzw. Sperren der einzelnen "Verbindungs-Transis
toren" dadurch geändert, daß aktive Bereiche zu- bzw.
abgeschaltet werden.
Die vorstehenden Ausführungsbeispiele sind durchgängig in
der sogenannten SOI-Technik realisierbar.
Hierzu wird auf der Hauptoberfläche 1′ des Halbleiter
wafers 1, beispielsweise eines einkristallinen Silizium
wafers, die planare Leiterbahnstruktur 2′ integriert.
Diese planare Leiterbahnstruktur 2′ kann mit sämtlichen in
der Halbleitertechnik gebräuchlichen Verfahren hergestellt
werden. Beispielsweise kann die planare Leiterbahnstruktur
2′ in der Art von IC-Leiterbahnen hergestellt werden;
ferner ist es möglich, die Bereiche entsprechend zu dotie
ren oder andere Materialien, wie polykristallines Material
auf ihnen abzuscheiden. Auch ist nicht nur die Verwendung
von Silizium als Substratmaterial möglich, selbstverständ
lich können auch III/V-Halbleiter eingesetzt werden.
Auf dieser Leiterbahnstruktur wird dann die isolierende
Schicht 4 ebenfalls mit den in der Halbleitertechnik ge
bräuchlichen Maßnahmen aufgebracht. Durch diese isolieren
de Schicht 4 werden die Kanäle 5 geätzt und die Kanäle mit
einem gut leitenden Material aufgefüllt, so daß die senk
rechten Verbindungsleitungen gebildet werden. Auf der
freien Oberfläche der isolierenden Schicht wird die korre
spondierende Leiterbahnstruktur 2′′ aufgebracht. Dies kann
ebenfalls mit bekannten Verfahrensschritten erfolgen.
Die weiteren (aktiven und/oder passiven) Bauelemente las
sen sich nicht nur auf der gleichen Hauptoberfläche 1′,
auf der auch die planare Leiterbahnstruktur 2′ aufgebracht
ist, sondern auch auf der gegenüberliegenden Hauptoberflä
che 1′′ des Substrats 1 oder auf der auf der korrespondie
renden Leiterbahnstruktur aufgebrachten weiteren halblei
tenden Schicht 6 integrieren. Die elektrische Verbindung
zwischen der erfindungsgemäß ausgebildeten Induktivität
und den weiteren Elementen kann dann durch leitende Kanäle
in dem Halbleitersubstrat hergestellt werden.
Selbstverständlich lassen sich die vorgenannten Verfah
rensschritte "nahezu beliebig" wiederholen, so daß auch
die Realisierung von "mehrstöckigen" Induktivitäten mög
lich ist.
Claims (9)
1. Halbleiterelement mit einer integrierten Induktivität,
die durch erste Bereiche mit einer ersten Leitfähigkeit
auf einem Substrat einer zweiten Leitfähigkeit gebildet
wird, die wesentlich kleiner als die erste Leitfähigkeit
ist, bei dem die ersten Bereiche (2′, 2′′) eine längliche
Form haben und entlang einer in einer Hauptoberfläche (1′)
liegenden Linie (3) voneinander in Richtung diese Linie
beabstandet sowie in wenigstens zwei Ebenen übereinander
angeordnet sind und die in unterschiedlichen Ebenen lie
genden ersten Bereiche (2′, 2′′) zur Bildung eines geschlos
senen Linienzugs von gut leitenden Bereichen durch annä
hernd senkrecht zu der Hauptoberfläche verlaufende zweite
Bereiche (5) zu geschlossenen Bereichen verbunden sind,
dadurch gekennzeichnet, daß zur Bildung einer variablen
Induktivität auf der anderen Hauptoberfläche des Substrats
(1) Schalttransistoren integriert sind, die im durchge
schalteten Zustand Teile der geschlossenen Bereiche kurz
schließen oder die im durchgeschalteten Zustand einen
Punkt der geschlossenen Bereiche mit einem anderen Schal
tungspunkt verbinden.
2. Halbleiterelement nach Anspruch 1,
dadurch gekennzeichnet, daß der andere Schaltungspunkt das
Bezugspotential des Halbleiterelements ist.
3. Halbleiterelement nach einem der Ansprüche 1 oder 2,
dadurch gekennzeichnet, daß die ersten und zweiten Be
reiche in Form eines spiralartig angeordneten Linienzugs
angeordnet sind.
4. Halbleiterelement nach Anspruch 3,
dadurch gekennzeichnet, daß die Achse des Linienzugs ring
förmig ausgebildet ist (Fig. 3).
5. Halbleiterelement nach Anspruch 3 oder 4,
dadurch gekennzeichnet, daß zur Bildung eines Übertragers
mit variablem Übertragungsfaktor wenigstens zwei spiral
artige Linienzüge zueinander versetzt und ineinandergrei
fend sowie durch Gebiete wesentlich schlechterer Leitfä
higkeit getrennt angeordnet sind (Fig. 5).
6. Halbleiterelement nach einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet, daß das Substrat ein Halbleiter
wafer aus Silizium oder einem III/V-Halbleiter ist, und
daß wenigstens die in einer Ebene angeordneten ersten
Bereiche (2′) aus dotiertem Substratmaterial, dotiertem
Polysilizium oder einem metallischen Material bestehen.
7. Halbleiterelement nach einem der Ansprüche 1 bis 6,
dadurch gekennzeichnet, daß in das Substrat weitere Ele
mente integriert sind, die mit der oder den Induktivitäten
funktionell verbunden sind.
8. Verfahren zur Herstellung eines Halbleiterelements
nach einem der Ansprüche 1 bis 7,
gekennzeichnet durch folgende Verfahrensschritte:
- - auf einer Oberfläche (1′) eines Substrats (1) wird eine planare Leiterbahnstruktur (2′) integriert,
- - auf der Leiterbahnstruktur (2′) wird eine isolierende Schicht (4) aufgebracht,
- - durch die isolierende Schicht werden Kanäle (5) geätzt,
- - die Kanäle werden mit einem gut leitenden Material auf gefüllt,
- - auf der freien Oberfläche der isolierenden Schicht (4) wird eine korrespondierende Leiterbahnstruktur (2′) aufge bracht, und
- - auf der anderen Oberfläche (1′′) des Substrats werden die Schalttransistoren und ggf. weitere Elemente, wie Tran sistorstrukturen integriert.
9. Verfahren nach Anspruch 8,
dadurch gekennzeichnet, daß auf der isolierenden Schicht
wenigstens eine weitere halbleitende Schicht (6) aufge
bracht wird, die zur Integration weiterer Elemente (7) wie
Transistorstrukturen geeignet ist.
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