DE3889650T2

DE3889650T2 - Integrierte Halbleiterschaltung mit einem Eingangsspannungsbegrenzer.

Info

Publication number: DE3889650T2
Application number: DE3889650T
Authority: DE
Inventors: Hiroshi Iwahashi
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-01-07
Filing date: 1988-12-29
Publication date: 1994-09-01
Anticipated expiration: 2008-12-30
Also published as: JPH0695545B2; EP0323643A3; JPH01179446A; EP0323643B1; EP0323643A2; US4937700A; KR950010870B1; DE3889650D1; KR890012385A

Description

Die vorliegende Erfindung betrifft eine integrierte Halbleiterschaltung und insbesondere eine integrierte Halbleiterschaltung mit einer Schaltung, welche bei einer an dieser extern angelegten Eingangsspannung, die höher als eine vorgegebene Spannung ist, die Eingangsspannung auf eine vorgegebene Spannung begrenzt und dann die begrenzte Eingangsspannung an eine interne Schaltung legt.
Eine integrierte Halbleiterschaltung verfügt über eine Vielzahl von Eingangsanschlüssen zum Empfang von extern angelegten Eingangssignalen. Bei manchen Typen integrierter Schaltungen dienen einige dieser Eingangsanschlüsse als Testsignal-Eingangsanschlüsse, welche beispielsweise für einen Test der integrierten Schaltung herangezogen werden. Wird an die Testsignal-Eingangsanschlüsse ein Testmodus-Einstellsignal gelegt, so ist die Halbleiterschaltung in einem Testmodus.
Ein IC-Paket bzw. ein Gehäuse, in dem die integrierte Halbleiterschaltung untergebracht ist, ist aufgrund der größeren Anzahl von Stiften größer. Der Preis der großen IC-Pakete steigt, und es ist schwierig, einen Schaltungsblock bei Verwendung solcher IC's klein auszuführen. Es ist deshalb eher erstrebenswert, eine kleine Anzahl von Eingangsanschlüssen zu erzielen. Wenn dagegen die Anzahl der verwendeten Stifte begrenzt ist, ist es wünschenswert, die externen Stifte so wirksam wie möglich zu nutzen, um für das verwendete IC-Paket möglichst viele Funktionen zu verwirklichen. Deshalb wird ein Eingangsanschluß zum Empfang sowohl eines üblichen Eingangssignals als auch eines Testmodus-Einstellsignals verwendet.
In einer solchen integrierten Halbleiterschaltung sind eine Eingangsschaltung zur Erkennung eines üblichen Eingangssignals, wie z.B. einen TTL-Pegel, und eine Hochspannungsdetektorschaltung zur Erkennung eines auf einer hohen Spannung liegenden Testmodus-Einstellsignals beide mit einem Eingangsanschluß verbunden. Die Eingangsschaltung ist in der Lage, entsprechend dem Potential des üblichen Eingangssignals ein auf dem Pegel logisch "0" oder "1" liegendes Signal abzugeben. In dem Fall, in dem die Spannung eines Eingangssignals zwischen 0 V und 5 V liegt, liegt eine für die Eingangsschaltung typische Umschaltschwelle etwa bei +1,5 V, um auf Standard-TTL-Eingangsspannungen anzusprechen. Beträgt die übliche Eingangsspannung weniger als +1,5 V, so liegt der Ausgang der Eingangsschaltung auf logisch "0". Ist die übliche Eingangsspannung höher als +1,5 V, so liegt der Ausgang der Eingangsschaltung auf logisch "1". Die Hochspannungsdetektorschaltung erkennt z.B. ein Testmodus-Einstellsignal von 12 V. Die Hochspannungsdetektorschaltung hat eine sehr hohe Umschaltschwelle, z.B. +9 V. Beträgt die Eingangsspannung weniger als +9 V, so liegt der Ausgang der Hochspannungsdetektorschaltung auf logisch "0". Ist die Eingangsspannung höher als +9 V, so liegt der Ausgang der Hochspannungsdetektorschaltung auf logisch "1". Wird also ein Testmodus-Einstellsignal von 12 V an den Eingangsanschluß gelegt so generiert die Hochspannungsdetektorschaltung ein Hochspannungsdetektorsignal mit dem logischen Pegel "0". Liegt das Hochspannungsdetektorsignal auf logisch "1", so befindet sich die integrierte Halbleiterschaltung in einem Testmodus. Wird das auf einer hohen Spannung liegende Testmodus-Einstellsignal nicht an den Eingangsanschluß gelegt so generiert die Hochspannungsdetektorschaltung ein Signal auf logisch "0". Wird das auf einer hohen Spannung liegende Testmodus-Einstellsignal nicht an den Eingangsanschluß gelegt, so wird die integrierte Halbleiterschaltung nicht in einen Testmodus gesetzt und arbeitet im Normalmodus.
Die in integrierten Halbleiterschaltungen verwendeten MOS- Transistoren sind in den letzten Jahren immer kleiner geworden, um höhere Integrationsdichten zu erzielen und die Kosten zu senken. Der Fortschritt in der Miniaturisierungstechnik macht eine dünnere Ausführung der Gate-Isolierschichten bzw. -filme der auf einem Halbleiterchip ausgeformten MOS-Transistoren erforderlich. Der Grund hierfür ist, daß die aufgrund der Miniaturisierung verkürzte Kanallänge des MOS-Transistors eine dünne Gate- Isolierschicht braucht, um gute Transistoreigenschaften aufrechtzuerhalten. Die dünnere Gate-Isolierschicht bewirkt jedoch eine niedrigere Durchbruchspannung der Gate- Isolierschicht. Im Fall der miniaturisierten integrierten Halbleiterschaltungen besteht deshalb die Gefahr, daß das an den Eingangsanschluß gelegte Hochspannungs-Testmodus- Einstellsignal die Gate-Isolierschicht des MOS-Transistors in der Eingangsschaltung beschädigt.
Derzeit sind MOS-Transistoren, deren Gate-Isolierfilm 200 Å dick ist, erfolgreich entwickelt worden und werden allmählich in der Praxis eingesetzt. Wird beispielsweise eine hohe Spannung von 12 V an das Gate eines solchen Transistors gelegt, so erreicht ein an der Gate-Isolierschicht angelegtes Magnetfeld 6 MV/cm. Unter einem derartigen Magnetfeld könnte kein Durchbruch der Gate-Isolierschicht des Transistors eintreten, jedoch wäre eine Verschlechterung der Isolierleistung der Gate-Isolierschicht unvermeidlich. Änderungen der Prozeßparameter während der Fertigungsphase der integrierten Halbleiterschaltungen würden Fehler in den Gate-Isolierschichten der hergestellten Transistoren verursachen. Solche defekten Gate-Isolierschichten würden bei Anlegen der Spannung von 12 V beschädigt werden.
Das Durchbruchproblem der Gate-Isolierschicht kann auf einfache Weise gelöst werden, indem man den Spannungswerte des Testmodus-Einstellsignals senkt. Diese Maßnahme bringt jedoch das folgende Problem mit sich. Wird der Spannungswert des Testmodus-Einstellsignals gesenkt, muß die Umschaltschwelle zur Begrenzung der logischen Pegel "0" und "1" in der Hochspannungsdetektorschaltung ebenfalls gesenkt werden, um die abgesenkte Spannung des Testmodus- Einstellsignals zu erkennen. Dies resultiert in einer Verringerung der Differenz zwischen der Umschaltschwelle der Eingangsschaltung und derjenigen der Hochspannungsdetektorschaltung. Wenn bei einer derart verringerten Differenz die Eingangssignalspannung plötzlich, beispielsweise bedingt durch Störspannungen, ansteigt, kann die Hochspannungsdetektorschaltung das Eingangssignal irrtümlich als ein Testmodus-Einstellsignal erkennen, so daß die im Normalmodus arbeitende integrierte Halbleiterschaltung irrtümlich in einen Testmodus gebracht werden würde. Das Eingangssignal geht unvermeidlich von einem positiven Überschwingen einher. Dieses Überschwingen ist besonders hoch, wenn das Eingangssignal plötzlich ansteigt. Ist die Umschaltschwelle der Hochspannungsdetektorschaltung niedrig, würde ein solch hohes Überschwingen ebenfalls irrtümlich als ein Testmodus-Einstellsignal erkannt werden. Aus den obigen Gründen ist die Verwendung einer niedrigen Einstellspannung für den Testmodus nicht wünschenswert.
Wie oben beschrieben, beinhaltet die Vorgehensweise, welche die Verwendung eines Eingangsanschlusses für zwei Schaltungen mit unterschiedlichen Umschaltschwellen vorsieht, aufgrund der obigen Probleme Schwierigkeiten in der Praxis: Den Durchbruch der Gate-Isolierschicht des Transistors und die falsche Operation der Hochspannungsdetektorschaltung.
Die zum Stand der Technik gehörige EP-A-0 171 495 beschreibt eine MOS-Transistorschaltung mit Durchbruchschutz. Bei dieser Schaltung sind ein Widerstand und eine Schutzschaltung zwischen einem Eingangsanschluß und einer Transistorschaltung eingeschaltet.
Des weiteren beschreibt die zum Stand der Technik gehörige EP-A-0 239 844 eine integrierte Halbleiterschaltung, bei welcher der Source-Drain-Pfad eines Transistors zwischen einem Eingangsanschluß und einer Eingangsschaltung eingeschaltet ist.
Die Verwendung eines Eingangsschutzgerät in Form eines lateralen NPN-Transistors ist aus der Veröffentlichung von Glasser et al., "The design and analysis of VLSI circuits" (Konstruktion und Analyse von VLSI- (höchstintegrierten)- Schaltungen), erste Ausgabe 1985, Addison-Wesley, S. 298 bis 301, bekannt.
Schließlich beschreibt die zum Stand der Technik gehörige EP-A2-0 238 283 eine Hochspannungsdetektorschaltung, welche sich eines spezifischen Betriebstestmodus bedient, bei dem ein ein normales Eingangssignal um einen vorgegebenen Wert übersteigendes spezielles Modussignal an einen Steueranschluß gelegt wird.
Es ist eine Aufgabe der vorliegenden Erfindung, eine integrierte Halbleiterschaltung bereitzustellen, welche sich zur Miniaturisierung eignet und einem einzigen Eingangsanschluß gestattet, für zwei Schaltungen mit unterschiedlichen Umschaltschwellen verwendet zu werden, wobei sie frei bleibt von falschen Operationen.
Zur Lösung der obigen Aufgabe wird eine Halbleitervorrichtung gemäß Anspruch 1 bereitgestellt.
Bei einer derartigen Anordnung verhindert die Spannungsbegrenzungsschaltung eine die vorgegebene an die erste Schaltung gelegte Spannung überschreitende Spannung. Es tritt kein Durchbruch der Gate-Isolierschicht des MOS- Transistors ein, und es läßt sich eine Verbesserung der Packungsdichte erzielen.
Die der vorliegenden Erfindung entsprechende integrierte Halbleiterschaltung umfaßt außerdem eine zweite Schaltung mit einer höheren Detektorspannung als eine Detektorspannung der ersten Schaltung zur Erkennung eines binären Zustands des Eingangssignals des Eingangsanschlusses.
Durch das obige Merkmal verhindert die Spannungsbegrenzungsschaltung, daß eine eine vorgegebene Spannung überschreitende Spannung an die erste Schaltung gelegt wird. Die am Eingangsanschluß liegende Spannung wird unmittelbar an die zweite Schaltung gelegt. Die Erkennungsspannung der zweiten Schaltung kann deshalb viel höher eingestellt werden als die Erkennungsspannung der ersten Schaltung. Folglich kann selbst in miniaturisierten integrierten Schaltungen ein Eingangsanschluß für zwei verschiedene Schaltungen mit unterschiedlichen Erkennungsspannungen verwendet werden, die zur Bestimmung eines binären Zustand des Eingangssignals, d.h. logisch "0" oder "1", ohne jegliche Beeinträchtigung der Zuverlässigkeit der integrierten Schaltungen herangezogen werden.
Diese Erfindung wird anhand der nachfolgenden detaillierten Beschreibung in Zusammenhang mit den beiliegenden Zeichnungen erläutert; es zeigen:
Fig. 1 einen Schaltplan einer integrierten Halbleiterschaltung entsprechend einer ersten Ausführungsform der vorliegenden Erfindung;
Fig. 2 einen Schaltplan einer integrierten Halbleitrschaltung entsprechend einer zweiten Ausführungsform der vorliegenden Erfindung, bei welcher eine zusätzliche Spannungsbegrenzungsschaltung verwendet ist;
Fig. 3 einen Schaltplan einer integrierten Halbleiterschaltung entsprechend einer dritten Ausführungsform der vorliegenden Erfindung, bei welcher zusätzlich eine elektrostatische Entladungsschutzschaltung;
Fig. 4A eine Schnittansicht des Aufbaus eines in der Eingangsschutzschaltung für die integrierte Schaltung gemäß Fig. 1 enthaltenen NPN-Transistors; und
Fig. 4B eine Schnittansicht einer gategesteuerten Diode in der Eingangsschutzschaltung für die integrierte Schaltung gemäß Fig. 1.
Die Fig. 1 zeigt eine integrierte Halbleiterschaltung entsprechend einer ersten Ausführungsform der vorliegenden Erfindung. In der Schaltung empfängt ein Eingangsanschluß 11 ein normales Eingangssignal, z.B. ein TTL-Pegelsignal und ein Testmoduseinstellsignal zur Einstellung eines Testmodus der integrierten Schaltung. Befindet sich die integrierte Schaltung in einem Normalmodus, so wird an den Eingangsanschluß 11 ein übliches Eingangssignal von 5 V gelegt. Um die integrierte Schaltung in einen Testmodus zu 25 versetzen, wird ein Testmoduseinstellsignal von 12 V an den Eingangsanschluß gelegt. Der Eingangsanschluß 11 ist mit einer Eingangsschaltung 13 über eine Eingangsspannungsbegrenzungsschaltung 12 verbunden. Die Spannungsbegrenzungsschaltung 12 begrenzt eine an die Eingangsschaltung 13 gelegte Spannung, um zu verhindern, daß eine die vorgegebene Spannung überschreitende Spannung an die Eingangsschaltung 13 gelegt wird.
Die Eingangsspannungsbegrenzungsschaltung 12 umfaßt einen N-Kanal-MOS-Transistor T1 des Verarmungstyps. Der Drain des Transistors T1 ist mit dem Eingangsanschluß 11 gekoppelt. Die Source des Transistors T1 ist mit dem Eingangsknoten der Eingangsschaltung 13 verbunden. Das Gate des Transistors T1 ist mit einem Anschluß der Versorgungsspannung VC (z.B. 5 V) verbunden. Die Eingangsschaltung 13 erkennt den logischen Zustand eines normalen an den Eingangsanschluß 11 gelegten Eingangssignals. Ist ein Eingangssignal kleiner als +1,5 V, erzeugt die Eingangsschaltung 13 ein Ausgangssignal Vout mit dem logischen Pegel "0". Ist es größer als +1,5 V, so erzeugt die Eingangschaltung 13 ein Ausgangssignal Vout mit dem logischen Pegel "1". Das Ausgangssignal Vout wird an eine interne Schaltung gelegt (nicht dargestellt)
Der Eingangsanschluß 11 ist außerdem mit einer Hochspannungserkennungsschaltung 14 verbunden. Diese Schaltung 14 erkennt ein auf einer hohen Spannung liegendes z.B. +12 V, Testmoduseinstellsignal. Wird das Hochspannungstestmoduseinstellsignal an den Eingangsanschluß 11 gelegt, so erzeugt die Hochspannungserkennungsschaltung 14 ein Erkennungssignal P mit dem logischen Pegel "1". Liegt ein solches Hochspannungssignal nicht an, so erzeugt sie ein Signal P mit dem logischen Pegel "0". Genauer ausgedrückt bedeutet dies, daß bei einem Eingangssignal unter +9 V die Hochspannungserkennungsschaltung 14 das auf logisch "0" liegende Signal P erzeugt. Bei über +9 V erzeugt sie das auf logisch "1" liegende Signal P. Das Erkennungssignal P wird an eine interne Schaltung gelegt. Liegt das Signal P auf logisch "1", so befindet sich die interne Schaltung in einem Testmodus.
In der so aufgebauten integrierten Halbleiterschaltung wird die durch die Eingangsspannungsbegrenzungsschaltung 12 begrenzte Spannung an die Eingangsschaltung 13 gelegt. Unter der Annahme, daß die Schwellenspannung des Transistors T1 Vth1 beträgt, begrenzt die Eingangsspannungsbegrenzungsschaltung 12 die an der Eingangsschaltung 13 liegende Eingangsspannung auf eine Spannung von (VC - Vth1). In dem Fall, in dem beispielsweise die Versorgungsspannung VC 5 V und die Schwellenspannung Vth1 -2 V beträgt, ergibt sich die begrenzte Spannung zu
VC - Vth1 = 5 V - (-2 V) = 7 V.
Dementsprechend steigt die an den Eingangsknoten der Eingangsschaltung 13 gelegte Spannung selbst dann nicht über 7 V, wenn ein Testmoduseinstellsignal von 12 V an den Eingangsanschluß 11 gelegt wird. Es sei eine Potentialdifferenz zwischen Gate und Drain des Transistors T1 angenommen. Nunmehr wird angenommen, daß die an den Eingangsanschluß 11 gelegte Spannung 12 V und die Versorgungsspannung VC 5 V beträgt. Die Potentialdifferenz zwischen Gate und Drain ist: 12 V - 5 V = 7 V. Die Potentialdifferenz ist gleich der an die Eingangsschaltung 13 gelegten Spannung. Folglich wird auch bei diesem Transistor T1 die Gate-Isolierschicht nicht beschädigt. Die an das Gate des Transistors T1 gelegte Spannung kann niedriger sein als die Versorgungsspannung VC. Das Gate des Transistors T1 kann beispielsweise mit dem Anschlußpunkt der beiden in Reihe zwischen dem Anschluß der Versorgungsspannung VC und dem Masseanschluß eingeschalteten Widerstände gekoppelt sein. Ist in diesem Fall die an das Gate des Transistors T1 gelegte Spannung VG, dann begrenzt die Eingangsspannungsbegrenzungsschaltung 12 die Eingangsspannung der Eingangsschaltung 13 auf (VG - Vth1) . Zu diesem Zeitpunkt wird eine Potentialdifferenz zwischen Gate und Drain des Transistors T1 größer als in dem Fall, in dem die Versorgungsspannung VC an das Gate des Transistors T1 gelegt wird. Aus diesem Grund muß die Gatespannung VG des Transistors T1 mit einem solchen Wert gewählt werden, daß sie die Isolierschicht des Transistors T1 nicht beschädigt. Der N-Kanal-MOS-Transistor T1 des Verarmungstyps kann durch einen N-Kanal-MOS-Transistor des Anreicherungstyps ersetzt werden. Wird das Gate dieses Transistors mit dem Anschluß der Versorgungsspannung VC verbunden und seine Schwellenspannung Vth2 auf 1 V gesetzt so wird die Eingangsspannung der Eingangsschaltung 13 auf 4 V begrenzt da VC - Vth2 = 5 V - 1 V = 4 V.
Die Eingangsschaltung 13 umfaßt kaskadiert geschaltete CMOS-Inverter 131 und 132. Der CMOS-Inverter 131 als eine erste Stufe enthält P- und N-Kanal-MOS-Transistoren Q1 und Q2. Die durch die Eingangsspannungsbegrenzungsschaltung 12 begrenzte Spannung wird an die Gates dieser Transistoren Q1 und Q2 gelegt. Deshalb wird die Gate-Isolierschicht jedes Transistors nicht beschädigt.
Die Spannung am Eingangsanschluß 11 wird direkt ohne jegliche Einschränkung an die Hochspannungserkennungsschaltung 14 gelegt. Die Hochspannungserkennungsschaltung 14 erkennt ein Testmoduseinstellsignal von 12 V.
Die Hochspannungserkennungsschaltung 14 umfaßt P-Kanal- MOS-Transistoren Q11 bis Q13 des Anreicherungstyps, N- Kanal-MOS-Transistoren Q14 des Anreicherungstyps und CMOS- Inverter I1 und I2. Die Source des Transistors Q11 ist mit dem Eingangsanschluß 11 gekoppelt. Gate und Drain des Transistors Q11 sind beide mit der Source des Transistors Q12 gekoppelt. Gate und Drain des Transistors Q12 sind mit der Source des Transistors Q13 gekoppelt. Das Gate des Transistors Q13 ist mit dem Anschluß der Versorgungsspannung VC verbunden. Der Drain des Transistors Q13 ist mit dem Drain des N-Kanal-MOS-Transistors Q14 verbunden. Gate und Source dieses Transistors Q14 sind jeweils mit dem Anschluß der Versorgungsspannung VC und einem Masseanschluß verbunden. Ein Anschlußknoten A der Transistoren Q13 und Q14 ist mit einem Eingangsknoten des CMOS-Inverters I1 verbunden. Ein Ausgangsknoten B des CMOS-Inverters I1 ist mit einem Eingangsknoten des CMOS-Inverters 12 verbunden. Der CMOS-Inverter I2 generiert das Erkennungssignal P dieser Hochspannungserkennungsschaltung 14
In der Hochspannungserkennungsschaltung 14 wird die Spannung am Eingangsanschluß 11 mittels des Transistors Q11 um den Absolutwert der Schwellenspannung des Transistors Q11 reduziert und an die Source des Transistors Q12 gelegt. Analog wird die Sourcespannung des Transistors Q12 mittels dieses Transistors Q12 um den Absolutwert der Schwellenspannung des Transistors Q12 reduziert und an die Source des Transistors Q13 gelegt. Der Transistor Q13 wird eingeschaltet, wenn seine Sourcespannung um den Absolutwert der Schwellenspannung des Transistors Q13 höher als die Versorgungsspannung VC ist, und abgeschaltet, wenn sie unterhalb der Schwellenspannung liegt. Der Transistor Q14 befindet sich stets im eingeschalteten (ON) Zustand.
Demzufolge ändert sich der logische Zustand am Knoten A von logisch "0" nach logisch "1", wenn die an den Eingangsanschluß 11 gelegte Spannung höher ist als der Gesamtwert der Summe aus den Absolutwerten der Schwellenspannungen der Transistoren Q11 bis Q13 und der Versorgungsspannung VC. Folglich ändert sich der logische Zustand am Ausgangsknoten B des Inverters I1 von logisch "1" nach logisch "0", und der am Ausgangsknoten C des Inverters I2 ändert sich von logisch "0" nach logisch "1".
Liegt die Spannung am Knoten C, d.h. das Erkennungssignal P, auf logisch "1", so befindet sich diese integrierte Halbleiterschaltung im Testmodus.
In einer Hochspannungserkennungsschaltung 14 wird die Gate-Isolierschicht jedes Transistors selbst dann nicht beschädigt, wenn eine Spannung von 12 V an den Eingangsanschluß 11 gelegt wird. Der Grund hierfür wird anhand eines Falls beschrieben, bei dem die Schwellenspannung jedes der Transistoren Q11, Q12 und Q13 auf -1 V liegt.
Wird das Testmoduseinstellsignal von 12 V an den Eingangsanschluß 11 gelegt, so beträgt die Sourcespannung des Transistors Q12, d.h. die Gate- und Drainspannung des Transistors Q11, 11 V, und die Sourcespannung des Transistors Q13, d.h. die Gate- und Drainspannung des Transistors Q12, beträgt 10 V. Die Potentialdifferenz zwischen Gate und Source des Transistors Q11 beträgt 1 V, und die Potentialdifferenz zwischen Gate und Source des Transistors Q12 beträgt ebenfalls 1 V. Deshalb werden bei Anlegen einer Spannung von 12 V an den Eingangsanschluß 11 die Gate-Isolierschichten der Transistoren Q11 und Q12 nicht beschädigt. Das Gate des Transistors Q13 ist mit der Versorgungsspannung VC, d.h. 5 V, gespeist worden, und seine Source liegt auf 10 V. Deshalb beträgt die Potentialdifferenz zwischen Gate und Source des Transistors Q13 nur 5 V, und deshalb wird die Gate-Isolierschicht dieses Transistors Q13 ebenfalls nicht beschädigt.
Die Spannung am Knoten A wird durch das Leitwertverhältnis der Transistoren Q11 bis Q13 zu demjenigen des Transistors Q14 bestimmt. Sind 12 V an den Eingangsanschluß 11 gelegt, so fließt Strom vom Eingangsanschluß 11 über die Transistoren Q11 bis Q14 zum Masseanschluß. Folglich sind die tatsächlichen Sourcespannungen der Transistoren Q12 und Q13 niedriger als 11 V bzw. 10 V. Die Spannung am Knoten A ist durch den Transistor Q14 niedriger als 10 V. Dementsprechend wird die an die Gates der P- und N-Kanal-MOS- Transistoren des Anreicherungstyps Q21 und Q22 gelegte Spannung niedriger als 10 V. Somit werden die Gate-Isolierschichten dieser Transistoren nicht beschädigt. Die Spannung am Knoten A kann durch Änderung des Leitwerts des Transistors Q14 auf eine beliebige unter 10 V liegende Spannung eingestellt werden.
Wie aus der obigen Beschreibung zu ersehen ist, werden in der obenbeschriebenen Hochspannungserkennungsschaltung 14 bei Vorliegen eines Hochspannungs-Testmoduseinstellsignals am Eingangsanschluß 11 die Gate-Isolierschichten der darin enthaltenen Transistoren nicht beschädigt.
Die P-Kanal-MOS-Transistoren Q11 und Q12 können gegen N- Kanal-MOS-Transistoren ausgetauscht werden, deren Gate und Drain miteinander gekoppelt sind. Insbesondere ist der Eingangsanschluß 11 mit Drain und Gate des ersten N-Kanal- MOS-Transistors und die Source des ersten Transistors mit Drain und Gate des zweiten N-Kanal-MOS-Transistors verbunden. Die Source des zweiten Transistors ist mit der Source des P-Kanal-MOS-Transistors Q13 verbunden. Die Wannenzonen der P-Kanal-MOS-Transistoren Q11 und Q12 sind voneinander getrennt. Da bei einer solchen Schaltung des ersten und zweiten Transistors keine Notwendigkeit der Trennung der Wannenzonen dieser Transistoren besteht, verringert sich die Fläche, die von der Hochspannungserkennungsschaltung 14 in der Halbleiterschaltung belegt wird.
Die Fig. 2 zeigt eine zweite Ausführungsform der vorliegenden Erfindung, in welcher diese auf eine integrierte Halbleiterschaltung angewendet wird, deren MOS-Transistoren dünnere Gate-Isolierschichten aufweisen. Ein wesentlicher Unterschied des Schaltungsaufbaus gemäß Fig. 2 gegenüber demjenigen gemäß Fig. 1 besteht in der Eingangsspannungsbegrenzungsschaltung 12.
Die Eingangsspannungsbegrenzungsschaltung 12 enthält zusätzlich zu dem N-Kanal-MOS-Transistor des Verarmungstyps T1 einen N-Kanal-MOS-Transistor des Verarmungstyps T10 und einen N-Kanal-MOS-Transistor des Anreicherungstyps T12. Der Drain des Transistors T10 ist mit dem Eingangsanschluß 11, und Gate und Drain des Transistors sind untereinander verbunden. Die Source des Transistors T10 ist mit dem Drain des Transistors T1 verbunden. Das Gate dieses Transistors T1 ist mit dem Anschluß der Versorgungsspannung VC, und seine Source ist mit dem Eingangsknoten der Eingangsschaltung 13 verbunden. Der Drain des Transistors T12 ist mit dem Masseanschluß gekoppelt. An das Gate des Transistors T12 wird das Erkennungssignal P der Hochspannungserkennungsschaltung 14 gelegt. Der Transistor T12 wird durch das Erkennungssignal P der Hochspannungserkennungsschaltung 14 geschaltet.
Wenn das auf einer hohen Spannung liegende Testmoduseinstellsignal an den Eingangsanschluß 11 gelegt wird, geht das Erkennungssignal P der Schaltung 14 nach logisch "1", so daß der Transistor T12 eingeschaltet wird. Im eingeschalteten (ON) bzw. leitenden Zustand des Transistors T12 kann eine an der Eingangssschaltung 13 liegende Eingangsspannung auf eine geeignet niedrige Spannung eingestellt werden, welche durch das Leitwertverhältnis jedes der Transistoren T10, T1 und T12 bestimmt wird. Eine Spannung an einem Anschlußpunkt der Transistoren T10 und T1 kann ebenfalls in dem Umfang auf eine kleine Spannung eingestellt werden, so daß der Durchbruch der Gate-Isolierschichten der Transistoren T10 und T1 verhindert wird. Die Wahl erfolgt durch geeignete Wahl des Leitwertes jedes der Transistoren T10, T1 und T12.
In der zweiten Ausführungsform ist das Einschalten des Transistors T12 gegenüber dem Moment geringfügig verzögert, in dem ein auf hoher Spannung liegendes Testmoduseinstellsignal an den Eingangsanschluß 11 gelegt wird. Die Verzögerungszeit ist gleich der Ansprechzeit der Hochspannungserkennungsschaltung 14, d.h. der Zeitspanne von dem Moment an, in dem das Testmoduseinstellsignal an den Eingangsanschluß 11 gelegt wird, bis zu dem Zeitpunkt, in dem das Erkennungssignal P den Pegel logisch "1" annimmt. Während dieser Verzögerungszeit liegt weiterhin die Spannung VC - Vth1 an der Eingangsschaltung 13. Der Durchbruch der Gate-Isolierschicht ist jedoch zeitabhängig. Mit anderen Worten, für den Durchbruch der Gate-Isolierschicht muß eine hohe Spannung eine relativ lange Zeitspanne anliegen. Dies ist als TDDB (Time Dependent Dielectric Breakdown: zeitabhängiger dielektrischer Durchbruch) bekannt. Deshalb kann die in der Fig. 2 dargestellte Eingangsspannungsbegrenzungsschaltung 12 den Durchbruch der Gate-Isolierschicht in der Eingangsschaltung 13 verhindern.
In der Eingangsspannungsbegrenzungsschaltung 12 ist die an das Gate des N-Kanal-MOS-Transistors des Verarmungstyps T1 gelegte Spannung nicht immer die Versorgungsspannung VC, sondern kann auch eine beliebige andere niedrigere Spannung als diese sein. Der N-Kanal-MOS-Transistor des Verarmungstyps T1 kann durch einen N-Kanal-MOS-Transistor des Anreicherungstyps ersetzt werden. Während die Transistoren T10 und T1 in der Eingangsspannungsbegrenzungsschaltung 12 verwendet werden, kann einer von diesen sowie der Transistor T12 herangezogen werden.
Eine dritte Ausführungsform der vorliegenden Erfindung ist in der Fig. 3 dargestellt. Die integrierte Halbleiterschaltung entspricht dem Schaltungsaufbau der Fig. 1 mit einer elektrostatischen Entladungsschutzschaltung 15 zum Schutz der integrierten Schaltung bei elektrostatischer Entladung. Die Schutzschaltung 15 umfaßt einen NPN-Transistor 20, einen Widerstand 21 und eine gategesteuerte Diode 22.
Wie aus der Fig. 4A zu ersehen ist, besteht der NPN-Transistor 20 aus einem Paar N&spplus;-Halbleiterzonen 32 und 33, welche im Oberflächenbereich eines Halbleitersubstrats des P- Typs 31 ausgeformt sind; die Zone ist mit dem Eingangsanschluß 11 und die Zonne 33 mit einem Masseanschluß verbunden. Das Substrat 31 und die Zonen 32 und 33 sollen als Basis, Kollektor bzw. Emitter des NPN-Transistors 20 dienen. Wie aus der Fig. 4A ersichtlich, enthält die gategesteuerte Diode 22 eine N&spplus;-Zone 34 und eine P&spplus;-Zone 35, welche im Oberflächenbereich des Halbleitersubstrats des P-Typs 31 ausgeformt sind. Die Zone 34 ist über den Widerstand 21 mit dem Eingangsanschluß 11 verbunden, während die Zone 35 mit dem Masseanschluß verbunden ist. Diese Zonen 34 und 35 dienen als Kathode und Anode der gategesteuerten Diode 22. Die gategesteuerte Diode 22 enthält des weiteren eine Gate- bzw. Steuerelektrode 36, welche die N&spplus;-Zone 34 mittels einer Gate-Isolierschicht (nicht dargestellt) überlappt. Die P&spplus;-Zone 35 ist in einem vorgegebenen Abstand zur Zone 34 angeordnet. Die Steuerelektrode 36 ist mit dem Anschluß der Versorgungsspannung VC verbunden. Wenn für das integrierte Schaltungssystem eine Spannungsversorgung bereitgestellt wird, wird die Versorgungsspannung VC konstant an die Steuerelektrode der Diode 22 gelegt. Die Durchbruchspannung der Zone 34 ist deshalb relativ hoch. Unterliegt die integrierte Halbleiterschaltung der elektrostatischen Entladung (ESD - Electrostatic Discharge), während diese beispielsweise transportiert oder in ein System installiert wird, ist die Durchbruchspannung der N&spplus;-Zone 34 der gategesteuerten Diode 22 relativ niedrig. Es ist zu beachten, daß eine die Durchbruchspannung der N&spplus;-Zone 34 überschreitende Spannung nicht an die Eingangsbegrenzungsschaltung 12 und die Hochspannungserkennungsschaltung 14 gelegt werden kann, und somit ist die Schaltung mit der niedrigeren Durchbruchspannung noch unempfindlicher gegenüber ESD. Ist die integrierte Schaltung von der Spannungsquelle getrennt, so liegt der Spannungsquellenanschluß der integrierten Schaltung auf derselben Spannung wie das Substrat. Somit ist die Spannung der von der Spannungsquelle getrennten Steuerelektrode 36 niedriger als die Spannung der Steuerelektrode 36, an der die Versorgungsspannung VC angelegt ist. Somit wird die Durchbruchspannung der N&spplus;-Zone 34 gesenkt, wenn die integrierte Schaltung von der Spannungsquelle getrennt ist.
Somit wird nur in einer Situation hoher Wahrscheinlichkeit, daß der Eingangsanschluß 11 ESD ausgesetzt ist, die Durchbruchspannung der Schutzschaltung 15 niedrig und in der entgegengesetzten Situation hoch eingestellt.
Deshalb kann ein Durchbruch der Schutzschaltung 15 selbst dann verhindert werden, wenn ein auf einer hohen Spannung liegendes Testmoduseinstellsignal an den Eingangsanschluß 11 gelegt wird, und es wird ein hinreichender Schutz gegen ESD erzielt. Der NPN-Transistor 20 stellt einen Strompfad für den hohen Strom bereit, welcher zum Zeitpunkt des Durchbruchs der Schutzschaltung verursacht wird. Es ist offensichtlich, daß die elektrostatische Entladungsschutzschaltung 15 auf die integrierte Schaltung der Fig. 2 anwendbar ist.
Wie aus der obigen Beschreibung zu ersehen ist, kann eine weitergehende Miniaturisierung der Halbleiterelemente ver-15 wirklicht werden, ohne daß ein Durchbruch von deren Gate- Isolierschichten stattfindet. Da eine große Potentialdifferenz zwischen der Schaltschwelle der Eingangsschaltung und der der Hochspannungserkennungsschaltung erreicht wird, können das Eingangssignal und das auf einer hohen Spannung liegende Testmoduseinstellsignal korrekt erkannt werden.

Claims

1. Integrierte Halbleiterschaltung, welche einen Eingangsanschluß (11), eine erste auf ein an den Eingangsanschluß (11) gelegtes Signal ansprechende Schaltung (13) und eine Eingangsspannungs-Begrenzungseinrichtung (12) zur Begrenzung der an die erste Schaltung (13) gelegten Spannung auf eine vorgegebene Spannung umfaßt, wobei die Eingangsspannungs-Begrenzungseinrichtung (12) zwischen dem Eingangsanschluß (11) und der ersten Schaltung (13) eingeschaltet ist, dadurch gekennzeichnet, daß die Eingangsspannungs- Begrenzungseinrichtung (12) einen N-Kanal-MOS-Transistor (T1, T10), welcher mit einem Drain mit dem Eingangsanschluß (11); mit einer Source mit der ersten Schaltung (13) und einem Gate mit einer vorgegebenen konstanten Spannung (Vc) gekoppelt ist, und eine zweite Schaltung (14) mit einer zweiten Erkennungsspannung, welche höher ist als eine erste Erkennungsspannung der ersten Schaltung (13) zur Erkennung eines binären Zustands des Eingangssignals, die mit einem Knoten zwischen dem Eingangsanschluß (11) und der Eingangsspannungs-Begrenzungseinrichtung (12) verbunden ist, um auf das an den Eingangsanschluß (11) gelegte Signal anzusprechen, umfaßt.

2. Integrierte Halbleiterschaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß das Gate des N-Kanal-MOS- Transistors (T1) mit einem Versorgungsspannungsanschluß der integrierten Halbleiterschaltung verbunden ist.

3. Integrierte Halbleiterschaltung gemäß Anspruch 1 oder 2, dadurch gekennzeichnet, daß der N-Kanal-MOS-Transistor (T1) ein MOS-Transistor des Verarmungstyps ist.

4. Integrierte Halbleiterschaltung gemäß einem der Ansprüche 1 bis 3, dadurch gekennzeichnet daß sich die integrierte Halbleiterschaltung in einem Testmodus befindet, wenn eine an den Eingangsanschluß (11) gelegte Spannung höher ist als die Erkennungsspannung der zweiten Schaltung (14).

5. Integrierte Halbleiterschaltung gemäß Anspruch 4; dadurch gekennzeichnet, daß die Eingangsspannungs- Begrenzungseinrichtung (12) die an die erste Schaltung (13) gelegte Spannung auf eine vorgegebene Spannung begrenzt, welche niedriger ist als die an den Eingangsanschluß (11) im Testmodus gelegte Spannung.

6. Integrierte Halbleiterschaltung gemäß Anspruch 4, dadurch gekennzeichnet, daß die an den Eingangsanschluß (11) gelegte Spannung mit Ausnahme des Testmodus niedriger als die Erkennungsspannung der zweiten Schaltung (14) ist.

7. Integrierte Halbleiterschaltung gemäß einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Eingangsspannungs-Begrenzungseinrichtung (12) einen weiteren N-Kanal-MOS-Transistor (T12) enthält, von welchem ein Drain mit der Source des MOS-Transistors (T1, T10), eine Source mit einem Erdungsanschluß und ein Gate mit einem von der zweiten Schaltung (14) abgesetzten Logiksignal verbunden ist, wobei der weitere Transistor (T12) durch das logische Ausgangssignal der zweiten Schaltung (14) gesteuert wird.

8. Integrierte Halbleiterschaltung gemäß einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß sie des weiteren eine Eingangsschutzschaltung (15) gegen elektrostatische auf den Eingangsanschluß (11) aufgebrachte Entladungen umfaßt.

9. Integrierte Halbleiterschaltung gemäß Anspruch 8, dadurch gekennzeichnet, daß die Eingangsschutzschaltung (15) einen NPN-Transistor (20) umfaßt, wobei der NPN- Transistor (20) einen mit dem Eingangsanschluß (11) verbundenen Kollektor, einen mit einem Erdungsanschluß verbundenen Emitter und eine Basis aufweist.

10. Integrierte Halbleiterschaltung gemäß Anspruch 9, dadurch gekennzeichnet, daß die Eingangsschutzschaltung (15) des weiteren ein Widerstandselement (21) zwischen dem Eingangsanschluß (11) und der Eingangsspannungs-Begrenzungseinrichtung (12) sowie eine gategesteuerte Diode (22) umfaßt, wobei ein Gate der gategesteuerten Diode (22) mit einem Versorgungsspannungsanschluß der integrierten Schaltung gekoppelt ist.

11. Integrierte Halbleiterschaltung gemäß Anspruch 9 oder 10, dadurch gekennzeichnet, daß die Basis durch ein Substrat der integrierten Halbleiterschaltung gebildet ist.