DE3854422T2

DE3854422T2 - Kopplung der Abtastdatenwege.

Info

Publication number: DE3854422T2
Application number: DE3854422T
Authority: DE
Inventors: Martin W Sanner
Original assignee: Tandem Computers Inc
Current assignee: Tandem Computers Inc
Priority date: 1987-11-30
Filing date: 1988-11-21
Publication date: 1996-03-07
Anticipated expiration: 2008-11-22
Also published as: CA1288478C; EP0319187A2; DE3854422D1; EP0319187A3; AU2519388A; JPH01280842A; US4879718A; EP0319187B1; AU615962B2

Description

Die vorliegende Erfindung ist allgemein auf das Testen von Digitalsystemen gerichtet, in denen Abtaststeuervorrichtungen Sequenzen von Testmustem erzeugen, die in das System hinein und daraus heraus verschoben ("abgetastet" oder "gescannt") werden, wobei Ergebnissignaturen oder Kennungen erzeugt Werden, die eine Indikation ergeben, ob das System ohne Fehler arbeiten wird oder nicht Genauer betrifft die Erfindung das Ausbilden eines erweiterten seriellen Schieberegisters aus den elementaren Speichereinheiten, die zum Realisieren der Flip-Flops, Zähler, Signalspeicher, Register u.ä. des Digitalsystems verwendet werden. Das so gebildete erweiterte serielle Schieberegister arbeitet dann, um die Testmuster während des "Abtast"-Tests zu erhalten. Die Erfindung betrifft insbesondere die Zwischenverbindungs-Unterabschnitte des erweiterten seriellen Schieberegisters, um einen Datenverlust während Taktverzögerungen zu vermeiden.
Digital- oder Logiksysteme wurden oft durch Anlegen einer Vielzahl von Test- Signalen an das System und Überwachen der in Abhängigkeit davon erzeugten Ausgangsslgnale getestet. Zusätzlich zu dieser Technik wurden Logiksysteme ferner so gestaltet, daß sie elementare Speichereinheiten oder -stufen (z.B. Flip-Flops) enthalten, die ausgewählt werden können, um in einem von zwei Modi zu arbeiten: Einem ersten Modus, in dem sie innerhalb des Systems normal arbeiten, und einem zweiten Modus, in dem die Anzahl von elementaren Speichereinheiten seriell verbunden ist, um ein erweitertes Schieberegister oder, wie es üblicherweise bezeichnet wird, eine "Abtastlinie" oder "Scanlinie" zum Aufnehmen von Testmustern zu bilden. Sachgerechte Muster werden dann in die Abtastlinien eingelesen und daraus ausgelesen, wobei die ausgegebenen Testmuster analysiert werden (üblicherweise durch deren Vergleich mit bekannten oder Standardmustern), um die Betriebsfähigkeit der Stufen und Zwischenverbindungen der getesteten Logik zu bestimmen.
Typischerweise teilen sich die abtastbaren elementaren Speichereinheiten ein gemeinsames Taktsignal. Jedoch können Probleme auftreten, wenn eine einzelne, lange Abtastlinie herausgesucht wird, damit sie für Abtasttests konfiguriert wird. Das zum Takten der Abtastlinie verwendete gemeinsame Taktsignal wird uber verschiedene andere und logische Elemente übertragen, kommt an bestimmten Abschnitten der Abtastlinie relativ zu anderen Abschnitten verzögert an und erzeugt die Möglichkeit von Taktunregelmäßigkeiten, die zu einer möglichen Verfälschung der Daten führen können, die in die Abtastlinie hineingescannt werden.
Eine Technik im Zusammenhang mit diesem Problem ist, eine Anzahl von Abtastlinien zu bilden, die alle parallel zueinander sind und von denen jede durch eine oder eine andere Version des Abtast- oder Scantaktes getaktet wird. Jedoch kompliziert die Verwendung von Mehrfachabtastlinien das Testen.
Entsprechend wird ein Verfahren zum Verbinden von elementaren Speichereinheiten eines Digitalsystems untereinander in einer Weise vorgestellt, die ein einzelnes erweitertes Schieberegister oder eine Abtastlinie bildet, das bzw. die geeignet ist, von einer gemeinsamen digitalen Taktquelle getaktet zu werden.
In einer digitalen Logikeinheit, die in Abhängigkeit von einem Systemtakt betreibbar und von dem Typ ist, der eine Mehrzahl von Flip-Flops, Signalspeicher, Register, Zähler u.ä. bildenden elementaren Speichereinheiten enthält, die untereinander verbunden sind, um während eines Normalbetriebsmodus als ein Teil der Logikeinheit zu arbeiten und neu verbunden werden, um während eines Abtasttestmodus ein serielles Abtastlinien-Schieberegister zum Empfangen eines Abtastdatenmusters an einen Abtastdateneingang zu bilden, wobei das Abtastlinien-Schieberegister so aufgebaut ist, daß es erste, zweite und dritte Unterketten enthält, wird gemäß der vorliegenden Erfindung zum Verhindern einer Verfälschung des Abtastdatenmusters ein System geschaffen, das gekennzeichnet ist durch:
Schaltungseinrichtungen, die zum Empfangen des Systemtakts gekoppelt sind, um den Systemtakt jeweils bei ersten, zweiten und dritten verzögerten Systemtaktsignalen als verzögerte Versionen des Systemtakts zu wenigstens den ersten, zweiten und dritten Unterketten zu übertragen, wobei die Verzögerung des ersten verzögerten Systemtaktsignals größer als die Verzögerung des zweiten verzögerten Taktsignals und die Verzögerung des zweiten verzögerten Taktsignals größer als die Verzögerung des dritten verzögerten Systemtaktsignals ist, und
Schaltungseinrichtungen zum Verbinden der ersten, zweiten und dritten Unterketten im Abtastmodus, so daß das Abtastdatenmuster seriell an die erste Unterkette, dann an die zweite Unterkette und dann an die dritte Unterkette angelegt wird.
In einer digitalen Logikeinheit des Typs, der eine Mehrzahl von elementaren Speichereinheiten enthält, die verbunden Sind, um während eines Normalbetriebsmodus als ein Teil der Logikeinheit zu arbeiten, und während eines Abtastmodus zum Bilden der Registerelemente eines Abtastlinien-Schieberegisters untereinander seriell verbunden sind, wobei an einem Systemtakteingang ein Systemtaktsignal empfangen und das Abtastlinien-Schieberegister verwendet wird, um ein an einem Abtasteingang empfangenes Abtastdatenmuster während des Abtastmodus in das Abtastlinien-Schieberegister zu verschieben, um die Betriebsfähigkeit der Elemente und Zwischenverbindungen der Logikeinheit zu testen, stellt die Erfindung ferner zum Verhindern der Verfälschung von Abtastdatenmustern ein Verfahren bereit, das gekennzeichnet ist durch:
Erzeugen verzögerter Versionen des Systemtakts, wobei der Betrag der Verzögerung relativ zum unverzögerten Systemtadsignal durch die durch die speziellen Logikelemente, die den Systemtakt-Eingangsport mit einem Takteingang eines speziellen Abtastlinien-Registerelements verbinden, induzierten Verzögerungen bestimmt ist,
Ausbilden einer ersten Abtastunterkette von seriell verbundenen Elementarspeichereinheiten, die nur Elementarspeichereinheiten enthalten, die eine verzögerte Version des Systemtakts empfangen, der eine Verzögerung um einen ersten festen Betrag hat,
Ausbilden einer zweiten Unterkette von seriell untereinander verbundenen Elementarspeichereinheiten, die nur Elementarspeichereinheiten enthalten, die eine verzögerte Version des Systemtakts empfangen, der eine Verzögerung um einen zweiten festen Betrag hat, wobei der erste Betrag größer als der zweite Betrag ist, und wobei die erste Abtastunterkette näher am Abtastlinieneingang ist als die zweite Unterkette.
Somit sind die elementaren Speichereinheiten eines Digitalsystems bei der vorliegenden Erfindung während des Abtasttestvorgangs so konfiguriert, daß sie eine Anzahl von Abtastunterketten, d.h. eine Anzahl von erweiterten seriellen Schieberegistern, enthalten, von denen jedes einen Dateneingang hat und durch einen Abtasttakt oder eine verzögerte Version des Abtasttaktes getaktet wird. Die Unterketten sind untereinander gekoppelt, um ein einziges erweitertes serielles Schieberegister zu bilden, und sind in dem so ausgebildeten erweiterten seriellen Schieberegister entsprechend der Version des Abtasttaktes, mit dem sie getaktet werden, angeordnet. Die Abtastunterketten, die die mehr verzögerten Versionen des Abtasttaktes empfangen, sind in dem erweiterten seriellen Schieberegister früher angeordnet, während die Unterketten, die die weniger verzögerten Versionen des Abtasttaktes empfangen, in dem erweiterten seriellen Schieberegister später auftreten.
Zusätzlich ist, wenn es eine wesentliche Differenz zwischen den Versionen des durch benachbarte Unterketten empfangenen Abtasttaktes gibt, so daß sich die Ausgabe von der stromaufwärtigen Unterkette zu der oder ungefähr zu der Zeit ändert, zu der die nächste Unterkette in der Linie zum Empfangen von Daten getaktet wird, was die Möglichkeit von Einstellzeitüberschreitungen, Laufbedingungen oder anderen Ursachen einer potentiellen oder realen Datenverfälschung aufkommen läßt, ein Flip-Flop, das den Laufzeitunterschled aufhebt ("de-skew"-Flip-Flop), zwischen die zwei Unterketten eingesetzt. Das den Laufzeitunterschied aufhebende Flip-Flop wird durch die Version des Abtasttaktes getaktet, der kompatibel zu der einen oder der anderen der Unterketten ist, wodurch die stromaufwärtige Unterkette von der stromabwärtigen Unterkette isoliert wird.
Unter den Vorteilen, die mit der vorliegenden Erfindung erreicht werden, ist die Tatsache, daß der Abtasttestvorgang durch Konfigurieren der elementaren Speichereinheiten eines Digitalsystems als ein einziges erweitertes serielles Schieberegister ausgeführt werden kann, was einen weniger komplexen Steuerung des Abtasttests ergibt, als sie sein würde, wenn es mehrere parallele Schieberegister gäbe.
Diese und andere Vorteile und Gesichtspunkte der Erfindung werden den Fachleuten beim Lesen der folgenden genauen Erfindungsbeschreibung deutlich, die im Zusammenhang mit den begleitenden Zeichnungen heranzuziehen ist.
Fig. 1 stellt die Zwischenverbindung einer Mehrzahl von Speicherelementeinheiten eines Digitalsystems gemäß der vorliegenden Erfindung dar, und
Fig. 2 ist ein Zeitsteuerdiagramm, das die Versionen eines Taktsignals darstellt, das an Abschnitte der in Fig. 1 gezeigten Zwischenverbindung angelegt wird.
Der gegenwärtige Stand der heutigen Digitalelektronik ist so, daß Digitalsysteme Elemente oder Chips mit integrierten Schaltungen nahezu universell vereinigen, von denen jedes/jeder eine große. wenn nicht sehr große Anzahl von Logikelementen hat. Oft haben diese Chips mit integrierten Schaltungen Tausende und Zehntausende von Logikelementen, wie z.B. UND-Gates, ODER-Gates, und elementare Speichereinheiten in der Form von einzelnen Flip-Flops, Signalspeichern oder Latches, Registern, Zählern u.ä.
Eine Form des durch derartige integrierte Chips ausgeführten Testens des Schaltungsaufbaus enthält, was in der Technik als eine "Abtasttest"-Technik bekannt ist. Gemäß dieser Technik werden bestimmte (wenn nicht fast alle) der elementaren Speichereinheiten auf dem Chip so gestaltet, daß sie z.B. in Abwesenheit eines Abtastfreigabesignals in einem "Normal"-Modus arbeiten, wobei sie als ein Teil des Gesamtaufbaus des Schaltungsaufbaus arbeiten, der auf dem Chip ausgebildet ist. Wenn jedoch das Abtastfreigabesignal aktiviert ist, werden die elementaren Speichereinheiten umkonfigurlert, um erweiterte serielle Schieberegister zu bilden, die synchron getaktet werden können, um ein Pseudozufalls-Testmuster zu empfangen. Unter Fortführung der Technik wird, wenn das Testmuster einmal angekommen ist, das Abtastfreigabesignal deaktiviert und das Digitalsystem für einen Taktimpuls in seiner normalen Konfiguration betrieben. Das Abtastfreigabesignal wird dann reaktiviert, und das dann in den erweiterten seriellen Schieberegistern enthaltene Testmuster wird zur Überprüfung herausgeschoben (oder "ausgelesen" oder heraus "gescannt"). Auf diese Art des Testvorgangs ist die vorliegende Erfindung gerichtet.
Unter Hinwendung nun zur Fig. 1 ist dort ein erweitertes serielles Schieberegister oder eine Abtastlinie, allgemein mit dem Bezugszeichen 10 bezeichnet, dargestellt. Wenn ein SCAN EN aktiviert wird, wird die Abtastlinie 10 aus den elementaren Speichereinheiten eines Digitalsystems (nicht gezeigt) gebildet und ist hier als Abtastunterketten 12, 14, 16, 18, 20 und ein Eingangs-Flip-Flop 22 enthaltend gezeigt.
Das Eingangs Flip-Flop 22 und die Abtastunterketten 12, ..., 20 haben Takt (CK) Eingange, an denen ein Taktsignal zum Takten jeder der elementaren Speichereinheiten empfangen wird, die die Unterkette bilden. Die elementaren Speichereinheiten, die die Unterkette 12 bilden, sind von der Art, die bei einer fallen den oder negativ werdenden Kante des daran angelegten Taktsignals Daten empfangen (und wobei sich die Ausgabe ändert) - wie durch die Blase am CK-Eingang der Unterkette 22 angezeigt ist. Alle anderen Unterketten sowie das Eingangs-Flip-Flop 22 und das Flip-Flop 24 zum Aufheben des Laufzeitunterschieds akzeptieren Daten und ihre Ausgaben ändern sich beim ansteigenden oder positiv werdenden Zustandsübergang des daran angelegten Taktsignals.
Wie die Fig. 1 ferner darstellt, wird ein Systemtakt (SYSCLK) direkt an die CK- Eingänge der Unterketten 12 und 20 sowie der Flip-Flops 22, 24 angelegt. Ferner sind in der Fig. 1 Logikverzögerungen 1, 2, 3 dargestellt, die die Verzögerung wiedergeben, die durch verschiedene kombinatorische Logikelemente eingeführt wird, durch die das SYSCLK-Signal gehen muß, um den CK- Eingang verschiedener der Unterketten zu erreichen. Somit werden verzögerte Versionen von SYSCLK durch die Logikverzögerungen 1, 2, 3 in einer Form von SYSCLK-1, SYSCLK-2 bzw. SYSCLK-3 erzeugt. Diese Versionen von SYSCLK sowie SYSCLK und SYSCLK (der tatsächlich die Unterkette 12 taktet) sind in der Fig. 2 dargestellt, um die Phasenbeziehung zwischen SYSCLK und seinen verschiedenen Versionen zu zeigen. Zu beachten ist, daß jeder ansteigende oder positiv werdende Zustandsübergang von SYSCLK zunächst von dem von SYSCLK-3, dann SYSCLK-2 und dann SYSCLK-1 gefolgt wird.
Gemäß der vorliegenden Erfindung ist die Anordnung der Unterketten 12, ..., 20 in der Gesamtabtastlinie, die gebildet wird, wenn SCAN EN aktiviert wird, durch die Version von SYSCLK bestimmt, die die Unterkette empfängt. Jene Unterketten der Abtastlinie, die die am wenigsten verzögerte Version empfangen, sind in der Abtastlinie weiter stromabwärts angeordnet. Somit ist die Unterkette 20, die eine unverzögerte Version von SYSCLK empfängt, am Ende der Abtastlinie angeordnet. Die SYSCLK-3-Version von SYSCLK, die, wie die Fig. 2 darstellt, die (durch die Logikverzögerungen 3) am wenigsten verzögerte Version von SYSCLK ist, wird von der Unterkette 18 empfangen, wodurch sie als nächste in der Reihe, unmittelbar stromaufwärts der Unterkette 20 angeordnet wird. Stromaufwärts der Unterkette 18 ist die Unterkette 16, die eine Version von SYSCLK empfängt, die ein wenig mehr als SYSCLK-3 verzögert ist, aber nicht so viel, wie SYSCLK-1. Und die Unterkette 14 ist durch SY- SCLK-1 (und seine Beziehung zu SYSCLK - Fig. 2) unmittelbar stromaufwärts der Unterkette 16 angeordnet. Abschließend ist an der Spitze der Aufreihung von Unterketten die Unterkette 12, die durch Empfangen tatsächlich der am meisten verzögerten Version von SYSCLK in der Form von SYSCLK so angeordnet ist.
Im Betrieb wird das SCAN EN-Signal aktiviert, was die verschiedenen Unterketten 12, ... 20 konfiguriert, wie in der Fig. 1 gezelgt ist. Ein wahllos verteiltes (d.h. pseudozufälllges) Bitmuster wird an eine Abtastdateneingabe- (SDI) Signalleitung angelegt, die an den Datenport (D) des Flip-Flops 22 gekoppelt ist, und das SYSCLK-Signal wird aktiviert, wodurch eine Anzahl von Impulsen angelegt wird, die zum Laden des erweiterten seriellen Schieberegisters mit dem Testmuster ausreichen. Das SCAN EN-Signal wird deaktivlert, das Sy- stem (d.h. die elementaren Speichereinheiten) werden durch einen einzigen Impuls getaktet, SCAN EN wird reaktiviert und SYSCLK zum Herausschieben oder Scannen des Testmusters als ein serielles Datenausgabe- (SDO) Signal angelegt.
Wenn SCAN EN aktiviert ist und das Testmuster durch SYSCLK in das erweiterte serielle Schieberegister 10 hinein oder daraus heraus gescannt wird, ist zu beachten, daß die Unterketten nahe dem Ende der Linie aufgrund der weniger verzögerten Takte vor einer stromaufwärtigen Unterkette getaktet werden. Dies stellt sicher, daß keine Einstellzeitprobleme zwischen dem Ausgang (Q) einer stromaufwärtigen Unterkette und dem Dateneingang (D) einer unmittelbar folgenden Unterkette auftreten.
Zeitweise kann es jedoch sein, daß eine stromaufwärtige Unterkette bei einem SYSCLK-Zustandswechsel von (oder einer Version davon) getriggert wird, der ausreichend von dem Zustandsübergang verschieden ist, der zum Triggern einer unmittelbar folgenden Unterkette verwendet wird. Z.B. akzeptiert die Unterkette 12, wie oben erklärt wurde, unter Bezugnahme auf die Fig. 1 und unter der momentanen Annahme der Abwesenheit des Flip-Flops 24 zum Aufheben des Laufzeitunterschieds Daten an ihrem Dateneingang D, überträgt die Daten intern und erfährt bei negativ werdenden oder fallenden Zustandsänderungen von SYSCLK (d.h. den positiv werdenden Zustandsänderungen von SYSCLK) Zustandsänderungen am Datenausgang (Q). Die unmittelbar stromabwärtige Unterkette 14 (zu beachten ist, daß das Flip-Flop 24 zum Aufheben der Laufzeitdifferenz momentan nicht vorhanden ist) macht bei den positiv werdenden Zustandsänderungen von SYSCLK (wenn auch verzögert durch die Logikverzögerungen 1) Zustandsänderungen durch. Dies wird zwei unmittelbar benachbarte elementare Speichereinheiten periodisch veranlassen, die selben Daten zu enthalten; d.h., daß, nachdem sich der Zustand der elementaren Speichereinheit, die den Ausgang der Unterkette 12 bildet, ändert (bei dem negativ werdenden Zustandsübergang von SYSCLK), der Zustand jener elementaren Speichereinheit akzeptiert und in der ersten elementaren Speichereinheit gespeichert wird, die den Eingang der Unterkette 14 bildet. Somit werden die letzte Stufe der Unterkette 12 und die erste Stufe der Unterkette 14 die selben Daten enthalten. Dies ist eine schlechte Abtasttesttechnik.
Entsprechend ist das Flip-Flop 24 zum Aufheben des Laufzeitunterschieds dazwlschen eingefügt, um die letzte Stufe der Unterkette 12 von der ersten Stufe der Unterkette 14 zu isolieren und ein korrektes Aufeinanderfolgen von Daten zwischen den zwei Unterketten sicherzustellen. Wie erklärt wurde, kann ohne das Flip-Flop 24 zur Aufhebung des Laufzeitunterschieds eine Spiegelung eines benachbarten Bitmusters auftreten, oder es könnte eine Daten-Einstell-/-Haltezeltüberschreitung an der Abtastkette 14 geben, da der Takt für die Unterkette 12 vor dem der Unterkette 14 auftritt.

Claims

1. System zum Verhindern einer Verfälschung des Abtastdatenmusters in einer digitalen Logikeinheit, die in Abhängigkeit von einem Systemtakt betreibbar und von dem Typ ist, der eine Mehrzahl von Flip-Flops, Signalspeicher, Register, Zähler u.ä. bildenden elementaren Speichereinheiten enthält, die untereinander verbunden sind, um während eines Normalbetriebsmodus als ein Teil der Logikeinheit zu arbeiten und neu verbunden werden, um während eines Abtasttestmodus ein serielles Abtastlinien-Schieberegister (10: 12, 14, 16, 18, 20, 22, 24) zum Empfangen eines Abtastdatenmusters (SDI) an einen Abtastdateneingang zu bilden, wobei das Abtastlinien-Schieberegister so aufgebaut ist, daß es erste (12), zweite (14) und dritte Unterketten (20) enthält, gekennzeichnet durch:

Schaltungseinrlchtungen (LOGISCHE VERZÖGERUNGEN 1, 2, 3), die zum Empfangen des Systemtakts gekoppelt sind, um den Systemtakt jeweils bei ersten (SYSCLK), zweiten (SYSCLK_1) und dritten (SYSCLK) verzögerten Systemtaktsignalen als verzögerte Versionen des Systemtakts zu wenigstens den ersten (12), zweiten (14) und dritten Unterketten (20) zu übertragen,

wobei die Verzögerung des ersten verzögerten Systemtaktsignals größer als die Verzögerung des zweiten verzögerten Taktsignals und die Verzögerung des zweiten verzögerten Taktsignals größer als die Verzögerung des dritten verzögerten Systemtaktsignals ist, und

Schaltungseinrichtungen zum Verbinden der ersten, zweiten und dritten Unterketten im Abtastmodus, so daß das Abtastdatenmuster seriell an die erste Unterkette, dann an die zweite Unterkette und dann an die dritte Unterkette angelegt wird.

2. System nach Anspruch 1, dadurch gekennzeichnet, daß das erste verzögerte Systemtaktsignal (SYSCLK) eine invertierte Version des Systemtaktsignals (SYSCLK) und die Verzögerung des dritten verzögerten Taktsignals (SYSCLK) im wesentlichen Null ist.

3. System nach Anspruch 2, dadurch gekennzeichnet, daß es ein einen Laufzeitunterschled aufhebendes oder "de-skew"-Speicherelement (24) enthält, das das Systemtaktsignal empfängt, wobei es angeordnet ist, um Abtastdaten von der ersten Unterkette (12) zur zweiten Unterkette (14) zu übertragen, um eine Verfälschung des Abtastdatenmusters in dem Fall zu verhindern, daß das zweite verzögerte Systemtaktsignal, das von der zweiten Unterkette empfangen wird, Im wesentilchen gleich dem ersten verzögerten Taktsignal ist.

4. System nach Anspruch 2, dadurch gekennzeichnet, daß es ein einen Laufzeitunterschied aufhebendes oder "de-skew"-Speicherelement (24) enthält, das das Systemtaktsignal empfängt, wobei es angeordnet ist, um Abtastdaten von der zweiten Unterkette (14) zur dritten Unterkette (20) zu übertragen, um eine Verfälschung des Abtastdatenmusters in dem Fall zu verhindern, daß das dritte verzögerte Systemtaktsignal, das von der dritten Unterkette empfangen wird, Im wesentlichen gleich dem zweiten verzögerten Taktsignal ist.

5. Verfahren zum Verhindern der Verfälschung von Abtastdatenmustem in einer digitalen Logikeinheit des Typs, der eine Mehrzahl von elementaren Speichereinheiten enthält, die verbunden sind, um während eines Normalbetriebsmodus als ein Teil der Loglkeinheit zu arbeiten, und während eines Abtastmodus zum Bilden der Registerelemente eines Abtastlinien-Schieberegisters (10: 12, 14, 16, 18, 20, 22, 24) untereinander seriell verbunden sind, wobei an einem Systemtakteingang ein Systemtaktsignal (SYSCLK) empfangen und das Abtastlinien-Schieberegister verwendet wird, um ein an einem Abtasteingang empfangenes Abtastdatenmuster (SDI) während des Abtastmodus in das Abtastlinien-Schieberegister zu verschieben, um die Betriebsfähigkeit der Elemente und Zwischenverbindungen der Logikeinheit zu testen, gekennzeichnet durch:

Erzeugen verzögerter Versionen (SYSCLK-1, SYSCLK-2, SYSCLK-3) des Systemtakts (SYSCLK), wobei der Betrag der Verzögerung relativ zum unverzögerten Systemtaktsignal durch die durch die speziellen Logikelemente, die den Systemtakt-Eingangsport mit einem Takteingang (CK) eines speziellen Abtastlinien Registerelements verbinden, induzierten Verzogerungen bestimmt ist,

Ausbilden einer ersten Abtastunterkette (12) von seriell verbundenen Elementarspeichereinheiten, die nur Elementarspeichereinheiten enthalten, die eine verzögerte Version des Systemtakts empfangen, der eine Verzögerung um einen ersten festen Betrag hat,

Ausbilden einer zweiten Unterkette (14) von seriell untereinander verbundenen Elementarspeichereinheiten, die nur Elementarspeichereinheiten enthalten, die eine verzögerte Version des Systemtakts empfangen, der eine Verzögerung um einen zweiten festen Betrag hat, wobei der erste Betrag größer als der zweite Betrag ist, und wobei die erste Abtastunterkette näher am Abtastlinieneingang ist als die zweite Unterkette.