DE3852441T2

DE3852441T2 - Automatisches Frequenzregelssystem.

Info

Publication number: DE3852441T2
Application number: DE3852441T
Authority: DE
Inventors: Michael Mcginn
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1987-08-03
Filing date: 1988-07-18
Publication date: 1995-06-29
Anticipated expiration: 2008-07-19
Also published as: KR960016784B1; JP2911458B2; EP0302290A3; DE3852441D1; JPS6455977A; EP0302290A2; EP0302290B1; HK1000437A1; KR890004494A

Description

Hintergrund der Erfindung

Die vorliegende Erfindung betrifft automatische Frequenzregelungsschaltungen (AFC) und insbesondere ein Phasenregelkreis (PLL)-AFC-System mit hoher Verstärkung, das für den Einsatz in Kombination mit einem Hochleistungs-Fernsehempfänger geeignet ist.
Bei einem typischen Fernsehempfänger-AFC-System wird das Zwischenfrequenz (intermediate frequency-IF)-Signal zunächst beschränkt, um Amplitudenmodulation daraus zu entfernen, und anschließend einer Frequenzdiskriminatorschaltung zugeführt. Ein abgestimmter Kreis und ein Vervielfacher sind erforderlich, um eine Frequenzabweichung des IF-Signals von seiner Nennfrequenz in eine Spannungsänderung am Ausgang des Vervielfachers umzuwandeln. Diese Spannung wird dann an den Empfangsoszillator (local oscillator-LO) im Tunerabschnitt des Fernsehempfänger angelegt, um so eine sich daraus ergebende Veränderung des IF-Signals zu verursachen, wie bekannt ist. Der abgestimmte Kreis und der Vervielfacher bilden einen Phasendetektor. Dadurch bewirkt eine Änderung des IF-Signals gegenüber der Nenn-Mittenfrequenz des abgestimmten Kreises eine Phasenänderung von den ursprünglichen 90º zwischen den beiden Eingängen zu dem doppelt-symmetrischen Vervielfacher (double balanced multiplier). Diese Phasenänderung ist daher der Grund dafür, daß eine Änderung der Steuerspannung an dem LO hervorgerufen wird.
Das oben beschriebene, typische AFC-System weist mehrere damit verbundene schwerwiegende Nachteile auf. Zunächst muß der abgestimmte Kreis abgeglichen werden und bildet eine Strahlungsquelle, die zu Instabilität in der IF-Signalerfassung führen kann. Zweitens sind aufgrund der Eigenschaften des IF-Bandfilters die Eigenschaften der AFC-Schleife asymmetrisch. Eine der Auswirkungen dieser Asymmetrie besteht darin, daß Systemrauschen allen Gleichstromabweichungen in der Schleife eine Gleichstromkomponente hinzufügt, und daher einer der Faktoren ist, der die Gleichstrom-Schleifenverstärkung begrenzt. Eine niedrige Schleifenverstärkung wiederum führt zu großen Frequenzfehlern an dem Eingangstuner, wodurch die Erfassungsfähigkeit des Systems eingeschränkt wird, was höchst unvorteilhaft ist. Schließlich ist die Spule des abgestimmten Kreises teuer und muß abgeglichen werden, was ebenfalls unvorteilhaft ist.
Darüber hinaus sind Systeme, wie die aus US-A-4,575,761 und DE-A-2,651,297 bekannt, die eine AFC-Schleife und eine Phasenregelschleife umfassen, anfällig für Interferenz zwischen der AFC-Schleife und der Phasenregelschleife, wenn ein IF-Signal nicht vorhanden ist, da in diesem Fall beide Schleifen unabhängig voneinander bei verschiedenen Frequenzen arbeiten.

Zusammenfassung der Erfindung

Dementsprechend strebt die vorliegende Erfindung danach, eine verbesserte automatische Frequenzregelungsschaltung zum Einsatz in einem Fernsehempfänger zu schaffen, bei der diese Nachteile überwunden oder wenigstens gemindert werden.
Entsprechend der obenstehenden und anderer Aufgaben wird eine automatische Frequenzregelungsschaltung geschaffen, wie sie in Anspruch 1 beansprucht wird. Diese Schaltung regelt die AFC-Schleife und die Phasenregelschleife gleich gut, wenn das IF-Signal nicht vorhanden ist, und zwar so, daß der LO und der VCO auf die gleiche Frequenz eingerastet werden.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist teilweise ein Blockschaltbild und teilweise ein Schaltplan und veranschaulicht das automatische Frequenzregelungssystem der vorliegenden Erfindung;
Fig.2 ist eine Wellenform, die die Bandpaßkurve des IF- Filters des Systems in Fig. 1 veranschaulicht;
Fig.3 ist teilweise ein Blockschaltbild und teilweise ein Schaltplan der Erfassungsschaltung der Ausführung in Fig. 1;
Fig.4 ist ein Schaltplan, der eine in dem Regelungssystem in Fig. 1 eingesetzte Phasenschieberschaltung darstellt; und
Fig.5 ist ein Vektordiagramm, das dem Verständnis der Schaltung in Fig. 4 dient.

Ausführliche Beschreibung einer bevorzugten Ausführung

In Fig. 1 ist die verbesserte, automatische Frequenzregelungs(automatic frequency control-AFC)-Schleife der vorliegenden Erfindung in Verbindung mit der Video-Demodulatorschaltung 10 dargestellt.
Die Video-Demodulatorschaltung 10 erzeugt, kurz gesagt, das Videoinformationssignal am Ausgang 38 des symmetrischen Demodulators 36. Die Video-Demodulatorschaltung 10 enthält IF-Verstärker 12, an den das IF-Fernsehsignal angelegt wird, und dessen Ausgänge an die Begrenzerstufe 14 und die 90º-Phasenschieberschaltung 34 geschaltet sind. Die Amplitudenmodulation wird durch in Reihe geschaltete Begrenzerstufen 14 und 16 aus dem IF-Signal entnommen und an die Eingänge des Rechtwinkelphasendetektors 18 angelegt. Video-Demodulatorschaltung 10 umfaßt die Phasenregelschleife (PLL) 20 einschießlich Detektor 18, Tiefpaßfilter 22, der zwischen Detektor 20 und den spannungsgesteuerten Oszillator 24 geschaltet ist, des abgestimmten Kreises 26, Frequenzverdopplerschaltung 28, die zwischen VCO 24 und in Reihe geschaltete Begrenzerstufen 30 und 32 geschaltet ist. Die symmetrischen Ausgänge von Begrenzerstufe 32 sind an zusätzliche Eingänge von Detektor 18 geschaltet. Der symmetrische Demodulator 36 hat Eingänge, an die Ausgänge von Phasenschieberschaltung 34 und Frequenzvervielfacherschaltung 28 angelegt werden. Rückkopplung erfolgt über Rückkopplungsschaltung 40 zwischen den Ausgängen von Begrenzerstufe 16 zu den Eingängen von Begrenzerstufe 14. Rückkopplungsschaltung 40 umfaßt Widerstände 42, 44, 46 und 48 sowie Kondensator 50.
Es versteht sich, daß, solange die Frequenz des von IF-Filter 52 an den IF-Verstärker 12 angelegten IF-Signals innerhalb des Erfassungs- und Einrastbereiches von PLL 20 liegt, das Videoträgersignal demoduliert wird, und das Videoinformationssignal am Ausgang 38 von Demodulator 36 erzeugt wird. Desgleichen wird das IF-Signal von IF-Verstärker 12 ebenfalls in bezug auf Demodulator 36 um 90º phasenverschoben an die Eingänge des symmetrischen Demodulators 54 angelegt. In Kombination mit den Eingängen vom Frequenzverdoppler 28 erzeugt Demodulator 54 das Toninformationssignal am Ausgang 56.
In Fig. 2 ist die Bandpaßkurve von IF-Filter 52 kurz beschrieben. In den Vereinigten Staaten ist die Nenn-Mittenfrequenz von Filter 52 auf 43,75 MHz festgelegt. Sowohl das Videosignal fv als auch das Tonsignal fs treten bei 45,75 MHz bzw. 41,25 MHz auf, das heißt, beide Frequenzen liegen außerhalb des Bandpaßbereiches des Filters. Darüber hinaus tritt das benachbarte Fernsehkanal-Tonsignal fa bei einer Frequenz von 47,25 MHz auf.
Das zusammengesetzte Fernsehsignal wird von dem RF-Abschnitt (nicht dargestellt) an Eingangsanschluß 60 an Mischstufe 62 angelegt. Im allgemeinen wird Empfangsoszillator (LO) 64 bei der IF-Signal-Frequenz betrieben und erzeugt zusammen mit Mischstufe 60 das IF-Signal, das an den Eingang von Filter 52 angelegt wird. Bei den meisten Fernsehempfängern nach dem Stand der Technik umfassen LO 64 und Mischstufe 62 einen Teil einer AFC-Schleife, um die IF-Frequenz-Einrastung aufrechtzuerhalten. Diese AFC-Schleifen nach dem Stand der Technik erfordern die Hinzufügung eines separaten abgestimmten Kreises, der auf die Videosignalfrequenz, das heißt, 45,75 MHz, abgestimmt ist.
Die AFC-Schleife der vorliegenden Erfindung erfordert, wie ausführlich beschrieben werden wird, keinen separaten abgestimmten Kreis, so daß eine relativ teuere Induktionsspule nicht erforderlich ist, die bei der Herstellung abgestimmt werden muß. Durch den Wegfall der abgestimmten Spule fallen auch die bei den meisten Fernsehempfängern nach dem Stand der Technik auftretenden Strahlungsprobleme weg.
Die AFC-Schleife der vorliegenden Erfindung nutzt Fehlerausgangssignale, die am Ausgang von Phasendetektor 18 von PLL 20 erzeugt werden, um die Oszillationsfrequenz von LO 64 zu steuern und so automatische Frequenzregelung zu erreichen. Die AFC-Schleife 74 der vorliegenden Erfindung enthält Verstärkerstufe 66, die zwischen die Ausgänge von Phasendetektor 18 und LO 64 geschaltet ist und eine Steuerspannung an Kondensator 68 für den Steuereingang des Oszillators erzeugt. Darüber hinaus wird die AFC-Schleife, die Clamping- Schaltung 70 enthält, durch Erfassungsschaltung 72 zusammen mit PLL 20 gesteuert, um symmetrisches Angleichen (pull in) und Erfassen des IF-Signals zu gewährleisten.
Erfassungsschaltung 72 spricht auf die phasenabhängigen (quadrature related) Ausgangssignale von den Demodulatoren 36 und 54 an und führt die Steuerfunktionen zur Erfassung (1) keines Signals und (2) Nichteinrastzuständen aus, um das symmetrische Angleichen und Erfassen des IF-Signals zu gewährleisten.
Vorausgesetzt, daß die Verstärkung um die Schleife, die LO 64 umfaßt, erheblich größer ist als die Verstärkung von PLL 20, wirkt VCO 24 als die Bezugsfrequenz des AFC-Systems der vorliegenden Erfindung.
Die Erfassungschaltung 72 spricht, wie oben erwähnt, auf die phasenabhängigen Video- und Tonsignale an, die von den Demodulatoren 36 und 54 erzeugt werden, um Steuerausgangssignale zu erzeugen, die genutzt werden, um die Betriebsfrequenz von VCO 24 über Offset-Schaltung 76 und Durchlaufschaltung 78 zu steuern. Die Erfassungschaltung 72 ermöglicht auch das Anschalten und Abschalten der Steuerung sowohl des Phasendetektors 18 als auch der Clamping-Schaltung 70, wie weiter unten beschrieben wird.
Wenn in Funktion kein Fernsehsignal an Eingang 60 anliegt, sind die phasengleichen (I) und um 90º phasenverschobenen (Q) Ausgangssignale von den Demodulatoren 36 und 54 nicht vorhanden. Dieser Zustand wird von Erfassungschaltung 72 erkannt. In Reaktion darauf wird Offset-Schaltung 76 freigegeben und erzeugt eine Offset-Spannung am Steuereingang von VCO 24. Die Betriebsfrequenz von VCO 24 wird dann von seiner Nennfrequenz von 45,57 MHz zur Mitten-Bandpaßfrequenz des IF-Filters 52 von 73,75 Mhz verschoben. Gleichzeitig gibt die Erfassungsschaltung 72 Clamping-Schaltung 70 frei, die eine vorgegebene Spannung über Kodensator 68 an den Eingang von LO 64 erzeugt. Dadurch ändert sich die Nenn-Betriebsfrequenz auf die Mitten-Bandpaßfrequenz von IF-Filter 52, das heißt die gleiche wie die von VCO 24. Das heißt, wenn kein Signal vorliegt, werden sowohl die AFC-Schleife 74 als auch die VCO-Schleife des Empfängers auf die gleiche Frequenz eingestellt, die der Mittenfrequenz von Filter 52 entspricht. Dadurch tritt jegliche Drift von LO 64 oder VCO 24 um die Mittenfrequenz von Filter 52 herum auf.
Wenn dann ein Signal auftritt, ist der IF-Abschnitt ausgerastet, da sowohl LO 64 als auch VCO 24 bei 43,75 MHz arbeiten. In diesem Zustand werden zwischen den Demodulatoren 36 und 54 Schwebungsfrequenzen erzeugt, die den I- und Q-Ausgangssignalen entsprechen, die an der Erfassungschaltung 72 anliegen.
Solange die Schwebungsfrequenzen vorhanden sind und einen Ausrastzustand anzeigen, erzeugt Erfassungsschaltung 72 ein Steuersignal an Durchlaufschaltung 78, die ihrerseits bewirkt, daß die Frequenz von VCO 24 von der ursprünglichen verschobenen Frequenz zu einer Frequenz von 41,75 MHz nach unten durchläuft. So wird beim ersten Auftreten der Schwebungsfrequenzen die Frequenz von VCO 24 anfänglich nach unten gezogen. Wenn die niedrigere Frequenz erreicht ist, kann VCO 24 nach oben in Richtung der Videoträgerfrequenz von 45,75 MHz laufen. Gleichzeitig mit dem nach unten gerichteten Durchlaufen von VCO 24 wird Phasendetektor 18 durch Erfassungsschaltung 72 abgeschaltet. Dies verhindert, daß PLL 20 auf das Tonträgersignal fs einrastet. Wenn die Frequenz von VCO 24 nach oben zu laufen beginnt, wird Phasendetektor 18 wieder freigegeben, wodurch PLL 20 einrasten kann, wenn die Frequenz von VCO 24 die Bildsignalfrequenz erreicht. Die Schwebungsfrequenzen verschwinden, sobald PLL 20 die Phasenverriegelung des IF-Signals erreicht hat. Dieser Zustand wird von der Erfassungsschaltung 72 erkannt, die sowohl Verschiebungsschaltung 76 als auch Kippschaltung 78 sperrt. Die Steuerung von VCO 24 wird dann freigegeben, so daß er bei seiner Nenn-Betriebsfrequenz arbeiten kann.
Beim Auftreten des Einrastens wird auch Clamping-Schaltung 70 abgeschaltet, so daß LO 64 so gesteuert werden kann, daß die IF-Frequenz auf ihren richtigen Wert (45,75 MHz) zurückgeführt wird. Es ist anzumerken, daß die Verstärkung der LO-Schleife erheblich größer ist als die Verstärkung der VCO-Schleife, weshalb VCO 24 sich nur einige Kilohertz von seiner eingerasteten Nennfrequenz von 45,75 MHz bewegt, während die Frequenz von LO 64 so bewegt werden kann, daß IF-Fehler dieser Größenordnung berichtigt werden.
Aus Fig. 3 sind Einzelheiten und die Beschreibung der Funktion der Erfassungsschaltung 72 besser ersichtlich. Die I- und Q-Signale von den Demodulatoren 36 und 54 werden an entsprechende Eingänge von Komparatoren 80 und 82 angelegt. Die Schwebungssignale werden mit einer Bezugsspannung Vref verglichen, die an den zweiten Eingang der beiden Komparatoren angelegt wird, um Differenzausgangssignale von selbigen zu erzeugen. Die Differenzausgangssignale von Komparator 80 werden an die entsprechenden Dateneingangsanschlüsse von D-Flip-Flops 84 und 86 angelegt, während die Differenzausgangssignale von Komparator 82 jeweils an die Takteingangsanschlüsse der beiden Flip-Flops angelegt werden. Darüber hinaus wird ein Abtasttaktsignal über das NAND-Gatter 83 an den Taktanschluß der beiden Flip-Flops angelegt. Ein Q-Ausgang jedes der D-Flip-Flops 84 und 86 wird an den Eingang von NAND-Gatter 88 geschaltet, dessen Ausgang mit einem Eingang von Logikschaltung 94 verbunden ist. Desgleichen wird ein entsprechender Q-Ausgang der beiden D-Flip-Flops an den Eingang von NAND-Gatter 90 geschaltet, dessen Ausgang mit dem Ausgang von NAND-Gatter 88 verbunden ist und an den ersten Eingang von Logikschaltung 94 angelegt wird. Ein zusätzlicher Q-Ausgang von D-Flip-Flop 86 ist mit einem zusätzlichen Q-Ausgang von D-Flip-Flop 84 an den Eingang von NAND-Gatter 92 verdrahtet, dessen Ausgang mit einem zweiten Eingang von Logikschaltung 94 verbunden ist. Logikschaltung 94 erzeugt ein Paar logischer Ausgangssignale A und B, die genutzt werden, um Kodensator 96 zu laden und zu entladen; letzterer ist zwischen Knoten 98 und Masse geschaltet. Komparator 100 hat einen Ausgang, der mit dem Eingang von NAND- Gatter 92 verbunden ist, sowie ein Paar Ausgänge, die jeweils an Knoten 98 und eine Bezugsspannung, beispielsweise 2,8 V, geschaltet sind. Knoten 98 wird über Widerstand 102 zu einer weiteren Bezugsspannung, beispielsweise 2,5 Volt, zurückgeführt. Die A- und B-Ausgänge von Logikschaltung 94 sind, wie dargestellt, direkt an Einrast-Anzeigeschaltung 104 geschaltet, die Stromquellen und -senken umfaßt. Die Stromquellenschaltung umfaßt eine Bezugsstromquelle, die Widerstand 106 enthält, der mit Diode 108 zwischen Speisespannung Vcc und Knoten 110 in Reihe geschaltet ist. Stromquelle 112 ist zwischen Knoten 110 und Masse geschaltet. Die Transistoren 114 und 118 sind so vorgespannt, daß sie einen Strom 11 liefern, wenn ihre Basen an Knoten 110 geschaltet sind. Die entsprechenden Emitter der Transistoren 114 und 118 werden über Widerstände 116 und 120 an Vcc angeschlossen.
Also wird der Strom 11 von dem Kollektor von Transistor 114 an Knoten 122 geliefert, der über Widerstand 124 und Diode 126, die in Reihe geschaltet sind, mit dem A-Ausgang von Logikschaltung 94 verbunden ist. Transistor 118 liefert ebenfalls einen Strom I1 direkt an Knoten 98. Widerstand 130 und Diode 128, die in Reihe geschaltet sind, sind zwischen Knoten 122 und den B-Ausgang von Logikschaltung 94 geschaltet. Transistoren 132 und 134 bilden Schaltungselemente, die den Strom 12 von Knoten 98 senken, wenn ihre entsprechenden Kollektoren daran angeschlossen sind. Die Basen dieser beiden Transistoren sind an Knoten 122 geschaltet, während ihre entsprechenden Emitter über Widerstände 136 und 138 an den A- und den B-Ausgang von Logikschaltung 94 geschaltet sind. Ein Paar Schwellenwertkomparatoren 140 und 142 haben einen ersten Ausgang, der an Knoten 98 geschaltet ist, sowie entsprechende Ausgänge, die an Logikschaltung 144 angeschlossen sind. Komparator 140, dessen zweiter Eingang an ein Bezugspotential, beispielsweise 3,4 V geschaltet ist, zeigt einen Einrastzustand an. Komparator 142, dessen zweiter Ausgang an ein Bezugspotential, beispielsweise 1,4 V, geschaltet ist, zeigt Ausrastsignalzustände an. Logikschaltung 144 spricht auf die Ausgangssignale an und erzeugt die verschiedenen Steuersignale an den Ausgängen 146, 148, 150 und 152 und steuert so die Freigabe und Abschaltung von Offset-Schaltung 76, Durchlaufschaltung 78, Clamping-Schaltung 70 und Phasendetektor 18, wie dies oben unter Bezugnahme auf Fig. 1 beschrieben wurde.
Der Zweck der Erfassungsschaltung 72 besteht, wie bereits erwähnt, darin, das Vorhandensein oder Nichtvorhandensein des IF-Signals zu erfassen und anzuzeigen, wenn VCO 24 auf das Signal phasenverriegelt ist. Wenn kein IF-Signal vorhanden ist, enthalten die I- und Q-Ausgänge der Demodulatoren 36 und 54 nur Rauschen. In diesem Zustand bewegen sich die Ausgänge A und B von Logikschaltung 94 zwischen logischen Null- und Eins-Zuständen bei gleicher Zeitwichtung. Also ist die Nettoladung des Einrastanzeigekondensators 96 Null, da Strom am Knoten 98 gleichmäßig geliefert und gesenkt wird. Knoten 98 wird daher auf 2,5 V gehalten, wodurch alle Komparatoren 100, 140, 142 in einem Ruhezustand verbleiben, und alle Ausgänge einen logischen Nullzustand aufweisen.
Wenn jedoch kein IF-Signal vorliegt, aber Tunerrauschen mit geringem Pegel, werden die Ausgänge A und B möglicherweise nicht umgeschaltet. Wenn dieser Zustand eintritt, steigt das Potential von Knoten 98, als ob PLL 20 eingerastet ist, bis 2,8 V erreicht sind. Zu diesem Zeitpunkt schaltet der Einrast-Prüf-Komparator 100 Ausgangszustände und hebt das Sperrsignal am Eingang von NAND-Gatter 92 auf. Wenn PLL 20 zu diesem Zeitpunkt nicht eingerastet ist, schaltet der Eingang von NAND-Gatter 92 auf einen logischen Eins-Zustand, und die Polaritäten der A- und B-Ausgänge von Logikschaltung 94 werden umgekehrt. Dadurch wird Knoten 98 unter 2,8 V gesteuert, wodurch ein Sperrsignal am Ausgang von Komparator 100 erzeugt wird. Komparator 100 erzeugt, wie bereits beschrieben, kontinuierlich einen Sperr- und den Freigabe-Ausgang, so daß der Knoten 98 unter diesen Umständen um 2,8 V oszilliert.
Wenn jedoch nach der Freigabe oder Zuschaltung von NAND-Gatter 92 der Eingang an NAND-Gatter 92 von den D-Flip-Flops 84 und 86 aufgrund des Abtastens des I-Signals durch die Abtast-Taktschaltung 83 eine logische Null ist, bleiben die A- und B-Ausgänge von Logikschaltung 94 unverändert, und Knoten 98 geht auf 4,3 V. Wenn die Spannung an Knoten 98 3,4 V übersteigt, wird Einrast-Komparator 140 betätigt, und Durchlauf-Schaltung 78 wird ebenso wie Clamping-Schaltung 70 durch die Steuersignale abgeschaltet, die von den entsprechenden Ausgängen von Logikschaltung 144 erzeugt werden.
Wenn die Demodulatorschaltung ausgerastet ist und Schwebungsfrequenzen von den Demodulatoren 36 und 54 auftreten, werden die Flip-Flops 80 und 82 getaktet, und entweder der Eingang an NAND-Gatter 88 oder an NAND-Gatter 80 wird zu einer logischen Eins. So wird der Ausgang von NAND-Gatter 88 auf eine logische Null gezwungen. Dadurch wird der A-Ausgang von Logikschaltung 94 zu einer logischen Eins, während der B-Ausgang zu einer logischen Null wird. Dadurch wird 12 größer als 11, und die Spannung an Knoten 98 wird auf 0,8 V heruntergezogen. Wenn jedoch die Spannung unter 1,4 V fällt, wird Schwebungskomparator 142 betätigt, und der Durchlaufgenerator wird freigegeben, um die oben beschriebene Erfassungsfolge auszulösen.
Unter Bezugnahme auf Fig. 4 und 5 wird im folgenden die Funktion der Phasenschieberschaltung 34 der vorliegenden Erfindung beschrieben. Die Phasenschieberschaltung 34 empfängt eine Differenzeingangsspannung Vin, die den Ausgängen von IF-Verstärker 12 über die Eingänge 160 und 162 an den Basiselektroden der Transistoren 164 und 166 entspricht, deren Kollektoren an einen ersten Spannungszufuhrleiter geschaltet sind, dem Vcc zugeführt wird. Die Emitter der Transistoren 164 und 166 sind über entsprechende Widerstände 168 und 170, denen ein Massebezugspotential zugeführt wird, an einen zweiten Spannungszufuhrleiter geschaltet. Der Emitter von Transistor 164 ist über Kondensator 174 an den Emitter von Transistor 172 geschaltet, während der Emitter von Transistor 166 über Kondensator 30 an den Emitter von Transistor 178 geschaltet ist. Die Transistorenpaare 164, 172 und 166, 178 bilden im wesentlichen ein Paar Differenzverstärker, wobei die Basen der Transistoren 172 und 178 gemeinsam so geschaltet sind, daß sie ein Vorspannungspotential Vref empfangen. Die Emitter der Transistoren 172 und 178 sind jeweils auch über Widerstände 180 und 182 an den zweiten Spannungszufuhrleiter geschaltet. Die Kollektoren der Transistoren 172 und 178 sind differenziell an eine doppelt- symmetrische Last- oder Abnahmeeinrichtung 40 geschaltet. Die Abnahmeeinrichtung 184 kann beispielsweise die doppeltsymmetrische Demodulatorschaltung 36 (Fig. 1) sein. Einstellbare Phasensteuerung wird durch das Paar Widerstände 186 und 188 erreicht, die zwischen die Emitter der Transistoren 164 und 186, bzw. 166 und 172 quergeschaltet sind.
In Funktion wird die Differentialeingangsspannung Vin in einen Differentialausgangsstrom io umgewandelt, der an den Kollektoren der Transistoren 172 und 178 erzeugt wird. Idealerweise ist der Differentialausgangsstrom io bei angepaßten Transistoren gegenüber Vin um 90º phasenverschoben. So ist die Spannung Vin, die beispielsweise an der Basis von Transistor 164 anliegt, pegelverschoben und tritt an dem Emitter desselben wie durch Vektor 190 in Fig. 5 dargestellt auf. Vin wird über Kondensator 174 in den Strom ic umgewandelt und treibt Transistor 172, der wiederum den Ausgangsstrom io erzeugt, der gegenüber Vin um 90º verschoben ist, wie dies Vektor 192 zeigt. Wenn die Transistoren ideale Transistoren wären, wären die Widerstände 186 und 188 nicht erforderlich. Aufgrund der Kleinsignal-Emitterwiderstände (re), die bei den bipolaren Transistoren auftreten, kommt es jedoch zu einem geringfügigen Phasenfehler, der ansonsten eine Phasenverschiebung zu Vc, wie mit Vektor 194 dargestellt, verursacht, sowie einen dadurch entstehenden Strom ic, wie mit Vektor 196 dargestellt, der über Kondensator 174 Transistor 32 zugeführt wird.
Der Strom ic mit dem zugehörigen Phasenfehler besteht, wie dargestellt, sowohl aus einer vertikalen Komponente, die mit Vektor 198 dargestellt ist, als auch aus einer horizontalen Komponente, die mit Vektor 200 dargestellt ist. Die quergeschalteten Widerstände 186 und 188 dienen, wie erläutert wird, dazu, die horizontalen Komponenten des zu ic gehörenden Phasenfehlers aufzuheben, und damit die Differentialausgangsströme io und -io. Die an Eingang 162 anliegende Differentialeingangsspannung ist, wie verständlich ist, in bezug auf Vin phasenverschoben. Dadurch wird ein Stromfluß durch Widerstand 188 erzeugt, der gegenüber der horizontalen Komponente von ic, die durch Kondensator 174 fließt, phasenverschoben ist. Indem Widerstand 188 reguliert wird, kann der Betrag von i&sub1;&sub8;&sub8; reguliert werden, bis er, wie mit Vektor 202 dargestellt, die horizontale Komponente von ic aufhebt. Desgleichen hebt Widerstand 186 die horizontale Komponente des kapazitiven Stroms auf, der durch Kondensator 176 fließt. So werden die durch re verursachten Phasenfehler durch die quergeschalteten Widerstände korrigiert, wodurch die Differentialausgangsströme io und -io zu Vin und -Vin um 90º phasenverschoben auftreten.

Claims

1. Automatische Frequenzregelungsschaltung (10) zum Einsatz in einem Fernsehempfänger mit einem Empfangsoszillator (LO) (64), einem Demodulatorabschnitt einschließlich eines Paares in 90º-Phasenverschiebung betriebener Demodulatoren (36, 54), einer Phasenregelschleife (20) einschließlich eines Phasendetektors (18) und eines spannungsgesteuerten Oszillators (VCO) zur Phasenverriegelung auf ein empfangenes IF-Signal, wobei die automatische Frequenzregelungsschaltung umfaßt:

eine Erfassungschaltung (72), die an entsprechende Ausgänge der Demodulatoren geschaltet ist und das Nichtvorhandensein oder Vorhandensein des IF-Signals erfaßt und eine Vielzahl von Freigabe- bzw. Sperr-Steuersignalen an entsprechenden ersten und zweiten Ausgängen erzeugt;

eine Offset-Schaltung (76), die an den ersten Ausgang der Erfassungsschaltung geschaltet ist, wobei die Offset-Sschaltung durch die Vielzahl von Freigabe- Steuersignalen beim Nichtvorhandensein des IF-Signals freigegeben wird und ein Steuersignal an den VCO erzeugt, das bewirkt, daß sich die Nenn-Betriebsfrequenz desselben auf eine vorgegebene Frequenz ändert;

eine Clamping-Schaltung (70), die an den zweiten Ausgang der Erfassungsschaltung geschaltet ist, wobei die Clamping-Schaltung durch die Vielzahl von Freigabe-Steuersignalen beim Nichtvorhandensein des IF-Signals freigegeben wird und ein Steuersignal an den LO erzeugt, wodurch bewirkt wird, daß die Nenn-Betriebsfrequenz desselben auf im wesentlichen die vorgegebene Frequenz verändert wird; und

wobei die Erfassungsschaltung (72) die Vielzahl der Sperr-Steuersignale an den ersten und den zweiten Ausgängen derselben erzeugt, um die Offset-Schaltung und die Clamping-Schaltung beim Vorhandensein des IF-Signals zu sperren, und die Phasenregelschleife darauf phasenverriegelt wird.

2. Automatische Frequenzregelungsschaltung nach Anspruch 1, die einschließt:

daß die Erfassungsschaltung (72) auf das Vorhandensein eines IF-Signals anspricht, während sich die Phasenregelschleife in einem nicht verriegeltem Zustand befindet, und ein zusätzliches Freigabesignal erzeugt;

eine Durchlaufschaltung (78), die auf das zusätzliche Freigabesignal anspricht, das von der Erfassungsschaltung an sie angelegt wird, und ein Durchlauf-Steuersignal an den VCO erzeugt, das bewirkt, daß die Frequenz des VCO's von der vorgegebenen Frequenz zunächst nach unten zu einer weiteren vorgegebenen Frequenz läuft und anschließend zu der Nenn-Betriebsfrequenz nach oben läuft; und

daß die Erfassungsschaltung darauf anspricht, daß der VCO auf das IF-Signal phasenverriegelt wird, und sie die Offset-Schaltung, die Durchlaufschaltung und die Clamping-Schaltung sperrt.

3. Automatische Frequenzregelungsschaltung nach Anspruch 2, wobei die Erfassungsschaltung (72) während der Zeit, in der die Durchlaufschaltung die Frequenz des VCO nach unten laufen läßt, ein Sperrsignal an den Phasendetektor (18) sendet.

4. Fernsehempfängerschaltung einschließlich der automatischen Frequenzregelungsschaltung nach Anspruch 1, 2 oder 3 und eines Demodulatorabschnitts, der umfaßt:

eine erste (14) und eine zweite (16) in Kette geschaltete Begrenzerstufe, die die Amplitude eines Eingangssignals begrenzen, das an die erste Begrenzerstufe angelegt wird;

die Phasenregelschleife (PLL) (20), die an den Ausgang der zweiten Begrenzerstufe geschaltet ist, und die den spannungsgesteuerten Oszillator (VCO) (24) enthält, der bei der Hälfte der Frequenz des Eingangssignals betrieben wird, sowie eine dritte (30) und eine vierte (32) in Kette geschaltete Begrenzerstufe;

eine Phasenschieberschaltung (34), die das Eingangssignal empfängt und einen vorgegebenen Betrag an Phasenverschiebung derselben ausführt; und

die Demodulatorschaltung (36), die sowohl das phasenverschobene Eingangssignal als auch ein Ausgangssignal der PLL empfängt und das Eingangssignal demoduliert, um ein demoduliertes Ausgangssignal zu erzeugen.

5. Fernsehempfängerschaltung nach Anspruch 4, die eine Gleichstrom-Rückkopplungsschaltung (40) enthält, die zwischen den Ausgang der zweiten Begrenzerstufe und dem Eingang der ersten Begrenzerstufe geschaltet ist.

6. Fernsehempfängerschaltung nach Anspruch 5, wobei die PLL enthält:

eine Phasendetektorschaltung (18), die an den Ausgang der zweiten Begrenzerstufe (16) und den Ausgang der vierten Begrenzerstufe (32) geschaltet ist und immer dann ein Fehlersignal erzeugt, wenn das begrenzte Eingangssignal gegenüber dem VCO-Signal nicht um 90º phasenverschoben ist;

ein Tiefpaßfilter (22), das zwischen die Phasendetektoreinrichtung und den VCO geschaltet ist; und

eine Vervielfacherschaltung (28), die zwischen den Ausgang des VCO und den Eingang der dritten Begrenzerstufe (30) geschaltet ist und die Frequenz des VCO-Signals verdoppelt, um das Ausgangssignal der PLL (20) zu erzeugen.

7. Fernsehempfängerschaltung nach Anspruch 5, wobei die Gleichstrom-Rückkopplungsschaltung enthält:

einen ersten (42) und einen zweiten (44) Widerstand, die zwischen einen ersten Ausgang der zweiten Begrenzerstufe (16) und einen ersten Eingang der ersten Begrenzerstufe (14) in Reihe geschaltet sind;

einen dritten (46) und einen vierten (48) in Reihe geschalteten Widerstand, die zwischen einen zweiten Ausgang der zweiten Begrenzerstufe und einen zweiten Eingang der ersten Begrenzerstufe geschaltet sind; und

einen Kondensator (50), der zwischen die Verbindungen des ersten und des zweiten Widerstandes und des dritten und des vierten Widerstandes geschaltet ist.

8. Fernsehempfängerschaltung nach Anspruch 4, 5, 6 oder 7, wobei die Phasenschieberschaltung (34) umfaßt:

einen ersten Differenzverstärker, der einen ersten (164) und einen zweiten (172) Transistor enthält, wobei die Basis des zweiten Transistors auf ein Bezugspotential vorgespannt ist;

einen zweiten Differenzverstärker, der einen dritten (166) und einen vierten (178) Transistor enthält, wobei die Basis des vierten Transistors auf das Bezugspotential vorgespannt ist, wobei die Basen des ersten und des zweiten Transistors an ein Paar von Eingängen der Phasenschieberschaltung geschaltet sind, denen eine Differenzeingangsspannung zugeführt wird;

einen ersten Kondensator (174), der zwischen die Emitter des ersten und des zweiten Transistors geschaltet ist,

einen zweiten Kondensator (176), der zwischen die Emitter des dritten und des vierten Transistors geschaltet ist;

einen ersten Widerstand (188), der zwischen die Emitter des zweiten und des vierten Transistors geschaltet ist;

einen zweiten Widerstand (186), der zwischen die Emitter des ersten und des dritten Transistors geschaltet ist; und

wobei die Kollektoren des zweiten und des vierten Transistors an eine Last (184) geschaltet sind.