DE3840948A1

DE3840948A1 - Schaltung zur erzeugung eines an einem ausgangsanschluss anstehenden logischen pegels

Info

Publication number: DE3840948A1
Application number: DE19883840948
Authority: DE
Inventors: Werner Dipl Phys Dr Schardein
Original assignee: Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Current assignee: Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Priority date: 1988-12-05
Filing date: 1988-12-05
Publication date: 1990-06-07
Also published as: DE3840948C2

Description

Die Erfindung bezieht sich auf eine Schaltung zur Erzeu gung eines an einem Ausgangsanschluß eines Ausgangs-Inver ters anstehenden logischen Pegels, der eindeutig den an N Eingangsanschlüssen anstehenden Eingangspegeln zugeordnet ist.

Derartige Schaltungen, die allgemein auch als Logikschal tungen bezeichnet werden, werden beispielsweise in Addie rern, Multiplizierern etc. eingesetzt.

Eine Schaltung, von der bei der Formulierung des Oberbe griffs des Anspruchs 1 ausgegangen wird, ist beispielswei se aus "Weste/Eshraghian, Principles of CMOS-VLSI-Design, 1985, S.314" bekannt.

Zur Realisierung derartiger Schaltungen sind die unter schiedlichsten Konzepte vorgeschlagen worden, von denen jedes bestimmte Nachteile beispielsweise hinsichtlich Geschwindigkeit, Herstellkosten und/oder Leistungsaufnahme aufweist:

Bei der gegenwärtig immer stärkeren Verbreitung finden den CMOS-Technik werden logische Schaltungen, vor allem in Form von statisch verlustlosen komplementären Anordnungen realisiert. Ferner sind Schaltungen vorgeschlagen worden, die mit Transmission-Gates, in Pseudo-nMOS-Logik oder in dynamischer Technik arbeiten.

Jedes dieser Konzepte hat spezifische Nachteile:

So benötigen Logik-Schaltungen, die durch ihren komplemen tären Aufbau keine statische Verlustleistung haben, eine vergleichsweise große Chip-Fläche.

Dynamische Lösungen haben zwar den Vorteil der hohen Inte grationsfähigkeit, jedoch ist ihre Störsicherheit wesent lich geringer als die anderer Lösungen.

Schaltungen mit Transmission-Gates weisen beispielsweise keine zusätzliche Treiberfähigkeit auf, während Schaltun gen in Pseudo-nMOS-Logik eine hohe Verlustleistung haben.

Bipolare Schaltungen, deren Verwendung anstelle von MOS- Schaltungen ebenfalls vorgeschlagen worden ist, haben die Nachteile einer geringen Integrationsdichte und eines hohen Leistungsverbrauchs.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltung zur Erzeugung eines an einem Ausgangsanschluß anstehenden logischen Pegels, der eindeutig den an N Eingangsanschlüs sen anstehenden Eingangspegeln zugeordnet ist, anzugeben, die bei hoher Integrationsdichte störsicher und schnell arbeitet.

Eine erfindungsgemäße Lösung dieser Aufgabe ist mit ihren Weiterbildungen in den Patentansprüchen angegeben.

Die Erfindung geht von dem Grundgedanken aus, daß die Ströme aller gesteuerten Stromquellen in einem gemeinsamen Knoten analog unter Berücksichtigung des "Vorzeichens" aufsummiert werden.

Zur Realisierung dieses Grundgedankens weist die Schaltung N gleichartige Eingangs-Inverter auf, von denen jeder aus zwei komplementären gesteuerten Stromquellen mit gleicher Steilheit besteht. An den Eingangsanschlüssen der Inverter ist jeweils einer der Eingangspegel angelegt. Die Ausgang sanschlüsse sämtlicher Inverter, d.h. sämtlicher Strom quellen sind in einem Verbindungsknoten verbunden, der mit dem Eingangsanschluß des Ausgangs-Inverters verbunden ist, an dessen Ausgangsanschluß das den logischen Pegel ange bende Signal ansteht.

Die erfindungsgemäße Schaltung arbeitet damit sehr schnell, da das logische Ausgangssignal bereits nach zwei Inverter-Laufzeiten zur Verfügung steht. Bei bekannten Logik-Schaltungen mit gleicher Funktion, wie sie bei spielsweise in der US-PS 45 92 007 beschrieben sind, steht das Ausgangssignal im ungünstigsten Fall jedoch erst nach der Laufzeit von drei Invertern und drei Datenselektoren zur Verfügung.

Darüber hinaus erfordert die erfindungsgemäße Schaltung eine im Vergleich mit bekannten Schaltungen geringere Chip-Fläche, so daß ein kompakteres Layout möglich wird.

Ferner ist die Eingangsbelastung geringer; auch sind alle Eingangsanschlüsse gleichberechtigt und damit gleich schnell.

Der geringe statische Leistungsverbrauch, den die erfin dungsgemäße Schaltung verursacht, ist dabei insbesondere bei sehr "schnellen Schaltungen" gegenüber dem dann auf tretenden dynamischen Leistungsverbrauch zu vernachlässi gen.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Bei bestimmten logischen Funktionen kann es erforderlich sein, zur Zuordnung eines eindeutigen Ausgangspegels ent sprechend der realisierten logischen Funktion die Eingang spegel, d.h. die verschiedenen Eingangsanschlüsse mit unterschiedlichen Gewichtsfaktoren g _i (i=1 ... N) zu verse hen (Anspruch 2).

Im Anspruch 3 ist eine besonders einfache Realisierung der erfindungsgemäßen Schaltungen angegeben, bei der die kom plementären Stromquellen aus einem pMOS- bzw. einem nMOS- Feldeffekttransistor bestehen, an deren Gate-Anschluß jeweils ein Eingangspegel anliegt, und deren Source- und Drain-Anschlüsse in Serie zwischen einer Versorgungsspan nung und dem Bezugspotential geschaltet sind, und deren Verbindungspunkt mit dem Verbindungsknoten sämtlicher Inverter verbunden ist.

Diese Ausbildung hat nicht nur den Vorteil des einfachen Aufbaus aus wenigen Elementen, sondern auch den Vorteil, daß sich durch eine entsprechende Wahl der W/L-Verhältnis se (W: Kanalbreite, L: Kanallänge der einzelnen MOS-Tran sistoren) leicht sowohl die Gleichheit der "Steilheiten" der komplementären Stromquellen eines Inverters als auch die gegebenenfalls erforderliche Gewichtung der verschie denen Eingangspegel erreichen lassen.

Insbesondere ist es gemäß Anspruch 4 bevorzugt, wenn das W/L-Verhältnis des pMOS-Transistors ca. um den Faktor 2 größer ist als das W/L-Verhältnis des nMOS-Transistors, da dann die Steilheiten der beiden Transistoren gleich sind.

Mit der erfindungsgemäßen Schaltung lassen sich die ver schiedensten Logikschaltungen realisieren. Insbesondere eignet sich die erfindungsgemäße Schaltung zur Bildung des Übertrags bei Addierern in schnellen Rechenwerken.

Beispiele für derartige Schaltungen sind in den Ansprüchen 5 und 6 gekennzeichnet. Ausdrücklich wird jedoch an dieser Stelle darauf hingewiesen, daß die Bildung des Übertrags zwar eine bevorzugte Anwendung der erfindungsgemäßen Schaltung ist, daß aber selbstverständlich die verschie densten Logikfunktionen verwirklicht werden können.

Der weitere Inverter, dessen Aufgabe unter anderem die Regeneration des Pegels ist, kann gemäß Anspruch 7 gleich wie die Eingangs-Inverter aufgebaut sein. Ferner ist es auch möglich, den weiteren Inverter als anders dimension ierten CMOS-Inverter, als Pegeldetektor oder Leseverstär ker oder als BICMOS-Inverter (Anspruch 8) aufzubauen.

Der Nachteil der bei der erfindungsgemäßen Schaltung vor handenen Verlustleistung kann durch Hinzufügen eines ein zigen Transistors pro Inverter als Schalter ausgeglichen werden: Gemäß Anspruch 9 ist zwischen den Source-Anschlüs sen der nMOS-Transistoren aller Eingangsinverter und Be zugspotential ein zusätzlicher nMOS-Transistor als Schal ter und/oder zwischen den Source-Anschlüssen der pMOS- Transistoren aller Eingangsinverter und Bezugspotential ein zusätzlicher pMOS-Transistor als Schalter eingesetzt. Hierdurch erhält man eine dynamische Logikschaltung "ohne statischen Leistungsverbrauch".

Durch die im Anspruch 10 gekennzeichnete Maßnahme, gemäß der sämtliche Inverter auf einem Substrat integriert sind, ist sichergestellt, daß die herstellungsbeeinflußten Parameter sämtlicher Bauteile der Inverter, wie beispiels weise Stromverstärkung (Steilheit) gleich sind.

Die Erfindung wird nachstehend anhand von Ausführungsbei spielen unter Bezugnahme auf die Zeichnung näher beschrie ben, in der zeigen:

Fig. 1a ein Prinzipschaltbild der erfindungsgemäßen Schal tung,

Fig. 1b den Aufbau jedes Eingangsinverters,

Fig. 2a ein Ausführungsbeispiel für die in Fig. 1 darge stellte Schaltung,

Fig. 2b eine Modifikation des in Fig. 2a dargestellten Ausführungsbeispiels,

Fig. 2c ein Ersatzschaltbild des in Fig. 2a dargestellten Ausführungsbeispiels für bestimmte Eingangspegel,

Fig. 2d ein Diagramm zur Erläuterung der Funktionsweise.

Fig. 3 eine dem Ausführungsbeispiel gemäß Fig. 2 funktio nell entsprechende Schaltung gemäß dem Stand der Technik, und

Fig. 4 ein weiteres Ausführungsbeispiel für eine erfin dungsgemäße Schaltung.

In den folgenden Figuren sind gleiche Teile immer mit den selben Bezugszeichen versehen, so daß gegebenenfalls auf eine neuerliche Beschreibung bereits beschriebener Teile verzichtet wird.

Fig. 1a zeigt ein Prinzipschaltbild der erfindungsgemäßen Schaltung zur Erzeugung eines an einem Ausgangsanschluß (OUT) anstehenden logischen Pegels, der eindeutig N Ein gangspegeln E(i), die jeweils den logischen Zustand 0 oder 1 angegeben, zugeordnet ist. Die erfindungsgemäße Schal tung weist N gleichartig aufgebaute (Eingangs)-Inverter INV (1)... INV(N) auf. An dem Eingangsanschluß jedes Inver ters INV(i) liegt jeweils ein Pegel E(i) an. Die Ausgangs anschlüsse der Inverter INV (1) sind in einem Knoten (P) verbunden, der mit dem Eingangsanschluß eines gemeinsamen Ausgangsinverters INV(N+1) verbunden ist, dessen Ausgangs anschluß mit dem Ausgangsanschluß (OUT) der Schaltung verbunden ist.

Fig. 1b zeigt den Aufbau eines jeden der Eingangsinverter. Jeder Inverter besteht aus komplementären Schaltkreisen, die beispielsweise pMOS-und nMOS-Transistoren sein können, und die als durch den jeweiligen Eingangspegel E(i) ge steuerte Stromquellen arbeiten.

Die Dimensionierung ist so vorzunehmen, daß für die Sät tigungsströme

I _{n sat} = I _{p sat} = I₀ · g(i)

gilt.

Die Größen g(i) stellen Gewichtsfaktoren dar und müssen ganzzahlig und positiv sein. E(i) bezeichnet den logischen Zustand (0 oder 1) des an dem jeweiligen Eingangsanschluß i anstehenden Pegels, /E(i) bedeutet die Negation des Pegels E(i).

Die in den Knoten P theoretisch hineinfließenden bzw. aus ihm herausfließenden Summenströme I _{p ges} und I _{n ges} sind dann gegeben durch:

I _{p ges} = I₀ · Σ/E(i) · g(i)
I _{n ges} = I₀ · ΣE(i) · g(i)

Das Potential im Knoten P läßt sich genau dann einem ein deutigen logischen Zustand zuordnen, wenn bei keiner der möglichen Eingangskombinationen die rechnerisch ermittel ten Ströme I _{n ges} und I _{p ges} gleich sind. Die Gewichts faktoren müssen daher für ein gegebenes N so gewählt wer den, daß für beliebige Eingangszustände gilt:

ΣE(i) · g(i) = Σ/E(i) · g(i)

Durch die Kirchhoffsche Knotenregel wird aber die Gleich heit von zufließendem und abfließendem Strom in P erzwun gen; dies hat bei realen, nicht-idealen Stromquellen zur Folge, daß sich der Arbeitspunkt und damit das Potential in Richtung des zuvor rechnerisch größeren Stromes ver schiebt. Der Inverter am Ausgang hat die Aufgabe, neben der Inversion den Pegel zu regenerieren.

Fig. 2a zeigt ein konkretes Ausführungsbeispiel einer erfindungsgemäßen Schaltung, das den Übertrag bei einem 1- Bit-Volladdierer bildet. Hierzu sind 3 Eingangsinverter INV (1) bis INV (3) vorgesehen, an deren Eingangsanschlüssen die Pegel A, B und C anstehen. Jeder der Eingangsinverter besteht aus einem pMOS-Transistor (Isolierschicht-Feldef fekt-Transistor M 1... M 3) und einem nMOS-Transistor (Iso lierschicht-Feldeffekt-Transistor M 4... M 6), an deren Steu eranschluß jeweils der entsprechende Eingangspegel an liegt, und deren Source- und Drain-Anschlüssen in Serie zwischen einer Versorgungsspannung V _cc und dem Bezugspo tential geschaltet sind. Die Verbindungspunkte der Tran sistoren Mi sind mit dem Verbindungsknoten P sämtlicher Inverter INV(i) (i=1..3) verbunden.

Bei dem in Fig. 2a gezeigten Ausführungsbeispiel ist der Ausgangsinverter INV (4) gleich wie die Eingangsinverter INV (1..3) aufgebaut und weist ebenfalls zwei in Serie zwischen die Versorgungsspannung V _cc und das Bezugspo tential geschaltete komplementäre pMOS- bzw. nMOS-Transis toren M 7 und M 8 auf, deren Verbindungspunkt mit dem Aus gangsanschluß C _out verbunden ist.

Die pMOS und nMOS-Transistoren sind so ausgebildet, daß ihre Steilheitskonstanten, d.h. ihre Stromverstärkung gleich ist. Hierzu ist das W/L-Verhältnis (W: Kanalbreite, L: Kanallänge) der pMOS-Transistoren ca. um den Faktor 2 größer als das W/L-Verhältnis der nMOS-Transistoren.

Fig. 2b zeigt eine Modifikation des in Fig. 2a gezeigten Ausführungsbeispiels, die ebenfalls den Übertrag bei 1- Bit-Volladdierer bildet. Im Gegensatz zu der in Fig. 2a dargestellten Schaltung ist jedoch der Ausgangsinverter INV (4) nicht gleichartig wie die Eingangsinverter INV (1) bis INV (3) aufgebaut, sondern ist ein sog. BICMOS-Inver ter, der zusätzlich zu den "Eingangstransistoren M 7 und M 8 zwei Feldeffekttransitoren M 9 und M 10 sowie zwei weitere Transistoren Q 1 und Q 2 aufweist. Hinsichtlich des genauen Aufbaus des an sich bekannten BICMOS-Inverters wird auf Fig. 2b verwiesen.

Im folgenden soll die Funktionsweise der in Fig. 2a und 2b dargestellten Schaltungen unter Bezugnahme auf Fig. 2c näher erläutert werden.

Dabei wird zur Realisierung der Übertrags-Bildung bei 1- Bit-Volladdierern von folgender Überlegung ausgegangen:

Alle Eingangskombinationen der logischen Zustände lassen sich in zwei Gruppen aufteilen:

a) An sämtlichen drei Eingangsanschlüssen liegen Signale mit dem gleichen logischen Pegel an. Dabei entspricht im folgenden der logische Pegel 1 (H-Pegel) einer Spannung von 5 V und der logische Pegel 0 (L-Pegel) 0 V.
In diesem Falle wirken die drei Eingangsinverter gleich sinnig, da parallel geschaltet; C _out hat den gleichen logischen Pegel wie er an den Eingangsanschlüssen anliegt.
b) An den drei Eingangsanschlüssen liegen unterschiedli che Pegel an; im folgenden soll exemplarisch angenommen werden, daß die Pegel A und B gleich 1, C gleich 0 sind.

Fig. 2c zeigt ein Ersatzschaltbild der in den Fig. 2a dargestellten Eingangsinverter für den Fall, daß der Ein gangspegel A und B den logischen Zustand 1 und der Ein gangspegel C den logischen Zustand 0 hat, und die dann abgeschalteten Transistoren "entfernt worden sind".

Der Sättigungsstrom des pMOS-Transistors M 3 teilt sich je zur Hälfte auf die nMOS-Transistoren M 4 und M 5 auf, die dadurch vom Sättigungsbereich in den linearen Bereich übergehen, so daß sich im Punkt P ein Potential von ca. 0,8 -1 V einstellt. Dies ist in Fig. 2d erläutert, die IDS/VDS-Kennlinien für pMOS- und nMOS-Transistoren zeigt.

Da dieser Wert deutlich unterhalb der Umschaltschwelle von 2,5 V des Ausgangsinverters INV (4) liegt, steht am Aus gangsanschluß C _out der invertierte und volle CMOS-Pegel von 5 V an.

Für alle anderen Kombinationen gilt aus Symmetriegründen entsprechendes.

Das in Fig. 2 dargestellte Ausführungsbeispiel einer er findungsgemäßen Schaltung realisiert damit die folgende logische Funktion

C _out = AB + AC + BC

C _out ist logisch 1 genau dann, wenn mindestens zwei der Eingangsvariablen logisch 1 sind; in den anderen Fällen ist der Ausgangspegel C _out 0. Diese Funktion ist identisch mit der Vorschrift für die Übertragsbildung bei 1-Bit- Volladdierern.

Bei den in Fig. 2 gezeigten Ausführungsbeispielen sind die W/L-Verhältnisse so dimensioniert, daß gilt:

I _{p sat} = I _{n sat}

hierbei ist W die Kanalbreite und L die Kanallänge des jeweiligen Transistors.

Beispiele für Dimensionierungen sind:

pMOS: W/L = 30/3; nMOS: W/L = 15/3 oder:
L = 3 µm; W = 6 µm (nMOS); W = 3 µm (nMOS)

Für die Funktionssicherheit der Schaltung von wesentlicher Bedeutung ist zum einen die Existenz eines gleichartig aufgebauten Ausgangs-Inverters bzw. eines gleichartig aufgebauten komplementären Transistor-Paares am Eingang des BICMOS-Inverters. Zum anderen ist die gemeinsame Integration aller Bauelemente auf dem gleichen Chip in enger Nachbarschaft und ähnlicher Geometrie von großer Bedeutung. Dies gewährleistet, daß die Schaltung genügend stabil gegenüber technologisch bedingten Parameterschwan kungen ist.

Fig. 3 zeigt zum Vergleich eine Schaltung zur Bildung des Übertrags bei 1-Bit-Volladdierern gemäß dem Stand der Technik, wie er beispielsweise in "Weste/Eshraghian, Prin ciples of CMOS-VLSI-Design, 1985, S.314" beschrieben ist. Fig. 3 ist zu entnehmen, daß bekannte Schaltungen wesent lich mehr Bauelemente, nämlich 12 MOS-Transistoren M 1.. M 12 und damit vier mehr als die erfindungsgemäße Schaltung erfordern. Dies bedingt, daß die bekannte Schaltung mehr Chip-Fläche erfordert und eine größere Leistungsaufnahme hat.

Fig. 4 zeigt als weiteres Ausführungsbeispiel für eine erfindungsgemäße Schaltung eine Schaltung, die den Über trag bei einem 2-Bit-Addierer bildet. Diese Schaltung weist insgesamt fünf Eingangs-Inverter auf, von denen zwei den Gewichtsfaktor g=2 und drei den Gewichtsfaktor g=1 haben. Damit kann wiederum jedem Eingangszustand eindeutig ein Ausgangspegel zugeordnet werden. Wie bei den in Fig. 2 gezeigten Schaltungen sind alle Eingangs-Inverter in einem Knoten P verbunden, der wiederum mit dem Eingangsanschluß eines Ausgangsinverters verbunden ist, an dessen Ausgang sanschluß der logische Pegel ansteht. Im übrigen ent spricht der Aufbau dem der Schaltungen gemäß Fig. 2, so daß auf eine detaillierte Beschreibung verzichtet und statt dessen auf die Zeichnung verwiesen werden kann.

Vorstehend ist die Erfindung anhand von Ausführungsbei spielen ohne Beschränkung des allgemeinen Erfindungsgedan kens beschrieben worden, innerhalb dessen selbstverständ lich die verschiedensten Modifikationen möglich sind:

Beispielsweise können anstelle der Übertragsbildung andere logische Funktionen realisiert werden.

Claims

1. Schaltung zur Erzeugung eines an einem Ausgangsan schluß eines Ausgangs-Inverters anstehenden logischen Pegels, der eindeutig den an N Eingangsanschlüssen anste henden Eingangspegeln zugeordnet ist, dadurch gekennzeichnet, daß N gleichartige Eingangs-Inver tern (INV (1)...INV(N)) vorgesehen, von denen jeder aus zwei komplementären gesteuerten Stromquellen mit gleicher Steilheit besteht, an deren Eingangsanschlüssen jeweils einer der Eingangspegel (E(i)) ansteht, und deren Aus gangsanschlüsse mit den Ausgangsanschlüssen der anderen Stromquellen in einem Verbindungsknoten (P) verbunden sind, der mit dem Eingangsanschluß des Ausgangs-Inverters (INV(N+1)) verbunden ist, an dessen Ausgangsanschluß (C _out) das den logischen Pegel angebende Signal ansteht.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß zur Zuordnung eines eindeuti gen Ausgangspegels entsprechend der realisierten logischen Funktion die Eingangspegel mit Gewichtsfaktoren g _i (i=1 ... m) gewichtet sind.

3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die komplementären Stromquel len aus einem pMOS- bzw. einem nMOS-Feldeffekttransistor (Mi) bestehen, an deren Gate-Anschluß jeweils ein Eingang spegel anliegt, und deren Source- und Drain-Anschlüsse in Serie zwischen einer Versorgungsspannung und dem Bezug spotential geschaltet sind, und deren Verbindungspunkt mit dem Verbindungsknoten sämtlicher Inverter verbunden ist.

4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß das W/L-Verhältnis des pMOS- Transistors ca. um den Faktor 2 größer ist als das W/L- Verhältnis des nMOS-Transistors.

5. Schaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß bei einer Schaltung zur Erzeu gung des Übertrags bei 1-Bit-Volladdieren N=3 und die Gewichtsfaktoren g _i gleich sind.

6. Schaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß bei einer Schaltung zur Erzeu gung des Übertrags bei 2-Bit-Addieren N=5 und die Ge wichtsfaktoren von zwei Invertern doppelt so groß wie die der anderen Inverter sind.

7. Schaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Eingangs-Inverter und der weitere Inverter gleich aufgebaut sind.

8. Schaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der weitere Inverter ein BICMOS-Inverter ist.

9. Schaltung nach einem der Ansprüche 3 bis 8, dadurch gekennzeichnet, daß zwischem den Source-Anschlüs sen der nMOS-Transistoren aller Eingangsinverter und Be zugspotential ein zusätzlicher nMOS-Transistor als Schal ter und/oder zwischen den Source-Anschlüssen der pMOS- Transistoren aller Eingangsinverter und Bezugspotential ein zusätzlicher pMOS-Transistor als Schalter eingesetzt ist.

10. Schaltung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß sämtliche Inverter auf einem Substrat integriert sind.