DE3825547C2 - - Google Patents
Info
- Publication number
- DE3825547C2 DE3825547C2 DE3825547A DE3825547A DE3825547C2 DE 3825547 C2 DE3825547 C2 DE 3825547C2 DE 3825547 A DE3825547 A DE 3825547A DE 3825547 A DE3825547 A DE 3825547A DE 3825547 C2 DE3825547 C2 DE 3825547C2
- Authority
- DE
- Germany
- Prior art keywords
- oxide film
- trenches
- semiconductor substrate
- width
- thermal oxidation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
- H01L21/76208—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region using auxiliary pillars in the recessed region, e.g. to form LOCOS over extended areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Description
Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer
Verbindungsstruktur nach dem Oberbegriff des Patentanspruches 1.
Ein derartiges Verfahren ist aus der DE-OS 29 49 360 bekannt.
Im allgemeinen wird beim Auslesen von Information aus einem dynamischen Speicher an einer be
stimmten Wortleitung ein Eingangssignal
angelegt, so daß ein Transistor betrieben wird, und die in einer
Speicherzelle gespeicherten Ladungen werden über
eine Bit-Leitung ausgelesen und als Potential
änderung detektiert, d. h., als Ausgangssignal in einem Lese
verstärker, der mit der Bit-Leitung verbunden
ist. Der Einfluß des Eingangssignales (erzeugt durch den Tran
sistor) auf das Ausgangssignal, der von der Verbindungslänge
der Bit-Leitung zu dem Leseverstärker abhängt,
kann in einem Element, bei dem Hochgeschwindigkeitsabläufe ver
langt werden, nicht vernachlässigt werden.
Fig. 4 zeigt in einem Diagramm die Beziehung bezüglich der Ver
zögerung zwischen dem Eingangssignal und dem Ausgangssignal.
Wenn das Eingangssignal nach Fig. 4 von einem unteren Pegel VL
zu einem oberen Pegel VH umgewandelt wird, wird das entspre
chende Ausgangssignal von dem unteren Pegel VL zu dem oberen
Pegel VH umgewandelt. Wie in Fig. 4 gezeigt, wird das Ausgangs
signal nicht gleichzeitig vom unteren Pegel VL zum oberen Pegel
VH umgewandelt, sondern wird allmählich vom unteren Pegel VL
zum oberen Pegel VH nach einer bestimmten Zeitspanne "t" umge
wandelt. Genauer gesagt erscheint das Eingangssignal als durch
die Zeitperiode "t" verzögertes Ausgangssignal. Da die Zeitver
zögerung "t" proportional zu der Zeitkonstanten (R×C =
Widerstand × Kapazität) der Bit-Leitung ist, muß zum Erhöhen
der Geschwindigkeit eines Elementes die Zeitkonstante erniedrigt
werden. Da jedoch mit einem Kleinerwerden des Elementes die Ver
bindung dünner gemacht wird,
führt dies zu einem Anstieg des
Widerstands R.
Auf der anderen Seite wird das Vorhandensein oder Nicht-Vorhan
densein eines Ausgangssignals wie oben beschrieben als
Potentialänderung im Leseverstärker nachgewiesen. Mit der
Annahme, daß die Kapazität einer Bit-Leitung durch CB und die
Kapazität einer Speicherzelle durch CS bezeichnet wird, beträgt
die Größe der Potentialänderung, die auf der Bit-Leitung er
scheint, einen sehr kleinen Wert, der durch CS/CB erhalten wird.
Die Kapazität CB einer Bit-Leitung enthält die Eigenkapazität
der Bit-Leitung und die Streukapazität,
die parasitär mit den Verbindungskapazitäten entsteht. Wenn
die Streukapazität erhöht wird, d. h., die Kapazität CB einer
Bit-Leitung wird erhöht, wird die Größe der Potentialänderung,
die auf der Bit-Leitung erscheint, weitgehend verringert,
so daß es schwierig wird, in korrekter Weise Information aus
zulesen.
Wie im vorhergehenden beschrieben, ist das Verringern der
Streukapazität der Verbindungsstruktur im Hinblick der Opera
tionseigenschaften und zum Zweck des korrekten Auslesens von
Information in einem Schreib-/Lesespeicher oder ähnlichem im
allgemeinen sehr wichtig.
Fig. 5 zeigt in einer schematischen Schnittansicht eine Verbin
dungsstruktur zum Erläutern der Streukapazität einer elektrisch leitenden Schicht bzw. Verbin
dung.
In Fig. 5 wird ein Feldoxidfilm 15 mit einer Dicke "d" auf einem
Siliziumsubstrat 1 gebildet, und darauf ist eine Verbindung 5
mit einer Breite "W" gebildet.
Unter der Annahme, daß eine Dielektrizitätskonstante des Oxid
films 15 durch ε bezeichnet ist und die Kontaktfläche der Ver
bindung 5 mit dem Oxidfilm 15 mit S bezeichnet ist, ist die
durch die Verbindung 5 und das Siliziumsubstrat 1 verursachte
Kapazität C wie folgt:
S = ε×S/d.
Da die Dielektrizitätskonstante ε ein durch den Oxidfilm 15 be
stimmter, konstanter Wert ist, muß zum Erniedrigen der Kapazi
tät C die Fläche S erniedrigt oder die Dicke d erhöht werden.
Unter der Annahme, daß die Verbindungslänge durch L bezeichnet
wird, wird die Beziehung für die Fläche durch folgende Gleichung repräsentiert:
C = L×W
wobei L von der Anordnung der Elemente abhängt. Um die Fläche
S zu verringern, ist es notwendig, die Breite W der Verbindung
5 so zu verringern, daß die Verbindung 5 eine rechteckige Form
im Querschnitt nach Fig. 3 aufweist. Wenn jedoch die Breite W der
Verbindung 5 bei Konstanthalten der Querschnittsfläche verringert wird,
wird die Dicke der herzustellenden Verbindungsschicht beim
Strukturieren der Verbindung 5 größer, so daß die Verarbeitungs
möglichkeiten verschlechtert werden. Zusätzlich wird, auch wenn
die Verbindung 5 in longitudinaler Richtung so verlängert wird,
daß die Kapazität zwischen der Verbindung 5 und dem Silizium
substrat verringert werden kann, zwischen benachbarten Verbindungen eine weitere Streukapazität
erzeugt,
so daß es nicht ratsam ist, eine Verbindung 5 mit der oben er
wähnten rechteckigen Form zu bilden.
Unter der Annahme, daß die Verbindungslänge und die Querschnittsform
der Verbindung 5 nicht geändert werden, muß daher
die Dicke des Oxidfilms 15 erhöht werden, um die Kapazität C
zu verringern. Bei Erhöhen der Dicke des Oxidfilms 15 treten
jedoch die folgenden Probleme auf:
- 1. Zur Bildung eines dicken Oxidfilms auf der ganzen Hauptober fläche eines Halbleitersubstrates wird ein sehr langer Oxi dationszeitabschnitt benötigt.
- 2. Da das Verfahren zur Oxidation bei einer hohen Temperatur für lange Zeit fortgesetzt wird, ändern sich die Eigenschaf ten des Halbleitersubstrates.
- 3. Wenn in den nachfolgenden Prozessen durch Feinstruktur-Pro zeßschritte des dicken Oxidfilms Störstellen in das Halblei tersubstrat ionenimplantiert werden, muß, da der Oxidfilm dick ist, eine Maske oder ähnliches auf beträchtlich unebenen Abschnitten struktu riert werden, so daß es schwierig ist, Strukturen mit hoher Genauigkeit zu bilden.
Aus der EP 00 86 915 A2 ist ein Verfahren
bekannt, daß den genannten Problemen zumindest teilweise Rechnung trägt,
bei dem eine Siliziumnitridschicht und eine Isolierschicht auf das Halbleitersubstrat
aufgebracht und, durch selektives Ätzen
an einigen Stellen wieder bloßgelegt wird. An den bloßgelegten Stellen
wird ein Graben in das Substrat geätzt. Die Einrichtung
wird thermisch oxidiert, so daß sich auf den Grabenwänden ein
Siliziumdioxid bildet. Dann wird eine polykristalline Siliziumschicht
auf der Siliziumdioxidschicht in dem Graben gebildet und
der gesamte Graben wird mit der polykristallinen Schicht aufgefüllt.
Darauf folgend wird wieder eine thermische Oxidation
durchgeführt, so daß die Oberfläche der polykristallinen Siliziumschicht
in eine Siliziumdioxidschicht umgewandelt wird. Zum
Schluß wird die elektrisch leitfähige Schicht auf dem Siliziumdioxid
aufgebracht. Dieses Verfahren ist kompliziert und zeitaufwendig,
insbesondere ist es schwierig, den Graben vollkommen
mit einem Dielektrikum, wie Siliziumdioxid, zu füllen.
Schließlich besteht die Gefahr, daß bei Anlegen eines Potentiales
an die elektrisch leitfähige Schicht Ladungen in dem
polykristallinen Silizium induziert werden, es können sich also
ebenfalls Streukapazitäten bilden.
Aus IBM TDB, Bd. 26, Nr. 7A, Dezember 1983, Seiten 3188-3189,
ist ein Verfahren zur Herstellung von Gräben bekannt, die mit
einem Dielektrikum gefüllt sind. Bei diesem Verfahren wird eine
Siliziumdioxidmaske auf das Substrat aufgebracht. Durch reaktives
Ionenätzen wird ein tiefer Graben gebildet. Durch thermische
Oxidation wird der Graben mit Siliziumdioxidmaterial gefüllt.
Bei einem derartigen Verfahren kann nur ein sehr schmaler Graben
mit Siliziumdioxid gefüllt werden. Wenn der Graben eine gewisse
Breite überschreitet, werden nur die Ränder des Grabens in Siliziumdioxid
umgewandelt. Der Graben bleibt offen.
Aus der US-PS 45 02 913 ist es bekannt, Gräben durch reaktives
Ionenätzen zu bilden. Nach der Bildung der Gräben wird ein thermisches
Oxidieren durchgeführt, wodurch die Wände der Gräben mit
einer Oxidationsschicht bedeckt werden. Die Gräben selbst müssen
mit polykristallinem Silizium durch Abscheiden aus der Dampfphase
vollständig gefüllt werden. Zum Schluß wird eine Siliziumdioxidschicht
auf dem Graben gebildet.
Aus der DE 29 49 360 A1 ist ein Verfahren gemäß dem Oberbegriff des Anspruchs 1
bekannt. Bei dem bekannten Verfahren werden lange
Kanäle gebildet und durch thermische Oxidation vollständig mit dem Oxid aufgefüllt. Diese langen Gräben
tendieren dazu, die Festigkeit des Substrates negativ zu
beeinflussen.
Es ist daher die der Erfindung zugrundeliegende Aufgabe, ein
Verfahren zur Herstellung einer Verbindungsstruktur
anzusetzen, bei dem die Festigkeit des Substrates
gegenüber dem gattungsgemäßen Verfahren verbessert ist.
Diese Aufgabe wird mittels der im Kennzeichen
des Anspruchs 1 angegebenen Merkmale
gelöst.
Vorteilhafte Weiterbildungen der Erfindung sind
in den Unteransprüchen angegeben.
Da ein Dielektrikum in einem Graben eingegraben ist und eine elektrisch
leitfähige Schicht bzw. Verbindung darauf gebildet ist, wird entsprechend dieser Erfin
dung ein dickes Dielektrikum auf einer Hauptoberfläche eines
Halbleitersubstrates nicht benötigt, obwohl die Streukapazität
der Verbindung erniedrigt wird.
Da das Halbleitersubstrat thermisch oxidiert ist und eine Mehrzahl von Gräben,
die auf einer Hauptoberfläche des Halbleitersubstrates gebildet sind,
mit einem Oxidfilm aufgefüllt werden, kann entsprechend
dieser Erfindung ein eingegrabener
Oxidfilm in einem vorbestimmten Bereich auf dem Halbleitersubstrat
leicht gebildet werden.
Da das Halbleitersubstrat mit diskontinuierlichen Gräben, die
in mindestens zwei Reihen auf einer Hauptoberfläche des Halbleitersubstrates
gebildet sind, zur Bildung eines Oxidfilms
in der Innenseite der Gräben und in einem Gebiet des Halbleitersubstrates,
das zwischen den Gräben liegt, thermisch
oxidiert ist, kann entsprechend dieser Erfindung ein eingegrabener
Oxidfilm in einem weiten Bereich auf dem Halbleitersubstrat
leicht in kurzer Zeit gebildet werden, ohne die
Festigkeit des Substrates negativ zu beeinflussen.
Es folgt die Beschreibung von Ausführungsbeispielen der Erfindung
anhand der Figuren. Von den Figuren zeigen:
Fig. 1A bis 1E schematische Prozeßdiagramme des Herstellungsverfahrens
entsprechend eines Ausführungsbeispieles dieser Erfindung, wobei in
Schnittansichten eines Substrates die Hauptschritte
des Herstellungsverfahrens erläutert
werden;
Fig. 2A und 2B Diagramme entsprechend Fig. 1C zur Erläuterung
der Bildung eines Oxidfilms in einem
Siliziumsubstrat durch thermische Oxidation;
Fig. 3 ein Diagramm, das die Form von Gräben zur
Bildung eines eingegrabenen Oxidfilms anhand
eines diskontinuierlichen Grabens zeigt;
Fig. 4 ein Digramm, das die Beziehung der Verzögerung
zwischen einem Eingangssignal und einem
Ausgangssignal bezüglich einer allgemeinen
Verbindung zeigt;
Fig. 5 eine Schnittansicht einer Verbindungsstruktur
mit einer Verbindung, die auf einem Oxidfilm
eines Substrates gebildet ist; und
Fig. 6 ein Diagramm, das die Form von Gräben zur
Bildung eines eingegrabenen Oxidfilms gemäß
dem aus der DE-OS 29 49 360 bekannten Stand
der Technik zeigt.
Die Fig. 1A bis 1E sind Schnittansichten von schematischen
Prozessen, die ein Herstellungsverfahren entsprechend eines
Ausführungsbeispieles dieser Erfindung erläutern, und die
Fig. 2A und 2B sind Diagramme entsprechend der Fig. 1C,
die zeigen, wie ein Oxidfilm in einem Siliziumsubstrat durch
thermische Oxidation gebildet wird.
Anhand der Zeichnungen folgt nun die Beschreibung des Herstellungsverfahrens.
Ein Siliziumsubstrat 1 mit einer Hauptoberfläche wird, wie
in Fig. 1A gezeigt, vorbereitet, und anschließend werden
diskontinuierliche Gräben 2 (vergl. die Fig. 3) in drei
Reihen in einer vorbestimmten Position auf der Hauptoberfläche
durch Ätzen, wie in Fig. 1B gezeigt, gebildet. Die
Gräben 2 sind von gleicher Größe. Es wird angenommen, daß die
Tiefe der Gräben 2 durch D1 dargestellt wird und die Breite
von diesen durch W1 dargestellt wird, und die Breite zwischen
den Gräben in dem Siliziumsubstrat 1 durch W2 dargestellt wird.
Anschließend wird die Hauptoberfläche des Halbleitersubstrates
1 zusammen mit der Innenseite der Gräben 2 zur Bildung eines
Oxidfilmes 3 thermisch oxidiert, wie es in Fig. 1C gezeigt ist.
Anhand der Fig. 2A und 2B folgt nun die Beschreibung des Zu
standes, bei dem der Oxidfilm gebildet wird.
Nachdem die Hauptoberfläche des Siliziumsubstrates 1 zur Bil
dung eines Oxidfilmes 3 mit einer Dicke T auf dieser Hauptober
fläche thermisch oxidiert ist, weist der Oxidfilm 3 einen Teil
(mit einer Dicke "a"), der in das Siliziumsubstrat 1 eindringt,
und einen Teil (mit einer Dicke "b"), der auf dem Siliziumsub
strat 1 ausgedehnt ist, auf. Im besonderen reagiert Sauerstoff
in einer Atmosphäre mit Silizium auf der Oberfläche des Halb
leitersubstrats 1 zur Bildung von SiO2, wobei die Dicke desselben
T(=a+b) im gesamten wird. Im Ergebnis bedeutet das, daß ein
Oxidfilm um "a" in das Substrat von der ursprünglichen Ober
fläche des Substrates eindringt. Das Verhältnis der Dicke "a"
zur Dicke "b" ist im allgemeinen 4 : 6. Die thermische Oxidation
ist auf die gleiche Art und Weise wie in dem Halbleitersubstrat
1 innerhalb der Gräben 2 ausgeführt. Wenn man annimmt, daß das
Verhältnis von W1 zu W2 zu 6 : 4 gesetzt ist, ist ein kontinuierlicher Oxidfilm
innerhalb der Gräben 2 und der Bereiche zwischen den Gräben 2
gebildet. Entsprechend dieser Ausführung, bei der die Gräben
2 in drei Reihen gebildet sind, ist ein Oxidfilm 3 mit einer
Dicke D3 auf dem Siliziumsubstrat 1 gebildet, und der Oxidfilm
3 ist in einem Graben mit einer Breite WT und einer Tiefe D2 in
dem Siliziumsubstrat 1 gebildet. Basierend auf der oben be
schriebenen thermischen Oxidation sind die folgenden Beziehun
gen zwischen den Größen vorhanden:
WT = 3 × W₁ + 2 × W₂ + 4/6 × W₁
D₂ = D₁
D₃ = 1/2 × W₁ + 2/6 × W₁ = 5/6 × W₁.
D₂ = D₁
D₃ = 1/2 × W₁ + 2/6 × W₁ = 5/6 × W₁.
In diesem Fall ist es wichtig, daß die Zeit, die zum Oxidieren
des Oxidfilms in dem Graben mit einer Breite WT und einer Tiefe
D2 benötigt wird, nicht von der Tiefe D2 (=D1) des Grabens ab
hängt, sondern von der Dicke D3 des Oxidfilms 3 abhängt, d. h.
die Breite W1 der Gräben 2 und die Breite W2 zwischen den Grä
ben 2 (D3=(W1 + W2)/2). Falls es daher gewünscht ist, einen
Oxidfilm in einem tieferen Graben zu bilden, ist es lediglich
notwendig, die Gräben 2 tiefer zu bilden. Bei iden
tischer Breite W1 der Gräben bleibt die Oxidationszeit - unabhän
gig von der Tiefe des Grabens - gleich.
Falls es weiterhin gewünscht ist, einen kontinuierlichen Oxidfilm in einem brei
teren Graben zu bilden, ist es lediglich notwendig, die Anzahl
der Gräben 2 zu erhöhen. Da der Abstand zwischen den zusätz
lichen Gräben identisch zu W2 ist, ist die Oxidationszeit die
gleiche. Das bedeutet, daß, wenn es gewünscht ist, einen Oxid
film in Gräben der gleichen Größe in einer kürzeren Zeit zu bil
den, ist es notwendig, die Breite W1 der Gräben 2 zu erniedri
gen und den Abstand W2 zwischen den Gräben 2 nach der Beziehung
W2=W1×4/6 einzuhalten.
Nachdem der Oxidfilm gebildet ist, wird die Schicht auf dieser
Oberfläche um die Dicke D3 weggeätzt, so daß das Silizium
substrat 1 offenliegt. Wie in Fig. 1D gezeigt, ist der einge
grabene Oxidfilm 4 mit einer Breite WT und einer Tiefe D2 in
dem Siliziumsubstrat 1 gebildet. Da die Tiefe D2 des eingegra
benen Oxidfilms 4 gleich D1 der Gräben 2 ist, kann die
Tiefe durch Bilden der Gräben 2, von denen jeder eine gewünschte
Tiefe aufweist, leicht angepaßt werden.
Schließlich wird eine elektrisch leitende Schicht, wie z. B.
Aluminium, auf der ganzen Hauptoberfläche des Silizium
substrats 1 einschließlich des eingegrabenen Oxidfilms 4 ge
bildet und anschließend durch fotolithografische Verfahren oder
ähnliches strukturiert, so daß eine Verbindung 5 auf dem einge
grabenen Oxidfilm 4 wie in Fig. 1E gezeigt gebildet ist.
Obwohl die Gräben 2, wie in dem obigen Ausführungsbeispiel
beschrieben, in drei Reihen gebildet sind, können die Gräben
in einer anderen Mehrzahl von Reihen gebildet sein. Im all
gemeinen ist es erwünscht, Gräben in ungefähr fünf Reihen
mit ungefähr 10 µm Breite zu erhalten. Falls aber eine sehr
feine Strukturierung der Gräben durchgeführt werden kann,
ist dies vorteilhafter, da die zur Bildung eines kontinuierlichen
Oxidfilms benötigte Zeit umso kürzer ist, je größer
die Zahl der Reihen in bezug auf eine vorbestimmte Breite
ist.
Obwohl in dem oben beschriebenen Ausführungsbeispiel die jewei
ligen Gräben die gleiche Tiefe aufweisen, können auch
Kombinationen von Gräben mit verschiedenen Tiefen verwendet
werden, wobei auch in diesem Fall diese Erfindung ebenso
angewendet werden kann.
Zusätzlich kann, obwohl in dem oben beschriebenen Ausführungs
beispiel ein Verbindungsmaterial Aluminium aufweist, ein hoch
temperaturstabiles Metall, wie z.B. Polysilizium, eingesetzt
werden, wobei auch in diesem Fall der gleiche Effekt erzielt
werden kann.
Zusätzlich kann, obwohl in dem oben beschriebenen Ausführungs
beispiel die Oberfläche des Oxidfilms 3 so geätzt ist, daß das
Siliziumsubstrat 1 offenliegt, die Oberfläche ohne Ätzen ver
wendet werden, oder es kann lediglich ein Teil der Oberfläche
zum Einebnen der oberen Oberfläche davon weggeätzt werden, so
daß das Siliziumsubstrat 1 nicht offenliegt, wobei dies von der
Art der Elemente abhängt.
Die Fig. 3 zeigt in Draufsicht ein Beispiel einer
Form eines Grabens, der in einem Halbleitersubstrat zur Bildung
eines eingegrabenen Oxidfilms ge
bildet ist.
In Fig. 3 sind die langgezogenen Gräben 2 gemäß dem Kennzeichen
des Anspruchs 1 nicht kontinuierlich in drei Reihen gebildet,
sondern diskontinuierlich, und zwar in dem Gebiet
10, bei dem ein Oxidfilm gebildet werden soll. In diesem
Fall, wenn der Abstand W₃ zwischen den Gräben in der Richtung,
in der die Verbindung 5 vorgesehen ist, der gleiche
wie W₂ wie in Fig. 1B gezeigt, beträgt, wird ein eingegrabener
Oxidfilm durch thermische Oxidation kontinuierlich in dem
Gebiet 10 gebildet. Da die Form des Grabens vor der Oxidation
im Unterschied zu der aus der DE-OS 29 49 360 bekannten und
in der Fig. 6 dargestellten Form diskontinuierlich ist und
nicht kontinuierlich ist, so ist dies im Hinblick auf die
Festigkeit des Substrates vorteilhafter.
Claims (6)
1. Verfahren zur Herstellung einer Verbindungsstruktur mit
einer auf einem eingegrabenen Oxidfilm (4) angeordneten
elektrisch leitenden Schicht (5) zum Verbinden einer Komponente
oder eines Anschlusses mit einer anderen Komponente
oder einem anderen Anschluß, die auf einem Halbleitersubstrat
(1) gebildet sind, mit den Schritten:
Bilden einer Mehrzahl von nebeneinander angeordneten Gräben (2) in einer Hauptoberfläche des Halbleitersubstrates (1) mit anschließendem thermischen Oxidieren des Halbleitersubstrates (1);
wobei die Gräben (2) eine erste Breite (W₁) aufweisen und das Halbleitersubstrat (1) zwischen zwei benachbarten Gräben (2) eine zweite Breite (W₂) aufweist, die so gewählt wird, daß das Verhältnis der ersten Breite (W₁) zu der zweiten Breite (W₂) für alle Gräben (2) konstant ist und gleich ist dem Verhältnis von der Dicke desjenigen Teiles (b) eines Oxidfilmes (3), der sich nach der thermischen Oxidation über der ursprünglichen Oberfläche des Halbleitersubstrates (1) gebildet hat, zu der Dicke desjenigen Teiles (a) des Oxidfilmes (3), der nach der thermischen Oxidation von der ursprünglichen Oberfläche des Halbleitersubstrates (1) aus in dieses eingedrungen ist, so daß das Halbleitersubstrat (1) mit der zweiten Breite (W₂) zwischen den benachbarten Gräben (2) durch die thermische Oxidation vollständig oxidiert wird und gleichzeitig die Mehrzahl von Gräben (2) durch die thermische Oxidation mit dem Oxidfilm (3) vollständig aufgefüllt wird, wodurch der eingegrabene Oxidfilm (4) entsteht; und Bilden einer elektrisch leitfähigen Schicht (5) auf dem eingegrabenen Oxidfilm (4);
dadurch gekennzeichnet, daß langgezogene Gräben (2) gebildet werden, die in ihrer Längsrichtung diskontinuierlich gebildet werden, wobei der Abstand zwischen den Grabenteilen in der Längsrichtung gleich der zweiten Breite (W₂) zwischen nebeneinander angeordneten Gräben (2) gewählt wird.
Bilden einer Mehrzahl von nebeneinander angeordneten Gräben (2) in einer Hauptoberfläche des Halbleitersubstrates (1) mit anschließendem thermischen Oxidieren des Halbleitersubstrates (1);
wobei die Gräben (2) eine erste Breite (W₁) aufweisen und das Halbleitersubstrat (1) zwischen zwei benachbarten Gräben (2) eine zweite Breite (W₂) aufweist, die so gewählt wird, daß das Verhältnis der ersten Breite (W₁) zu der zweiten Breite (W₂) für alle Gräben (2) konstant ist und gleich ist dem Verhältnis von der Dicke desjenigen Teiles (b) eines Oxidfilmes (3), der sich nach der thermischen Oxidation über der ursprünglichen Oberfläche des Halbleitersubstrates (1) gebildet hat, zu der Dicke desjenigen Teiles (a) des Oxidfilmes (3), der nach der thermischen Oxidation von der ursprünglichen Oberfläche des Halbleitersubstrates (1) aus in dieses eingedrungen ist, so daß das Halbleitersubstrat (1) mit der zweiten Breite (W₂) zwischen den benachbarten Gräben (2) durch die thermische Oxidation vollständig oxidiert wird und gleichzeitig die Mehrzahl von Gräben (2) durch die thermische Oxidation mit dem Oxidfilm (3) vollständig aufgefüllt wird, wodurch der eingegrabene Oxidfilm (4) entsteht; und Bilden einer elektrisch leitfähigen Schicht (5) auf dem eingegrabenen Oxidfilm (4);
dadurch gekennzeichnet, daß langgezogene Gräben (2) gebildet werden, die in ihrer Längsrichtung diskontinuierlich gebildet werden, wobei der Abstand zwischen den Grabenteilen in der Längsrichtung gleich der zweiten Breite (W₂) zwischen nebeneinander angeordneten Gräben (2) gewählt wird.
2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet, daß ein weiterer Oxidfilm (3) auf
der Hauptoberfläche des Halbleitersubstrates (1) mit Ausnahme
der Gräben (2) und des Gebietes des Halbleitersubstrates (1)
zwischen den Gräben (2) gebildet wird.
3. Verfahren nach Anspruch 2,
dadurch gekennzeichnet, daß die obere Oberfläche des eingegrabenen Oxidfilmes
(4) und die Oberfläche des weiteren Oxidfilmes (3) eingeebnet
werden.
4. Verfahren nach Anspruch 3,
dadurch gekennzeichnet, daß das Einebnen einen Schritt zum
Wegätzen der oberen Oberfläche des eingegrabenen Oxidfilmes (4) und des
weiteren Oxidfilmes (3) bis zu einer vorbestimmten Dicke aufweist,
so daß das mit dem weiteren Oxidfilm (3) bedeckte
Halbleitersubstrat (1) offenliegt.
5. Verfahren nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet, daß die elektrisch leitfähige
Schicht (5) einen Kontaktierungsanschluß (6) aufweist.
6. Verfahren nach einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet, daß das Halbleitersubstrat (1) ein
Siliziumsubstrat ist und das konstante Verhältnis der ersten
Breite (W₁) zur zweiten Breite (W₂) im wesentlichen 6 : 4 und
bevorzugt 6 : 4 beträgt.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19883844719 DE3844719C2 (de) | 1987-09-08 | 1988-07-27 | Verbindungsschicht |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62225039A JPS6467945A (en) | 1987-09-08 | 1987-09-08 | Wiring layer formed on buried dielectric and manufacture thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3825547A1 DE3825547A1 (de) | 1989-03-16 |
DE3825547C2 true DE3825547C2 (de) | 1992-12-03 |
Family
ID=16823091
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE3825547A Granted DE3825547A1 (de) | 1987-09-08 | 1988-07-27 | Verbindungsschicht auf eingegrabenem dielektrikum und verfahren zur herstellung einer solchen |
DE19883844719 Expired - Lifetime DE3844719C2 (de) | 1987-09-08 | 1988-07-27 | Verbindungsschicht |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19883844719 Expired - Lifetime DE3844719C2 (de) | 1987-09-08 | 1988-07-27 | Verbindungsschicht |
Country Status (4)
Country | Link |
---|---|
US (1) | US5041898A (de) |
JP (1) | JPS6467945A (de) |
KR (1) | KR940008358B1 (de) |
DE (2) | DE3825547A1 (de) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5516720A (en) * | 1994-02-14 | 1996-05-14 | United Microelectronics Corporation | Stress relaxation in dielectric before metallization |
KR100236097B1 (ko) * | 1996-10-30 | 1999-12-15 | 김영환 | 반도체 장치의 격리막 형성방법 |
US6306727B1 (en) * | 1997-08-18 | 2001-10-23 | Micron Technology, Inc. | Advanced isolation process for large memory arrays |
US6451655B1 (en) * | 1999-08-26 | 2002-09-17 | Stmicroelectronics S.R.L. | Electronic power device monolithically integrated on a semiconductor and comprising a first power region and at least a second region as well as an isolation structure of limited planar dimension |
DE10041691A1 (de) * | 2000-08-24 | 2002-03-14 | Infineon Technologies Ag | Halbleiteranordnung |
DE10051909B4 (de) * | 2000-10-19 | 2007-03-22 | Infineon Technologies Ag | Randabschluss für Hochvolt-Halbleiterbauelement und Verfahren zum Herstellen eines Isolationstrenches in einem Halbleiterkörper für solchen Randabschluss |
DE10242661A1 (de) * | 2002-09-13 | 2004-03-25 | Conti Temic Microelectronic Gmbh | Verfahren zum Herstellen von Isolationsstrukturen |
US7518182B2 (en) | 2004-07-20 | 2009-04-14 | Micron Technology, Inc. | DRAM layout with vertical FETs and method of formation |
US7247570B2 (en) * | 2004-08-19 | 2007-07-24 | Micron Technology, Inc. | Silicon pillars for vertical transistors |
US7285812B2 (en) * | 2004-09-02 | 2007-10-23 | Micron Technology, Inc. | Vertical transistors |
US7199419B2 (en) * | 2004-12-13 | 2007-04-03 | Micron Technology, Inc. | Memory structure for reduced floating body effect |
US7229895B2 (en) * | 2005-01-14 | 2007-06-12 | Micron Technology, Inc | Memory array buried digit line |
US7120046B1 (en) | 2005-05-13 | 2006-10-10 | Micron Technology, Inc. | Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines |
US7371627B1 (en) | 2005-05-13 | 2008-05-13 | Micron Technology, Inc. | Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines |
US7888721B2 (en) | 2005-07-06 | 2011-02-15 | Micron Technology, Inc. | Surround gate access transistors with grown ultra-thin bodies |
US7768051B2 (en) | 2005-07-25 | 2010-08-03 | Micron Technology, Inc. | DRAM including a vertical surround gate transistor |
US7696567B2 (en) | 2005-08-31 | 2010-04-13 | Micron Technology, Inc | Semiconductor memory device |
KR100703042B1 (ko) * | 2006-09-08 | 2007-04-09 | (주)에이펙스 | 검사용 프로브 기판 및 그 제조 방법 |
KR100703043B1 (ko) * | 2006-09-21 | 2007-04-09 | (주)에이펙스 | 검사용 프로브 기판 및 그 제조 방법 |
US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
IT1397603B1 (it) * | 2009-12-21 | 2013-01-16 | St Microelectronics Srl | Trincee di isolamento per strati semiconduttori. |
US9401363B2 (en) | 2011-08-23 | 2016-07-26 | Micron Technology, Inc. | Vertical transistor devices, memory arrays, and methods of forming vertical transistor devices |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2949360A1 (de) * | 1978-12-08 | 1980-06-26 | Hitachi Ltd | Verfahren zur herstellung einer oxidierten isolation fuer integrierte schaltungen |
JPS56146247A (en) * | 1980-03-25 | 1981-11-13 | Fujitsu Ltd | Manufacture of semiconductor device |
JPS58105551A (ja) * | 1981-11-20 | 1983-06-23 | Fujitsu Ltd | 半導体装置 |
JPS58200554A (ja) * | 1982-05-19 | 1983-11-22 | Hitachi Ltd | 半導体装置の製造方法 |
US4502913A (en) * | 1982-06-30 | 1985-03-05 | International Business Machines Corporation | Total dielectric isolation for integrated circuits |
US4819054A (en) * | 1982-09-29 | 1989-04-04 | Hitachi, Ltd. | Semiconductor IC with dual groove isolation |
US4910575A (en) * | 1986-06-16 | 1990-03-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and its manufacturing method |
-
1987
- 1987-09-08 JP JP62225039A patent/JPS6467945A/ja active Pending
-
1988
- 1988-04-01 KR KR1019880003697A patent/KR940008358B1/ko not_active IP Right Cessation
- 1988-07-27 DE DE3825547A patent/DE3825547A1/de active Granted
- 1988-07-27 DE DE19883844719 patent/DE3844719C2/de not_active Expired - Lifetime
- 1988-08-11 US US07/231,064 patent/US5041898A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR940008358B1 (ko) | 1994-09-12 |
DE3825547A1 (de) | 1989-03-16 |
DE3844719C2 (de) | 1995-06-14 |
JPS6467945A (en) | 1989-03-14 |
KR890005844A (ko) | 1989-05-17 |
US5041898A (en) | 1991-08-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3825547C2 (de) | ||
DE69014486T2 (de) | Halbleiterspeicheranordnung mit Stapelkondensator und Verfahren zu ihrer Herstellung. | |
DE3856143T2 (de) | Verfahren zum Herstellen einer dynamischen Speicherzelle mit wahlfreiem Zugriff | |
EP0002670B1 (de) | Verfahren zum Herstellen eines bipolaren Transistors in einem Halbleitersubstrat | |
DE69113579T2 (de) | Verfahren zur Herstellung einer DRAM-Zelle mit Stapelkondensator. | |
DE4430771C2 (de) | Verfahren zur Herstellung eines Kondensators für einen dynamischen Direktzugriffspeicher | |
DE69231655T2 (de) | Verfahren zur Herstellung einer Graberstruktur in einem Halbleitersubstrat | |
DE3841588A1 (de) | Dynamischer vertikal-halbleiterspeicher mit wahlfreiem zugriff und verfahren zu seiner herstellung | |
DE4201506C2 (de) | Verfahren zur Herstellung von DRAM-Speicherzellen mit Stapelkondensatoren mit Flossenstruktur | |
DE10360537B4 (de) | Verfahren zum Ausbilden tiefer Isolationsgräben bei der Herstellung integrierter Schaltungen | |
DE4220497A1 (de) | Halbleiterspeicherbauelement und verfahren zu dessen herstellung | |
DE10256346A1 (de) | Halbleiterbauelement mit MIM-Kondensator und Herstellungsverfahren | |
DE3922456A1 (de) | Halbleiterspeichereinrichtung und verfahren zur herstellung derselben | |
DE69133534T2 (de) | Schichtstruktur mit Kontaktöffnung und Verfahren zur Herstellung derselben | |
DE4221511A1 (de) | Verfahren zum bilden von bitstellenleitungen auf einem halbleiter-wafer | |
DE19704149A1 (de) | Metallverdrahtung an einem Halbleiterbauteil und Verfahren zum Herstellen derselben | |
DE4029256A1 (de) | Stapelkondensator einer dram-speicherzelle und verfahren zu seiner herstellung | |
DE10228717B4 (de) | Verfahren zum Isolieren aktiver Bereiche von Halbleiterspeicherelementen und zum Isolieren von Elementgebieten eines Halbleiterwafers | |
DE68928951T2 (de) | Verfahren zur Herstellung einer integrierten Schaltung mit Bipolartransistoren | |
DE10348902A1 (de) | MIM-Kondensatorstruktur und Herstellungsverfahren | |
DE4203565C2 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung | |
DE3918924A1 (de) | Halbleiterspeichereinrichtung vom gestapelten kondensatortyp und herstellungsverfahren dafuer | |
DE4238081A1 (en) | Stacked capacitor for semiconductor DRAM storage cell - has step in upper surface of lower electrode, with field insulation film formed on silicon substrate, e.g. by LOCOS process | |
DE19726069B4 (de) | Halbleitereinrichtung mit einer unteren und einer oberen Elektrode und zugehöriges Herstellungsverfahren | |
DE69025888T2 (de) | Halbleiterbauelement mit einem dielektrischen Isolierungsbereich mit der Struktur einer U-förmigen Nut |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8172 | Supplementary division/partition in: |
Ref country code: DE Ref document number: 3844719 Format of ref document f/p: P |
|
Q171 | Divided out to: |
Ref country code: DE Ref document number: 3844719 |
|
AH | Division in |
Ref country code: DE Ref document number: 3844719 Format of ref document f/p: P |
|
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
AH | Division in |
Ref country code: DE Ref document number: 3844719 Format of ref document f/p: P |
|
8320 | Willingness to grant licences declared (paragraph 23) | ||
8339 | Ceased/non-payment of the annual fee |