DE3803965C2 - Circuit arrangement with a voltage controlled oscillator - Google Patents
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Description
Die Erfindung geht aus von einer Schaltungsanordnung nach dem Oberbegriff des Patentanspruchs 1.The invention relates to a circuit arrangement according to the Preamble of claim 1.
Eine Schaltung eines Frequenz-Synthetisierers ist aus dem Buch "MECL Data Book" 1982/83, Seiten 7-24 bis 7-41, bekannt. Der Frequenz-Synthetisierer enthält eine Frequenzregelschleife (PLL), die im einfachsten Fall aus einer Phasenvergleichsschaltung, einem Tiefpaßfilter und einem spannungsgesteuerten Oszillator (Quarz-Oszillator) besteht. Die PLL ist in Form eines geschlossenen, rückgekoppelten Systems aufgebaut. Bei einer Anwendung als Frequenz-Vervielfacher schwingt der spannungsgesteuerte Oszillator mit einem Vielfachen der Frequenz eines anliegenden Referenzsignals. In diesem Fall sind (programmierbare) Frequenzverteiler vorzusehen, um die Oszillator-Frequenz herunterzuteilen.A circuit of a frequency synthesizer is from the book "MECL Data Book "1982/83, pages 7-24 to 7-41 Frequency synthesizer contains a frequency locked loop (PLL), which in the simplest case consists of a phase comparison circuit, a Low pass filter and a voltage controlled oscillator (Quartz oscillator) exists. The PLL is in the form of a closed, feedback system built. When used as The voltage controlled oscillator oscillates frequency multiplier with a multiple of the frequency of an applied reference signal. In this case (programmable) frequency distributors must be provided, to divide the oscillator frequency down.
Beim Einschalten einer PLL besteht zwischen dem Signal des spannungsgesteuerten Oszillators und dem anliegenden Referenzsignal zunächst eine zufällige Phasenbeziehung. Ein Ausregeln dieser Phasenbeziehung zu Null beansprucht eine dem Frequenz-Ziehbereich des Oszillators umgekehrt proportionale Zeit. Bei Quarz-Oszillatoren sinkt der Ziehbereich mit steigender Frequenz, weil üblicherweise Oberton-Quarze verwendet werden. Aus diesem Grund beträgt die Einrastzeit von Quarz-Oszillatoren mehrere Sekunden. When a PLL is switched on, there is a signal between the voltage controlled oscillator and the applied reference signal first a random phase relationship. Fixing this Phase relationship to zero occupies the frequency pull range of the oscillator inversely proportional time. For quartz oscillators the drag area decreases with increasing frequency, because usually Overtone crystals can be used. For this reason, the Lock-in time of quartz oscillators several seconds.
Aus der EP-OS 12 899 A1 ist eine PLL-Schaltung bekannt, bei der eine Hilfsschaltung vorgesehen ist, mit der zu bestimmten Zeiten ein zwischen einem spannungsgesteuerten Oszillator und einem Phasendetektor angeordneter Frequenzteiler in einen definierten Ausganngszustand versetzt wird, was einer Verkürzung der Einrastzeit dienen soll.A PLL circuit is known from EP-OS 12 899 A1, in which a Auxiliary circuit is provided with which at certain times between a voltage controlled oscillator and a Phase detector arranged frequency divider into a defined Initial state is shifted, which reduces the locking time should serve.
Die US-PS 45 92 078 offenbart eine PLL-Schaltung, deren Frequenzteilerverhältnis zum Zwecke der Aufwandsersparnis mittels eines Vor-/Rückwärtszählers eingestellt wird.The US-PS 45 92 078 discloses a PLL circuit, the Frequency divider ratio for the purpose of saving effort by means of an up / down counter is set.
Eine weitere PLL-Schaltung ist aus der US-PS 45 16 083 bekannt, bei der mittels Impulslängendetektoren eine Umschaltung der Frequenzverteilerverhältnisse gesteuert wird. Weiter offenbart die DE-OS 33 35 024 A1 eine Schaltungsanordnung mit zwei Phasenregelkreisen, bei der eine Änderung der Frequenzteilerverhältnisse durch eine Schwellenwertanordnung ausgelöst wird. Bei der FR-OS 25 49 318 A1 ist eine PLL-Schaltung beschrieben, deren Oszillator-Signal auf dem Weg zum Frequenzteiler mittels eines Schalters unterdrückt wird.Another PLL circuit is known from US-PS 45 16 083, at which is switched by means of pulse length detectors Frequency distribution ratios is controlled. Further discloses the DE-OS 33 35 024 A1 a circuit arrangement with two Phase locked loops where a change in the Frequency divider ratios through a threshold arrangement is triggered. The FR-OS 25 49 318 A1 is a PLL circuit described whose oscillator signal on the way to the frequency divider is suppressed by means of a switch.
Aufgabe der vorliegenden Erfindung ist es, eine Schaltungsanordnung anzugeben, bei der die Einrastzeit einer Phasenregelschleife reduziert wird.The object of the present invention is a circuit arrangement to specify at which the locking time of a phase locked loop is reduced.
Diese Aufgabe wird durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst.This task is carried out in the characterizing part of the Features specified claim 1 solved.
Die erfindungsgemäße Schaltungsanordnung weist den Vorteil auf, daß die Einrastzeit von Phasenregelschleifen reduziert werden kann, ohne daß die Stabilität des Regelkreises leidet. Die Erfindung beruht auf der Erkenntnis, daß zur Erzielung eines großen Frequenz-Ziehbereiches und einer damit einhergehenden kleinen Einrastzeit das Teilungsverhältnis N des Frequenzteilers in den Regelvorgang mit einbezogen wird. Als weiterer Vorteil ist anzusehen, daß durch eine Änderung des Frequenz-Teilungsverhältnisses N die jeweilige Frequenz-Abweichung exakt reproduzierbar ist. Bei der erfindungsgemäßen Schaltungsanordnung weisen die erzeugten Taktsignale im eingerasteten Zustand des Phasenregelkreises keine Phasensprünge auf.The circuit arrangement according to the invention has the advantage that the locking time of phase locked loops can be reduced without that the stability of the control loop suffers. The invention is based on the realization that to achieve a large frequency pulling range and the associated small locking time Division ratio N of the frequency divider in the control process is included. Another advantage is that a Change the frequency division ratio N the respective Frequency deviation is exactly reproducible. In the Circuit arrangement according to the invention have the generated Clock signals in the locked state of the phase locked loop none Phase jumps on.
Die Erfindung wird durch ein Ausführungsbeispiel in der Zeichnung anhand mehrerer Figuren näher erläutert. Von den Figuren zeigen: The invention is illustrated by an embodiment in the drawing explained in more detail using several figures. From the figures show:
Fig. 1 ein Blockschaltbild eines Phasenregelkreises gemäß der vorliegenden Erfindung, Fig. 1 is a block diagram of a phase-locked loop according to the present invention,
Fig. 2 ein Blockschaltbild der Bewertungseinrichtung der Fig. 1 und Fig. 2 is a block diagram of the evaluation device of Fig. 1 and
Fig. 3 Spannungszeitdiagramme zur Erläuterung der beiden Blockschaltbilder. Fig. 3 voltage-time diagrams to explain the two block diagrams.
Bei dem in der Fig. 1 dargestellten Blockschaltbild wird über eine Klemme 1 ein Referenzsignal einer Phasenvergleichsschaltung 2 zugeführt. Die Phasenvergleichsschaltung 2 verfügt über 2 Ausgänge. An dem einen Ausgang ändert sich der logische Pegel, wenn das Referenzsignal gegenüber einem Vergleichssignal phasenmäßig voreilt. Umgekehrt ist an dem zweiten Ausgang eine Änderung des logischen Pegels zu erwarten, wenn das Referenzsignal dem Vergleichssignal phasenmäßig nacheilt. Eine derartige Phasenvergleichsschaltung ist z.B. unter der Typenbezeichnung MC 4044 bekannt. Die an den beiden Ausgängen U und D der Phasenvergleichsschaltung abnehmbaren Signale werden einem Regelverstärker 3 und einer Bewertungsschaltung 4 zugeführt. Der Regelverstärker 3 weist ein Proportional-Integral-Verhalten auf. Eine am Ausgang des Regelverstärkers 3 abnehmbare Regelspannung dient zur Frequenz-Nachführung eines spannungsgesteuerten Oszillators 5. In dem vorliegenden Ausführungsbeispiel sei angenommen, daß der spannungsgesteuerte Oszillator 5 ein spannungsgesteuerter Quarz-Oszillator ist und mit einem Vielfachen der Frequenz fref des an Klemme 1 liegenden Referenzsignals schwingt. Die Frequenz fosc des spannungsgesteuerten Oszillators wird mit einem programmierbaren Frequenz-Teiler 6 heruntergeteilt und einem anderen Eingang der Phasenvergleichsschaltung 2 als Vergleichssignal zugeführt. Weitere Ausgänge des programmierbaren Frequenzteilers 6 sind mit Adress- Eingängen A eines Nur-Lesespeichers 7 verbunden, an dessen Ausgängen 8 je nach Programmierung mit dem anliegenden Referenzsignal verkoppelte Taktsignale abnehmbar sind. Ein weiterer Ausgang des programmierbaren Frequenzteilers 6 ist zur Rücksetzung des Frequenzteilers 6 an einem Eingang R vorgesehen.In the block diagram shown in FIG. 1, a reference signal is fed to a phase comparison circuit 2 via a terminal 1 . The phase comparison circuit 2 has 2 outputs. At one output, the logic level changes when the reference signal leads in phase compared to a comparison signal. Conversely, a change in the logic level is to be expected at the second output if the reference signal lags the comparison signal in terms of phase. Such a phase comparison circuit is known, for example, under the type designation MC 4044. The signals which can be taken off at the two outputs U and D of the phase comparison circuit are fed to a control amplifier 3 and an evaluation circuit 4 . The control amplifier 3 has a proportional-integral behavior. A control voltage which can be taken off at the output of the control amplifier 3 is used for frequency tracking of a voltage-controlled oscillator 5 . In the present exemplary embodiment, it is assumed that the voltage-controlled oscillator 5 is a voltage-controlled quartz oscillator and oscillates at a multiple of the frequency f ref of the reference signal at terminal 1 . The frequency f osc of the voltage-controlled oscillator is divided down with a programmable frequency divider 6 and fed to another input of the phase comparison circuit 2 as a comparison signal. Further outputs of the programmable frequency divider 6 are connected to address inputs A of a read-only memory 7 , at the outputs 8 of which, depending on the programming, clock signals coupled to the reference signal present can be removed. Another output of the programmable frequency divider 6 is provided at an input R for resetting the frequency divider 6 .
In bekannten Frequenz-Synthetisierern ist üblicherweise ein Phasenregelkreis in der bisher beschriebenen Art enthalten. Gemäß der vorliegenden Erfindung werden die an Klemmen 9 und 10 anliegenden Regelspannungen der Phasenvergleichsschaltung 2 in der Bewertungsschaltung 4 bewertet. Der Aufbau und die Wirkungsweise der Bewertungsschaltung 4 wird in Verbindung mit der Fig. 2 noch näher beschrieben. Abhängig von der Bewertung der anliegenden Regelspannungen wird ein Steuersignal abgeleitet, welches über eine Klemme 11 einer Multiplexerschaltung 12 zugeführt ist. An den Eingängen der Multiplexerschaltung 12 liegen Daten N bzw. N′ an, die je nach Steuerung der Multiplexer-Schaltung 12 den Dateneingängen des programmierbaren Frequenzteilers 6 zugeführt werden und dort das Frequenzteilungsverhältnis ändern.Known frequency synthesizers usually contain a phase-locked loop of the type previously described. According to the present invention, the control voltages of the phase comparison circuit 2 present at terminals 9 and 10 are evaluated in the evaluation circuit 4 . The structure and operation of the evaluation circuit 4 will be described in more detail in connection with FIG. 2. Depending on the evaluation of the applied control voltages, a control signal is derived which is fed to a multiplexer circuit 12 via a terminal 11 . At the inputs of the multiplexer circuit 12 there are data N and N 'which, depending on the control of the multiplexer circuit 12, are fed to the data inputs of the programmable frequency divider 6 and change the frequency division ratio there.
Das in der Fig. 2 dargestellte Blockschaltbild zeigt eine bevorzugte Ausführungsform der Bewertungsschaltung 4. Im wesentlichen besteht die Bewertungsschaltung 4 aus einem Vor/Rückwärts-Zähler 13 mit einem vorwärts- und einem rückwärtszählenden Takteingang sowie einem Überlaufausgang C. Die vor- und rückwärts zählenden Takteingänge U und D sind über die Klemmen 9 und 10 mit den beiden Ausgängen der Phasenvergleichsschaltung 2 verbunden. Damit der Vor/Rückwärts-Zähler 13 nicht bei kurzzeitigen Phasenänderungen zu zählen beginnt, werden die Impulse der von der Phasenvergleichsschaltung 2 abgegebenen Signale mit Impulslängen-Detektoren 14 und 15 hinsichtlich ihrer Impulslängen detektiert. Beim Erkennen kurzer Impulslängen, geben die Impulslängen-Detektoren 14 und 15 Signale ab, die in der ODER-Stufe 16 disjunktiv verknüpft werden und ein Zählen des Vor/Rückwärts-Zählers 13 verhindern. Durch diese Maßnahme wird ein integrales Regelverhalten erzielt.The block diagram shown in FIG. 2 shows a preferred embodiment of the evaluation circuit 4 . Essentially, the evaluation circuit 4 consists of an up / down counter 13 with a forward and a backward counting clock input and an overflow output C. The forward and backward counting clock inputs U and D are via the terminals 9 and 10 with the two outputs of the phase comparison circuit 2 connected. So that the up / down counter 13 does not start counting in the case of brief phase changes, the pulses of the signals emitted by the phase comparison circuit 2 are detected with pulse length detectors 14 and 15 with regard to their pulse lengths. Upon detection of short pulse lengths, the pulse length detectors 14 and 15 emit signals which are linked in the OR stage 16 and prevent the up / down counter 13 from being counted. An integral control behavior is achieved by this measure.
Mit den in der Fig. 3 gezeigten Spannungszeitdiagrammen soll nunmehr die Wirkungsweise der in den Fig. 1 und 2 gezeigten Blockschaltbilder näher erläutert werden. In der Fig. 3 sind zwei Fälle dargestellt, die das Einlaufverhalten des erfindungsgemäßen Phasenregelkreises beschreiben sollen. In dem ersten Fall (linke Seite der Fig. 3) eilt das Referenzsignal der Fig. 3a gegenüber dem Vergleichssignal der Fig. 3b phasenmäßig vor. Abhängig von der jeweiligen Phasenabweichung ist an dem Ausgang U der Phasenvergleichsschaltung 2 ein Signal gemäß der Fig. 3c und an dem Ausgang D der Phasenvergleichsschaltung 2 ein Signal gemäß der Fig. 3d abnehmbar. Wie eingangs erwähnt, zählt der Vor/Rückwärts-Zähler 13 in der Bewertungsschaltung 4 nur dann, wenn Impulse <= einer vorgegebenen Impulslänge in den von der Phasenvergleichsschaltung 2 abgegebenen Signalen vorliegen. In der Fig. 3e ist das entsprechende Zählergebnis des Vor/Rückwärts-Zählers 13 durch die in dem Spannungszeitdiagramm angegebenen Werte verdeutlicht. Bei Erreichen eines Übertrages, z.B. "F" oder "0", gibt der Vor/Rückwärts-Zähler 13 an seinem Überlauf-Ausgang mit Klemme 11 ein Signal gemäß der Fig. 3f ab, welches zur Steuerung der Multiplexer-Schaltung 12 dient. Die Fig. 3h zeigt die zeitlichen Intervalle, in denen die Multiplexerschaltung 12 an die Daten N bzw. N′ aufgeschaltet ist. Mit entsprechender zeitlicher Zuordnung zeigt die Fig. 3g jene Bereiche, in denen der Phasenregelkreis nicht eingerastet bzw. eingerastet ist.The operation of the block diagrams shown in FIGS. 1 and 2 will now be explained in more detail with the voltage-time diagrams shown in FIG. 3. In Fig. 3, two cases are shown, which are meant to describe the running-in behavior of the phase-locked loop according to the invention. In the first case (left side of FIG. 3), the reference signal of FIG. 3a leads in phase compared to the comparison signal of FIG. 3b. Depending on the respective phase deviation, a signal according to FIG. 3c can be taken off at the output U of the phase comparison circuit 2 and a signal according to FIG. 3d can be taken off at the output D of the phase comparison circuit 2 . As mentioned at the beginning, the up / down counter 13 in the evaluation circuit 4 only counts when pulses <= a predetermined pulse length are present in the signals output by the phase comparison circuit 2 . In FIG. 3e the corresponding count is the illustrated up / down counter 13 by the features specified in the voltage timing diagram values. When a transfer is reached, for example "F" or "0", the up / down counter 13 outputs at its overflow output with terminal 11 a signal according to FIG. 3f, which is used to control the multiplexer circuit 12 . Fig. 3h shows the time intervals in which the multiplexer is switched data 12 to the N or N '. With appropriate time association 3g shows the Fig. Those areas in which the phase locked loop is not locked or latched.
Auf der rechten Seite der Fig. 3 ist der Fall mit Spannungszeitdiagrammen dargestellt, bei welchem das Vergleichssignal gegenüber dem Referenzsignal phasenmäßig vorläuft.The case with voltage-time diagrams is shown on the right-hand side of FIG. 3, in which the comparison signal leads in phase with respect to the reference signal.
Wie weiter der Fig. 3 zu entnehmen ist, hat die Schaltung die Möglichkeit, in einer einzigen Richtung eine schnelle Phasenänderung durchzuführen. Da das Referenzsignal an Klemme 1 periodisch ist, kann eine Phasenjustierung auch durch ein Laufen in die "falsche Richtung" erreicht werden, wobei der Phasenfehler zunächst eventuell noch größer werden kann (siehe rechter Teil der Fig. 3). Auch bei diesem Betriebsfall rastet der erfindungsgemäße Phasenregelkreis wesentlich schneller ein, als bekannte Phasenregelkreise nach dem Stand der Technik. In dem vorliegenden Ausführungsbeispiel wurden mit N=432 und N′=431 bzw. N′=433 die besten Ergebnisse erzielt.As can further be seen from FIG. 3, the circuit has the possibility of carrying out a rapid phase change in a single direction. Since the reference signal at terminal 1 is periodic, phase adjustment can also be achieved by running in the "wrong direction", whereby the phase error may initially be even greater (see right part of FIG. 3). In this case of operation, too, the phase-locked loop according to the invention engages much faster than known phase-locked loops according to the prior art. In the present exemplary embodiment, the best results were achieved with N = 432 and N '= 431 and N' = 433, respectively.
Die Erfindung bleibt nicht auf das vorliegende Ausführungsbeispiel beschränkt. Insbesondere kann die Ansteuerung des Frequenz-Teilers auch verfeinert werden. So ist es beispielsweise möglich, mit mehreren verschiedenen Vorgaben zur Frequenzteilung ein schnelleres Einrasten des Phasenregelkreises zu ermöglichen.The invention does not remain on the present Embodiment limited. In particular, the Control of the frequency divider can also be refined. So it is possible, for example, with several different ones Specifications for frequency division a faster engagement of the To enable phase locked loop.
Weiterhin ist es möglich, mit einem festen Frequenz-Teilungsverhältnis des Frequenzteilers 6 zu arbeiten und durch Unterdrückung von Impulsen des Oszillator-Signals entsprechend der Bewertung der von der Phasenvergleichsschaltung 2 abgegebenen Regelspannungssignale eine entsprechende Beeinflussung der Fangzeit zu erzielen.Furthermore, it is possible to work with a fixed frequency division ratio of the frequency divider 6 and to achieve a corresponding influence on the catch time by suppressing pulses of the oscillator signal in accordance with the evaluation of the control voltage signals output by the phase comparison circuit 2 .
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