DE3803965A1 - Method and circuit arrangement for synchronising a clock generator - Google Patents
Method and circuit arrangement for synchronising a clock generatorInfo
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Abstract
Description
Die Erfindung geht aus von einem Verfahren zur Synchronisierung eines Taktgebers nach den Oberbegriff des Patentanspruchs 1.The invention is based on a method for Synchronization of a clock according to the generic term of Claim 1.
Ein solches Verfahren ist aus dem Buch "MECL Data Book" 1982/83, Seiten 7-24 bis 7-41, bekannt. Verfahren dieser Art finden bevorzugt in digitalen Frequenz-Synthetisierern und Frequenz-Vervielfachern Anwendung. Übliche digitale Frequenz-Synhetisierer enthalten eine Frequenzregelschleife (PLL), die im einfachsten Fall aus einer Phasenvergleichsschaltung, einem Tiefpaßfilter und einem spannungsgesteuerten Oszillator (Quarz-Oszillator) besteht. Die PLL ist in Form eines geschlossenen, rückgekoppelten Systems aufgebaut. Bei einer Anwendung als Frequenz- Vervielfacher schwingt der spannungsgesteuerte Oszillator mit einem Vielfachen der Frequenz eines anliegenden Referenzsignals. In diesem Fall sind (programmierbare) Frequenzteiler vorzusehen, um die Oszillator-Frequenz herunterzuteilen.Such a process is from the book "MECL Data Book" 1982/83, pages 7-24 to 7-41. This type of procedure find preferred in digital frequency synthesizers and Frequency multiplier application. Usual digital Frequency synthesizers contain a frequency control loop (PLL), which in the simplest case consists of a Phase comparison circuit, a low pass filter and one voltage-controlled oscillator (quartz oscillator). The PLL is in the form of a closed, feedback Systems built. When used as a frequency The voltage-controlled oscillator oscillates multiplier with a multiple of the frequency of an adjacent Reference signal. In this case (programmable) Frequency divider to provide the oscillator frequency to divide.
Beim Einschalten einer PLL besteht zwischen dem Signal des spannungsgesteuerten Oszillators und dem anliegenden Referenzsignal zunächst eine zufällige Phasenbeziehung. Ein Ausregeln dieser Phasenbeziehung zu Null beansprucht eine dem Frequenz-Ziehbereich des Oszillators umgekehrt proportionale Zeit. Bei Quarz-Oszillatoren sinkt der Ziehbereich mit steigender Frequenz, weil üblicherweise Oberton-Quarze verwendet werden. Aus diesem Grund beträgt die Fangzeit von Quarz-Oszillatoren mehrere Sekunden.When a PLL is switched on, there is a signal between the voltage controlled oscillator and the adjacent Reference signal first a random phase relationship. A Adjusting this phase relationship to zero takes one the frequency pull range of the oscillator reversed proportional time. With quartz oscillators, the sinks Drag area with increasing frequency, because usually Overtone crystals can be used. For this reason the capture time of quartz oscillators several seconds.
Aufgabe der vorliegenden Erfindung ist es, ein Verfahren gemäß der eingangs genannten Art anzugeben, bei dessen Anwendung die Fangzeit einer Phasenregelschleife reduziert wird.The object of the present invention is a method according to the type mentioned at the beginning Application reduces the capture time of a phase locked loop becomes.
Diese Aufgabe wird durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst.This task is carried out in the characterizing part of the Features specified claim 1 solved.
Das erfindungsgemäße Verfahren weist den Vorteil auf, daß die Fangzeit von Phasenregelschleifen reduziert werden kann, ohne daß die Stabilität des Regelkreises leidet. Die Erfindung beruht auf der Erkenntnis, daß zur Erzielung eines großen Frequenz-Ziehbereiches und einer damit einhergehenden kleinen Fangzeit das Teilungsverhältnis N des Frequenzteilers in den Regelvorgang mit einbezogen wird. Als weiterer Vorteil ist anzusehen, daß durch eine Änderung des Frequenz-Teilungsverhältnisses N die jeweilige Frequenz-Abweichung exakt reproduzierbar ist. Bei Anwendung des erfindungsgemäßen Verfahrens weisen die erzeugten Taktsignale im eingerasteten Zustand des Phasenregelkreises keine Phasensprünge auf.The method according to the invention has the advantage that the capture time of phase locked loops can be reduced without the stability of the control loop suffering. The invention is based on the knowledge that the division ratio N of the frequency divider is included in the control process in order to achieve a large frequency pulling range and an associated short fishing time. Another advantage is that changing the frequency division ratio N means that the respective frequency deviation can be reproduced exactly. When using the method according to the invention, the generated clock signals have no phase jumps in the locked state of the phase locked loop.
Eine Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens ist den Unteransprüchen der vorliegenden Erfindung zu entnehmen.A circuit arrangement for performing the The inventive method is the subclaims of present invention.
Weitere Einzelheiten und Vorteile der Erfindung werden in der nachfolgenden Beschreibung mit einem Ausführungsbeispiel in der Zeichnung anhand mehrerer Figuren näher beschrieben und erläutert. Von den Figuren zeigen: Further details and advantages of the invention are described in the following description with an embodiment described in more detail in the drawing using several figures and explained. From the figures show:
Fig. 1 ein Blockschaltbild eines Phasenregelkreises gemäß der vorliegenden Erfindung, Fig. 1 is a block diagram of a phase-locked loop according to the present invention,
Fig. 2 ein Blockschaltbild der Bewertungseinrichtung der Fig. 1 und Fig. 2 is a block diagram of the evaluation device of Fig. 1 and
Fig. 3 Spannungszeitdiagramme zur Erläuterung der beiden Blockschaltbilder. Fig. 3 voltage-time diagrams to explain the two block diagrams.
Bei dem in der Fig. 1 dargestellten Blockschaltbild wird über eine Klemme 1 ein Referenzsignal einer Phasenvergleichsschaltung 2 zugeführt. Die Phasenvergleichsschaltung 2 verfügt über 2 Ausgänge. An dem einen Ausgang ändert sich der logische Pegel, wenn das Referenzsignal gegenüber einem Vergleichssignal phasenmäßig voreilt. Umgekehrt ist an dem zweiten Ausgang eine Änderung des logischen Pegels zu erwarten, wenn das Referenzsignal dem Vergleichssignal phasenmäßig nacheilt. Eine derartige Phasenvergleichsschaltung ist z.B. unter der Typenbezeichnung MC 4044 bekannt. Die an den beiden Ausgängen U und D der Phasenvergleichsschaltung abnehmbaren Signale werden einem Regelverstärker 3 und einer Bewertungsschaltung 4 zugeführt. Der Regelverstärker 3 weist ein Proportional-Integral-Verhalten auf. Eine am Ausgang des Regelverstärkers 3 abnehmbare Regelspannung dient zur Frequenz-Nachführung eines spannungsgesteuerten Oszillators 5. In dem vorliegenden Ausführungsbeispiel sei angenommen, daß der spannungsgesteuerte Oszillator 5 ein spannungsgesteuerter Quarz-Oszillator ist und mit einem Vielfachen der Frequenz f ref des an Klemme 1 liegenden Referenzsignals schwingt. Die Frequenz f osc des spannungsgesteuerten Oszillators wird mit einem programmierbaren Frequenz-Teiler 6 heruntergeteilt und einem anderen Eingang der Phasenvergleichsschaltung 2 als Vergleichssignal zugeführt. Weitere Ausgänge des programmierbaren Frequenzteilers 6 sind mit Adress- Eingängen A eines Nur-Lesespeichers 7 verbunden, an dessen Ausgängen 8 je nach Programmierung mit dem anliegenden Referenzsignal verkoppelte Taktsignale abnehmbar sind. Ein weiterer Ausgang des programmierbaren Frequenzteilers 6 ist zur Rücksetzung des Frequenzteilers 6 an einem Eingang R vorgesehen.In the block diagram shown in FIG. 1, a reference signal is fed to a phase comparison circuit 2 via a terminal 1 . The phase comparison circuit 2 has 2 outputs. At one output, the logic level changes when the reference signal leads in phase compared to a comparison signal. Conversely, a change in the logic level is to be expected at the second output if the reference signal lags the comparison signal in terms of phase. Such a phase comparison circuit is known, for example, under the type designation MC 4044. The signals which can be taken off at the two outputs U and D of the phase comparison circuit are fed to a control amplifier 3 and an evaluation circuit 4 . The control amplifier 3 has a proportional-integral behavior. A control voltage which can be taken off at the output of the control amplifier 3 is used for frequency tracking of a voltage-controlled oscillator 5 . In the present exemplary embodiment, it is assumed that the voltage-controlled oscillator 5 is a voltage-controlled quartz oscillator and oscillates at a multiple of the frequency f ref of the reference signal at terminal 1 . The frequency f osc of the voltage-controlled oscillator is divided down with a programmable frequency divider 6 and fed to another input of the phase comparison circuit 2 as a comparison signal. Further outputs of the programmable frequency divider 6 are connected to address inputs A of a read-only memory 7 , at the outputs 8 of which, depending on the programming, clock signals coupled to the reference signal present can be removed. Another output of the programmable frequency divider 6 is provided at an input R for resetting the frequency divider 6 .
In bekannten Frequenz-Synthetisierern ist üblicherweise ein Phasenregelkreis in der bisher beschriebenen Art enthalten. Gemäß der vorliegenden Erfindung werden die an Klemmen 9 und 10 anliegenden Regelspannungen der Phasenvergleichsschaltung 2 in der Bewertungsschaltung 4 bewertet. Der Aufbau und die Wirkungsweise der Bewertungsschaltung 4 wird in Verbindung mit der Fig. 2 noch näher beschrieben. Abhängig von der Bewertung der anliegenden Regelspannungen wird ein Steuersignal abgeleitet, welches über eine Klemme 11 einer Multiplexerschaltung 12 zugeführt ist. An den Eingängen der Multiplexerschaltung 12 liegen Daten N bzw. N′ an, die je nach Steuerung der Multiplexer-Schaltung 12 den Dateneingängen des programmierbaren Frequenzteilers 6 zugeführt werden und dort das Frequenzteilungsverhältnis ändern.Known frequency synthesizers usually contain a phase-locked loop of the type previously described. According to the present invention, the control voltages of the phase comparison circuit 2 present at terminals 9 and 10 are evaluated in the evaluation circuit 4 . The structure and operation of the evaluation circuit 4 will be described in more detail in connection with FIG. 2. Depending on the evaluation of the applied control voltages, a control signal is derived which is fed to a multiplexer circuit 12 via a terminal 11 . At the inputs of the multiplexer circuit 12 there are data N and N 'which, depending on the control of the multiplexer circuit 12, are fed to the data inputs of the programmable frequency divider 6 and change the frequency division ratio there.
Das in der Fig. 2 dargestellte Blockschaltbild zeigt eine bevorzugte Ausführungsform der Bewertungsschaltung 4. Im wesentlichen besteht die Bewertungsschaltung 4 aus einem Vor/Rückwärts-Zähler 13 mit einem vorwärts- und einem rückwärts-zählenden Takteingang sowie einem Überlaufausgang C. Die vor- und rückwärts zählenden Takteingänge U und D sind über die Klemmen 9 und 10 mit den beiden Ausgängen der Phasenvergleichsschaltung 2 verbunden. Damit der Vor/Rückwärts-Zähler 13 nicht bei kurzzeitigen Phasenänderungen zu zählen beginnt, werden die Impulse der von der Phasenvergleichsschaltung 2 abgegebenen Signale mit Impulslängen-Detektoren 14 und 15 hinsichtlich ihrer Impulslängen detektiert. Beim Erkennen kurzer Impulslängen, geben die Impulslängen-Detektoren 14 und 15 Signale ab, die in der Stufe 16 ver-ODER′t werden und ein Zählen des Vor/Rückwärts-Zählers 13 verhindern. Durch diese Maßnahme wird ein integrales Regelverhalten erzielt.The block diagram shown in FIG. 2 shows a preferred embodiment of the evaluation circuit 4 . Essentially, the evaluation circuit 4 consists of an up / down counter 13 with an up and a down-counting clock input and an overflow output C. The clock inputs U and D counting up and down are connected to the two outputs of the phase comparison circuit 2 via the terminals 9 and 10 . So that the up / down counter 13 does not start counting in the case of brief phase changes, the pulses of the signals emitted by the phase comparison circuit 2 are detected with pulse length detectors 14 and 15 with regard to their pulse lengths. Upon detection of short pulse lengths, the pulse length detectors 14 and 15 emit signals which are ver-OR't in stage 16 and prevent counting of the up / down counter 13 . An integral control behavior is achieved by this measure.
Mit den in der Fig. 3 gezeigten Spannungszeitdiagrammen soll nunmehr die Wirkungsweise der in den Fig. 1 und 2 gezeigten Blockschaltbilder näher erläutert werden. In der Fig. 3 sind zwei Fälle dargestellt, die das Einlaufverhalten des erfindungsgemäßen Phasenregelkreises beschreiben sollen. In dem ersten Fall (linke Seite der Fig. 3) eilt das Referenzsignal der Fig. 3a gegenüber dem Vergleichssignal der Fig. 3b phasenmäßig vor. Abhängig von der jeweiligen Phasenabweichung ist an dem Ausgang U der Phasenvergleichsschaltung 2 ein Signal gemäß der Fig. 3c und an dem Ausgang D der Phasenvergleichsschaltung 2 ein Signal gemäß der Fig. 3d abnehmbar. Wie eingangs erwähnt, zählt der Vor/Rückwärts-Zähler 13 in der Bewertungsschaltung 4 nur dann, wenn Impulse <= einer vorgegebenen Impulslänge in den von der Phasenvergleichsschaltung 2 abgegebenen Signalen vorliegen. In der Fig. 3e ist das entsprechende Zählergebnis des Vor/Rückwärts-Zählers 13 durch die in dem Spannungszeitdiagramm angegebenen Werte verdeutlicht. Bei Erreichen eines Übertrages, z.B. "F" oder "0", gibt der Vor/Rückwärts-Zähler 13 an seinem Überlauf-Ausgang mit Klemme 11 ein Signal gemäß der Fig. 3f ab, welches zur Steuerung der Multiplexer-Schaltung 12 dient. Die Fig. 3h zeigt die zeitlichen Intervalle, in denen die Multiplexerschaltung 12 an die Daten N bzw. N′ aufgeschaltet ist. Mit entsprechender zeitlicher Zuordnung zeigt die Fig. 3g jene Bereiche, in denen der Phasenregelkreis nicht eingerastet bzw. eingerastet ist.The operation of the block diagrams shown in FIGS. 1 and 2 will now be explained in more detail with the voltage-time diagrams shown in FIG. 3. In Fig. 3, two cases are shown, which are meant to describe the running-in behavior of the phase-locked loop according to the invention. In the first case (left side of FIG. 3), the reference signal of FIG. 3a leads in phase compared to the comparison signal of FIG. 3b. Depending on the respective phase deviation, a signal according to FIG. 3c can be taken off at the output U of the phase comparison circuit 2 and a signal according to FIG. 3d can be taken off at the output D of the phase comparison circuit 2 . As mentioned at the beginning, the up / down counter 13 in the evaluation circuit 4 only counts when pulses <= a predetermined pulse length are present in the signals output by the phase comparison circuit 2 . In FIG. 3e the corresponding count is the illustrated up / down counter 13 by the features specified in the voltage timing diagram values. When a transfer is reached, for example "F" or "0", the up / down counter 13 outputs at its overflow output with terminal 11 a signal according to FIG. 3f, which is used to control the multiplexer circuit 12 . Fig. 3h shows the time intervals in which the multiplexer is switched data 12 to the N or N '. With appropriate time association 3g shows the Fig. Those areas in which the phase locked loop is not locked or latched.
Auf der rechten Seite der Fig. 3 ist der Fall mit Spannungszeitdiagrammen dargestellt, bei welchem das Vergleichssignal gegenüber dem Referenzsignal phasenmäßig vorläuft.The case with voltage-time diagrams is shown on the right-hand side of FIG. 3, in which the comparison signal leads in phase with respect to the reference signal.
Wie weiter der Fig. 3 zu entnehmen ist, hat die Schaltung die Möglichkeit, in einer einzigen Richtung eine schnelle Phasenänderung durchzuführen. Da das Referenzsignal an Klemme 1 periodisch ist, kann eine Phasenjustierung auch durch ein Laufen in die "falsche Richtung" erreicht werden, wobei der Phasenfehler zunächst eventuell noch größer werden kann (siehe rechter Teil der Fig. 3). Auch bei diesem Betriebsfall rastet der erfindungsgemäße Phasenregelkreis wesentlich schneller ein, als bekannte Phasenregelkreise nach dem Stand der Technik. In dem vorliegenden Ausführungsbeispiel wurden mit N=432 und N′=431 bzw. N′=433 die besten Ergebnisse erzielt.As can further be seen from FIG. 3, the circuit has the possibility of carrying out a rapid phase change in a single direction. Since the reference signal at terminal 1 is periodic, phase adjustment can also be achieved by running in the "wrong direction", whereby the phase error may initially be even greater (see right part of FIG. 3). In this case of operation, too, the phase-locked loop according to the invention engages much faster than known phase-locked loops according to the prior art. In the present exemplary embodiment, the best results were achieved with N = 432 and N ' = 431 and N' = 433, respectively.
Die Erfindung bleibt nicht auf das vorliegende Ausführungsbeispiel beschränkt. Insbesondere kann die Ansteuerung des Frequenz-Teilers auch verfeinert werden. So ist es beispielsweise möglich, mit mehreren verschiedenen Vorgaben zur Frequenzteilung ein schnelleres Einrasten des Phasenregelkreises zu ermöglichen.The invention does not remain on the present Embodiment limited. In particular, the Control of the frequency divider can also be refined. So it is possible, for example, with several different ones Specifications for frequency division a faster engagement of the To enable phase locked loop.
Weiterhin ist es möglich, mit einem festen Frequenz-Teilungsverhältnis des Frequenzteilers 6 zu arbeiten und durch Unterdrückung von Impulsen des Oszillator-Signals entsprechend der Bewertung der von der Phasenvergleichsschaltung 2 abgegebenen Regelspannungssignale eine entsprechende Beeinflussung der Fangzeit zu erzielen.Furthermore, it is possible to work with a fixed frequency division ratio of the frequency divider 6 and to achieve a corresponding influence on the catch time by suppressing pulses of the oscillator signal in accordance with the evaluation of the control voltage signals output by the phase comparison circuit 2 .
Claims (4)
einen spannungsgesteuerten Quarz-Oszillator (5),
einen programmierbaren Frequenz-Teiler (6) mit setzbaren Dateneingängen, einem Ausgang, einem Rückstell-Eingang und einem Takt-Eingang, wobei der Takt-Eingang mit einem Ausgang des Quarz-Oszillators (5) verbunden ist,
einer Phasenvergleichsschaltung (2) mit zwei Eingängen, denen das Referenzsignal und das Vergleichssignal zugeführt ist, sowie zwei Ausgängen, an denen ein erstes Ausgangssi gnal abgegeben wird, wenn das Referenzsignal gegenüber dem Vergleichssignal phasenmäßig voreilt, und ein zweites Ausgangssignal, wenn das Referenzsignal dem Vergleichssignal phasenmäßig nacheilt,
einer Bewertungsschaltung (4) mit einem Vor/Rückwärts-Zähler (13), welche an den Ausgängen der Phasenvergleichsschaltung (2) angeschlossen ist und welche an einem Überlauf-Ausgang (11) ein Steuersignal abgibt, mit Impulslängen-Detektoren (14, 15), welche an den Ausgängen der Phasenvergleicherschaltung (2) angeschlossen sind und welche beim Überschreiten vorgegebener Impulslängen Signale abgeben, welche nach einer Unterschreitung vorgegebener Impulslängen Signale abgeben, welche nach einer ODER-Verknüpfung den Zählvorgäng des Vor/Rückwärts-Zählers (13) verhindern, einen programmierbaren Frequenz-Teiler (6), welcher bei Erreichen eines vorgegebenen Zählerstandes rückstellbar und ladbar ist und welcher das Vergleichssignal abgibt,
einer mit Dateneingängen des programmierbaren Frequenz-Teilers (6) verbundenen Multiplexer-Schaltung (12), welche durch ein Steuersignal der Bewertungsschaltung (4) steuerbar ist und welche vorgegebene Teilerfaktoren (N, N′) für den programmierbaren Frequenz-Teiler (6) abgibt,
einen Nur-Lesespeicher (7) zur Ableitung verschiedener Taktsignale in Abhängigkeit von Adressen an Ausgängen des programmierbaren Frequenz-Teilers (6) und
einen Tiefpaßfilter (3) zur Ableitung einer Regelspannung für den spannungsgesteuerten Oszillator (5) von den Ausgangssignalen der Phasenvergleicherschaltung (2).3. Circuit arrangement after performing the method according to claim 1, characterized by
a voltage controlled quartz oscillator ( 5 ),
a programmable frequency divider ( 6 ) with settable data inputs, an output, a reset input and a clock input, the clock input being connected to an output of the quartz oscillator ( 5 ),
a phase comparison circuit ( 2 ) with two inputs, to which the reference signal and the comparison signal is fed, and two outputs, at which a first output signal is emitted if the reference signal leads in phase with respect to the comparison signal, and a second output signal if the reference signal is the comparison signal lagging in phases,
an evaluation circuit ( 4 ) with an up / down counter ( 13 ), which is connected to the outputs of the phase comparison circuit ( 2 ) and which outputs a control signal at an overflow output ( 11 ), with pulse length detectors ( 14 , 15 ) , which are connected to the outputs of the phase comparator circuit ( 2 ) and which emit signals when predetermined pulse lengths are exceeded, which emit signals after falling below predetermined pulse lengths, which prevent the counting process of the up / down counter ( 13 ) after an OR operation programmable frequency divider ( 6 ) which can be reset and loaded when a predetermined counter reading is reached and which emits the comparison signal,
a multiplexer circuit ( 12 ) connected to data inputs of the programmable frequency divider ( 6 ), which can be controlled by a control signal of the evaluation circuit ( 4 ) and which outputs predefined divider factors ( N , N ') for the programmable frequency divider ( 6 ) ,
a read-only memory ( 7 ) for deriving various clock signals as a function of addresses at outputs of the programmable frequency divider ( 6 ) and
a low-pass filter ( 3 ) for deriving a control voltage for the voltage-controlled oscillator ( 5 ) from the output signals of the phase comparator circuit ( 2 ).
einen spannungsgesteuerten Quarz-Oszillator (5),
einen programmierbaren Frequenz-Teiler (6) mit setzbaren Dateneingängen, einem Ausgang, einem Rückstelleingang und einem Takteingang, wobei der Takteingang mit einem Ausgang des Quarz-Oszillators (5) verbunden ist,
einer Phasenvergleichsschaltung (2) mit zwei Eingängen, denen das Referenzsignal und das Vergleichssignal zugeführt ist, sowie zwei Ausgängen, an denen ein erstes Ausgangssi gnal abgegeben wird, wenn das Referenzsignal gegenüber dem Vergleichssignal phasenmäßig voreilt, und ein zweites Ausgangssignal, wenn das Referenzsignal dem Vergleichssignal phasenmäßig nacheilt, einer Bewertungsschaltung (4) mit einem A/D-Wandler zur A/D-Wandlung der Regelspannung für den spannungsgesteuerten Oszillator (5), einer Impuls-Unterdrückungsschaltung, in welcher in Abhängigkeit der vom A/D-Wandler erzeugten Digitalwerte entsprechende Impulse im Oszillator-Signal unterdrückbar sind, einen an einem Ausgang der Impuls-Unterdrückungsschaltung angeschlossenen Frequenz-Teiler mit festem Frequenz-Teilerverhältnis, einen nur-Lesespeicher (7) zur Ableitung verschiedener Taktsignale in Abhängigkeit von Adressen an Ausgängen des Frequenz-Teilers und einen Tiefpaßfilter zur Ableitung einer Regelspannung für den spannungsgesteuerten Oszillator (5) von dem einen Ausgangssignal der Phasenvergleicherschaltung.4. Circuit arrangement for performing the method according to claim 2, characterized by
a voltage controlled quartz oscillator ( 5 ),
a programmable frequency divider ( 6 ) with settable data inputs, an output, a reset input and a clock input, the clock input being connected to an output of the quartz oscillator ( 5 ),
a phase comparison circuit ( 2 ) with two inputs, to which the reference signal and the comparison signal is fed, and two outputs, at which a first output signal is emitted if the reference signal leads in phase with respect to the comparison signal, and a second output signal if the reference signal is the comparison signal lagging in phase, an evaluation circuit ( 4 ) with an A / D converter for A / D conversion of the control voltage for the voltage-controlled oscillator ( 5 ), a pulse suppression circuit in which depending on the digital values generated by the A / D converter Pulses in the oscillator signal can be suppressed, a frequency divider connected to an output of the pulse suppression circuit with a fixed frequency divider ratio, a read-only memory ( 7 ) for deriving various clock signals as a function of addresses at outputs of the frequency divider and a low-pass filter to derive a control voltage for the voltage controlled oscillator ( 5 ) from the one output signal of the phase comparator circuit.
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Also Published As
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