DE3789826T2 - MOS-Halbleiteranordnung und Herstellungsverfahren. - Google Patents

MOS-Halbleiteranordnung und Herstellungsverfahren.

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Description

  • Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer Halbleitervorrichtung mit einem komplementären MOS Transistor und einem doppelt diffundierten MOS Transistor auf einem einzelnen Halbleitersubstrat.
  • Eine Halbleitervorrichtung mit einem komplementären MOS Transistor (im weiteren als C-MOS bezeichnet) und einem doppelt diffundierten MOS Transistor (im weiteren als D-MOS bezeichnet) auf einem einzelnen Substrat ist bekannt als ein Leistungs IC mit einer Hochgeschwindigkeitslogik, da eine Logikschaltung mit niedrigem Leistungsverbrauch im C-MOS aufgebaut werden kann und eine hohe Ausgabe vom D-MOS erhalten werden kann.
  • Aus der US 4.403.395 ist eine LSI integrierte Schaltung mit einem P-MOS, N-MOS, und D-MOS Transistor bekannt. Das Verfahren des Herstellens solch einer monolithisch integrierten Halbleitervorrichtung mit vertikalen und lateralen Elementen beinhaltet Bilden dieser Elemente auf der Oberfläche einen monokristallinen P-leitenden Substrats durch selektives Bilden einer N&spplus; Zone. Eine obere Schicht von N-leitendem Halbleitermaterial ist auf dieser Zone an jedem Punkt, wo ein diffundiertes MOS Element oder ein laterales NPN-Element zu bilden ist. Isolierende NPN- Übergangszonen werden gebildet zwischen P&spplus; Zonen durch die Epitaxieschicht. In den ausgewählten Zonen wird eine dünne P-leitend dotierte Oberfläche gebildet und eine weitere in den D-MOS Bereichen. Weitere Zonen werden gebildet für die Source und für den Drain und für die Kollektor- und Emitterkontakte. Die Gateisolatoren werden selektiv gebildet und dann wird die Konzentrierungsspannung für die P-MOS Elemente angelegt. Borionen werden implantiert zum Bilden der Verarmungskanäle für P-MOS und P-JFET Elemente, und Kontakte werden hinzugefügt.
  • Fig. 1 ist eine Querschnittsansicht eines Beispiels einer ähnlichen herkömmlichen Halbleitervorrichtung, welche aus den oben erwähnten C-MOS und D-MOS besteht. In Fig. 1 ist eine N-Typ Silizium Epitaxischicht 2 gebildet auf einem P- Typ Silizium Substrat 1, und eine P&spplus;-Typ Isolations- Diffusionsschicht 3 ist gebildet in der Schicht 2 von ihrer Oberfläche zum Substrat 1, so daß Elementbereiche für C-MOS und D-MOS isoliert sind. C-MOS 10 und D-MOS 20 werden jeweils gebildet in den isolierten Elementbereichen. Gate- Elektroden von C-MOS 10 und D-MOS 20 bestehen aus einer polykristallinen Schicht, welche mit einer hohen Phosphorkonzentration dotiert ist, um einen niedrigen Widerstand zu haben. Bezugszeichen 4 bezeichnet einen Feldoxydfilm.
  • Die oben erwähnte herkömmliche Halbleitervorrichtung wird, wie in Fig. 2A bis 2C gezeigt, hergestellt.
  • Zunächst wird eine Schicht 2 gebildet durch einen Prozeß, der normalerweise durchgeführt wird beim Herstellen einer bipolaren Halbleitervorrichtung, und dann wird eine Schicht 3 gebildet zum Isolieren jeweiliger Elementbereiche. Darauffolgend werden C-MOS 10 und D-MOS 20 gebildet in den jeweiligen Elementbereichen. D.h. unter Benutzung des Prozesses, der durchgeführt wird bei normalen C-MOS Prozessen, wird ein P-Typ Wallbereich 11 für einen n-Kanal MOS Transistor (im folgenden als N-MOS bezeichnet) gebildet in dem Elementbereich des C-MOS 10. Dabei wird ein P-Typ Wallbereich 21 zur Durchbruchsspannungskompensation gebildet in dem Elementbereich für D-MOS 20. Ein P-Typ Rückseitengatebereich 22 vom D-MOS 20 wird zunächst gebildet, und ein Feldoxydfilm 4 wird als zweites gebildet.
  • Dann wird, nachdem der Feldoxydfilm des Elementbereichs entfernt ist, um somit eine Oberfläche der Siliziumepitaxieschicht freizulegen, die freigelegte Oberfläche thermisch oxidiert, um einen Gateoxydfilm zu bilden. Darauf wird eine polykristalline Siliziumschicht 6 als Gateelektrodenmaterial auf der gesamten Oberfläche abgeschieden.
  • Dann wird Phosphor diffundiert in hoher Konzentration in die Schicht 6 unter Benutzung von POCl&sub3; als Diffusionsquelle, so daß die Schicht 6 einen hinreichend niedrigen Widerstand hat, um als eine Gateelektrode zu dienen (Fig. 2A).
  • Darauffolgend wird die Schicht 6 strukturiert zum Bilden von Gateelektroden 12 und 13 des C-MOS 10 und einer Gateelektrode 23 des D-MOS 20 (Fig. 2B).
  • Dann werden durch Ionenimplantation von Arsen ein n&spplus;-Typ Sourcebereich 14 und ein Drainbereich 15 des N-MOS gebildet, und gleichzeitig werden ein n&spplus;-Typ Sourcebereich 24 und ein n&spplus;-Typ Drainbereich 25 des D-MOS 20 gebildet. Darauffolgend wird Bor ionenimplantiert zum Bilden eines p&spplus;-Typ Sourcebereich 16 und eines Drainbereich 17 des P-MOS. Nachdem ein CVD-SiO&sub2; Film 7 abgeschieden ist als eine isolierende Zwischenschicht, wird ein Kontaktloch geöffnet und Aluminium wird abgeschieden und strukturiert zum Bilden einer Aluminiumverdrahtung 8, wie z. B. Source- und Drainelektroden des C-MOS 10 und des D-MOS 20 (Fig. 2C).
  • Es sollte bemerkt werden, daß die Gateelektroden 12, 13 und 23 beim obigen herkömmlichen Halbleitervorrichtung vom n-Typ sind, da sie mit Phosphor dotiert sind, um einen niedrigen Widerstand zu erzielen. Deshalb wird Boron gegendotiert in einem P-MOS Kanalbereich, bildend den C-MOS 10, zum Erhalten eines Transistors eines sogenannten Typs mit vergrabenem Kanal, und zwar aus folgendem Grund. D.h. da sowohl der Kanalbereich des P-MOS als auch die Gatelektrode n-Typ sind, ist eine Arbeitsfunktionsdifferenz zwischen ihnen zu klein zum Invertieren des Kanalbereichs, und es ist schwierig, eine Schwellspannung von 1 V oder weniger durch den P-MOS, bestehend aus einer normalen Gateoxydfilm, zu erzielen. Somit wird Gegendotieren durchgeführt zum Erhalten einer niedrigeren Schwellspannung.
  • Zusätzlich muß bei der Herstellung einer herkömmlichen Halbleitervorrichtung, da die P-Typ Rückseitengatelektrode 22 des D-MOS 20 gebildet wird vor der Bildung der Gateelektrode 23, eine Maskenausrichtungsspanne dazwischen geschaffen werden. D.h., wie in Fig. 3 gezeigt, muß eine Länge c des Rückseitengatebereichs des D-MOS 20 länger sein um eine Länge a der obigen Maskenausrichtungsspanne als eine Länge b, die erhalten wird, wenn der Bereich durch Selbstausrichtung gebildet wird. Aus diesem Grund ist die Elementgröße erhöht, was eine hohe Packungsdichte verhindert, und der EIN-Widerstand ist erhöht durch einen verlängerten Betrag des Kanalbereichs des D-MOS 20. Wenn beispielsweise eine Maskenausrichtungsgenauigkeit innerhalb 1 Mikrometer liegt, muß eine Ausrichtungsspanne a von 2 Mikrometer oder mehr gemacht werden für den N&spplus;-Typ Sourcebereich 24, der später zu bilden ist. Da die Diffusionslänge (b) des Bereichs 22 normalerweise 4 Mikrometer ist, ist der EIN-Widerstand in diesem Fall erhöht um 75% im Vergleich mit dem Fall, in dem der Bereich gebildet wird durch das Selbstausrichtungsverfahren.
  • Trotz der obigen Nachteile wird das Selbstausrichtungsverfahren nicht benutzt für die Bildung des Bereichs 22 des D-MOS 20 und zwar aus folgendem Grund.
  • D.h. um den Bereich 22 durch Selbstausrichtung zu bilden, wird Bor Ionen implantiert unter Benutzung der Elektrode 23 als Blockiermaske und dann diffundiert und aktiviert durch Annealen bei einer hohen Temperatur während einer langen Zeitspanne. Da jedoch die Elektroden 12, 13 und 23 schon dotiert sind mit einer hohen Konzentration Phosphor, wird der Phosphor in den Elektroden 12, 13 und 23 diffundiert, um die Siliziumepitaxyschicht 2 zu erreichen, falls solch ein Annealen durchgeführt wird bei einer hohen Temperatur während einer langen Zeit. Aus diesem Grund ist die Steuerbarkeit der Gateschwellspannung Vth signifikant erniedrigt beim D-MOS 20 und beim C-MOS 10, und es ist praktisch unmöglich, einen MOS Transistor zu bilden.
  • Ein weiterer Grund, warum das Selbstausrichtungsverfahren nicht angewendet wird bei der Bildung des Bereichs 22 beim D-MOS 20, ist, daß der P-MOS, bildend C-MOS 10, aus obigem Grund einen Kanal des vergrabenen Typs haben muß.
  • Insbesondere muß wie eine sogenannte Kanalimplantation Bor gegendotiert werden zum Bilden des P&spplus;-Typs Sourcebereich 16 und des Drainbereichs 17 des P-MOS, bevor die polykristalline Siliziumschicht 6 für die Gateelektroden 12 und 13 gebildet wird. Der Ausdruck "Kanalimplantation" bedeutet eine Ionenimplantation einer Verunreinigung in einem Kanalbereich zum Steuern der Schwellspannung, da die Verunreinigung sich absondert in den Gateoxydfilm 5, wenn der Film gebildet wird. Wenn das Selbstausrichtungsverfahren angewendet wird zur Bildung des Bereichs 22 muß dementsprechend ein Hochtemperaturannealen durchgeführt werden nach dem Gegendotieren. Weiterhin wird, da die Verunreinigungskonzentration von der Schicht 2 niedriger als die vom normalen C-MOS 10 ohne D-MOS 20 ist, zum Erhöhen einer Durchbruchsspannung des D-MOS 20 gegendotiertes Boron tief in die Schicht 2 durch das obige Annealen diffundiert. Daraus resultierend ist es entweder unmöglich oder es ist schwer, den P-MOS zu bilden, da ein p-n-Übergang in einem Kanalbereich viel tiefer gebildet wird als der in einem normalen Typ mit vergrabenen Kanal.
  • Es ist deshalb eine Aufgabe der vorliegenden Erfindung, ein ökonomisches und effizientes Verfahren des Herstellens einer Halbleitervorrichtung zu schaffen, wenn ein C-MOS und ein D- MOS auf einem einzelnen Substrat integriert werden, und zwar mit einer Struktur, die in der Lage ist, zufriedenstellend die Charakteristik aufrecht zu erhalten, die erforderlich ist für die jeweiligen Elemente, sogar wenn ein Rückseitengatebereich des D-MOS gebildet wird durch Selbstausrichtung.
  • Diese Aufgabe wird gelöst durch ein Verfahren zum Herstellen einer Halbleitervorrichtung, bei dem ein komplementärer MOS Transistor und ein doppelt diffundierter MOS Transistor gebildet werden auf einem Halbleitersubstrat eines ersten Leitungstyps, mit den Schritten: Bilden eines ersten Elementenbereichs eines zweiten Leitungstyps für den komplementären MOS Transistor und eines zweiten Elementenbereichs des zweiten Leitungstyps für den doppelt diffundierten MOS Transitor auf dem Halbleitersubstrat, welche elektrisch voneinander isoliert sind; Bilden einer einer ersten Walldiffusionsschicht des ersten Leitungstyps und einer zweiten Walldiffusionsschicht des zweiten Leitungstyps in dem ersten Elementenbereich des zweiten Leitungstyps für den komplementären MOS Transistor und einer Walldiffusionsschicht des ersten Leitungstyps zur Kompensation der Durchbruchsspannung in dem zweiten Elementbereich des zweiten Leitungstyps für den doppelt diffundierten MOS Transistor; Bilden undotierter Gateelektroden in der ersten Walldiffusionsschicht des ersten Leitungstyps und der zweiten Walldiffusionsschicht des zweiten Leitungstyps für den komplementären MOS Transistor auf einem Gateoxydfilm und Bilden einer undotierten Gateelektrode in dem zweiten Elementenbereich des zweiten Leitungstyps auf dem Gateoxydfilm; Bilden eines Rückseitengatebereichs des ersten Leitungstyps, der selbst auszurichten ist mit der Gateelektrode, die gebildet ist auf dem zweiten Elementenbereich des zweiten Leitungstyps für den doppelt diffundierten MOS Transistor, wodurch der Rückseitengatebereich den Walldiffusionsbereich in dem zweiten Elementenbereich kontaktiert; Bilden von Source- und Drainbereichen des ersten Leitungstyps in der zweiten Walldiffusionsschicht für die komplemententären MOS Transistoren, wodurch die Gateelektrode in der zweiten Walldiffusionsschicht dotiert wird, um vom ersten Leitungstyp zu sein; und Bilden von Source- und Drainbereichen des zweiten Leitungstyps in der ersten Wallldiffusionsschicht des ersten Leitungstyps für den komplentären MOS Transistor und Bilden eines Sourcebereichs des zweiten Leitungstyps in dem Rückseitengatebereich und eines Drainbereichs des zweiten Leitungstyps in dem zweiten Elementenbereich des zweiten Leitungstyps für den doppelt diffundierten MOS Transistor, wodurch die Gateelektroden in der ersten Walldiffusionsschicht und der zweite Elementbereich dotiert werden, vom zweiten Leitungstyp zu sein.
  • Beim Herstellungsverfahren der vorliegenden Erfindung wird ein undotierte polykristalline Siliziumschicht abgeschieden für Gateelektroden eines C-MOS und eines D-MOS, und wird dann strukturiert zum Bilden von Gateelektroden eines P-MOS und N-MOS, bildend den C-MOS, und einer Gateleketrode des D- MOS. Dann wird eine Verunreinigung des ersten Leitungstyps Ionen implantiert in eine Elementenbereich des D-MOS unter Benutzung eines Endes der Gatelektrode des D-MOS als eine Blockiermaske. Annealen bei einer hohen Temperatur wird durchgeführt um Absenken zu verursachen, so daß ein Rückseitengatebereich des ersten Leitungstyps gebildet wird durch Selbstausrichtung. Dabei wird eine polykristalline Siliziumschicht, darstellend jeweilige Gateelektroden, annealt. Auf dieser Stufe sind jedoch die jeweiligen Gateelektroden noch undotiert. Deshalb wird, wenn die jeweiligen Source- und Drainbereiche zu bilden sind, die gleiche Verunreinigung dotiert in jede Gateelektrode, um einen niedrigen Widerstand zu erhalten. Deinentsprechend ist die Gateleketrode des P-MOS, darstellend den C-MOS, p-typ (ein Kanalbereich ist n-Typ), und die Gatelektrode des N-MOS ist n-Typ (ein Kanalbereich ist p-Typ).
  • Bei der Halbleitervorrichtung, die erhalten wird durch das Verfahren des Herstellens nach der vorliegenden Erfindung, werden ein C-MOS und ein D-MOS gebildet in einem einzelnen Substrat, und Leitungstypen von polykristallinen Siliziumgateelektroden des P-MOS und des N-MOS, welche den C-MOS bilden, sind denen der jeweiligen Kanalbereiche davon entgegengesetzt. Aus diesem Grund sind beide MOS Transistoren, bildend den C-MOS, von einem Oberflächenkanaltyp. Deshalb kann eine gut ausbalancierte und zufriedenstellend komplementäre Operationscharakteristik gehalten werden. Da zusätzlich Gegendotieren nicht durchgeführt werden zu braucht für den C-MOS, kann ein Prozeß zum Bilden eines Rückseitengatebereichs des D-MOS durch Selbstausrichtung angewendet werden, ohne die Charakteristik des C-MOS zu verschlechtern, wie später zu beschreiben ist.
  • Beim Herstellungsverfahren nach der vorliegenden Erfindung, im Gegensatz zum herkömmlichen Verfahren, ist keine Maskenausrichtungsspanne erfordert, da der Rückseitengatebereich des D-MOS durch Selbstausrichtung gebildet wird, um dadurch beizutragen für Verbesserung in der Mikrostruktur der Elemente und zur hohen Packungsdichte. Bei diesem Selbstausrichtungsprozeß wird eine Verunreinigung ionenimplantiert, unter Benutzung der Gateelektrode des D-MOS als Maske, und wird versenkt, und Annealen wird durchgeführt bei einer hohen Temperatur während einer langen Zeit, um den Rückseitengatebereich zu bilden. Da jedoch die Gateleketrode sowohl dem D-MOS als auch dem C-MOS noch in dieser Stufe undotiert ist, kann ein herkömmliches Problem, bei dem die Verunreinigung in der Gateelektrode diffundiert wird durch den Gateoxydfilm, um eine Steuerung des Schwellwerts des MOS Transistors zu vermeiden, eliminiert werden. Zusätzlich ist nach der vorliegenden Erfindung, da beide MOS Transistoren, darstellend den C-MOS, von einem Oberflächenkanaltyp sind, Gegendotieren nicht erforderlich. Dementsprechend tritt, sogar wenn Annealen durchgeführt wird bei einer hohen Temperatur während einer langen Zeit, ein herkömmliches Problem nicht auf, bei dem die gegendotierte Verunreinigung zu tief diffundiert wird zum Verhindern eines Betriebs des MOS Transistors des Typs mit einem vergrabenen Kanal. Andererseits ist, da eine Verunreinigung mit einer hohen Konzentration nicht dotiert wird in die polykristalline Siliziumschicht, welche als die Gateelektrode, wie oben beschrieben, dient, eine Einrichtung zum Bilden der Gateelektrode mit einem sehr niedrigen Widerstand wichtig bei der vorliegenden Erfindung. Zu diesem Zweck wird nach der vorliegenden Erfindung, wenn eine Verunreinigung dotiert wird unter Benutzung jeweiliger Gateelektroden als Masken zum Bilden von Source- und Drainbereichen des C-MOS und D- MOS durch Selbstausrichtung, dieselbe Verunreinigung dotiert in die Gateelektroden, um dadurch die obige Aufgabe zu lösen. Das kommt daher, weil bei der vorliegenden Erfindung die polykristalline Siliziumschicht annealt wird durch Annealen bei hoher Temperatur, was durchgeführt wird, wenn der obige D-MOS Kanal gebildet wird, und Kristallkörner werden gebildet zum Reduzieren einer Potentialbarriere von Zwischenkorngrenzen, so daß die Gateelektrode einen sehr niedrigen Widerstand hat durch Dotieren der Verunreinigung während der Source- und Drain-Diffusion.
  • Das obige Verfahren des Bildens der Gateelektrode mit einem niedrigen Widerstand nach der vorliegenden Erfindung wird nicht ausgeführt, falls die Gateelektrode nicht annealt wird wie beim herkömmlichen Verfahren. D.h. da die Gatelelektrode nicht genug Leitfähigkeit haben kann durch die Dosis, die angewendet wird bei einer normalen Source/Drain-Diffusion, muß die Konzentration bei der Source/Drain-Diffusion signifikant erhöht werden zum Erhalten von genug Leitfähigkeit, was in einer langen Diffusionslänge resultiert. Da insbesondere Bor, das normalerweise benutzt wird als P-Typ Verunreinigung, einen großen Diffusionskoeffizienten hat, wird nicht nur Mikrostrukturierung des P-MOS verhindert, sondern tritt ebenfalls ein Kurzkanaleffekt signifikanterweise auf. Somit benutzt das Herstellungsverfahren nach der vorliegenden Erfindung effektiverweise Annealen während einer hohen Temperatur während einer langen Zeitspanne zum Bilden des Rückseitengatebereichs des D-MOS durch Selbstausrichtung, d. h. den Schritt, welcher ein Hindernis gewesen ist beim Anwenden eines Selbstausrichtungsprozesses bei einem herkömmlichen Verfahren, um dadurch das obige Verfahren des Erhaltens eines niedrigen Widerstandes zu erzielen.
  • Die Erfindung kann vollständiger verstanden werden aus der folgenden detaillierten Beschreibung im Zusammenhang mit der begleitenden Zeichnung.
  • Die Figuren zeigen im einzelnen:
  • Fig. 1 eine Querschnittsansicht einer herkömmlichen Halbleitervorrichtung, bestehend aus einem C-MOS und einem D-MOS;
  • Fig. 2A bis 2C Querschnittsansichten eines Prozesses zum Herstellen der herkömmlichen Halbleitervorrichtung, bestehend aus dem C-MOS und dem D-MOS, wie gezeigt in Fig. 1, wobei gezeigt ist in:
  • Fig. 2A eine Querschnittsansicht, bei der ein P-Typ Wallbereich gebildet wird in einem Elementenbereich des C- MOS, ein P-Typ Bereich gebildet wird in einem Elementbereich des D-MOS, ein Feldoxydfilm gebildet wird, ein Abschnitt eines Elementbereichs des Feldoxydfilms entfernt wird, eine Oberfläche einer Silizium-Epitaxischicht freigelegt wird und thermisch oxidiert zum Bilden eines Gateoxydfilms, und dann eine polykristalline Siliziumschicht als ein Gateelektrodenmaterial abgeschieden wird;
  • Fig. 2B eine Querschnittsansicht, wobei Phosphor diffundiert wird bei hoher Konzentration in die polykristalline Siliziumschicht und dann strukturiert wird zum Bilden von Gateelektroden des C-MOS und des D-MOS;
  • Fig. 2C eine Querschnittsansicht, bei der Arsen ionenimplantiert wird zum Bilden eines n&spplus;-Typ Source- und Drainbereichs des N-MOS und n&spplus;-Typ Source- und Drainbereich des D-MOS, Boron ionenimplantiert wird zum Bilden eines p&spplus;- Typ Source- und Drainbereichs des P-MOS, ein CVD-SiO&sub2; Film abgeschieden wird und dann Sourceelektroden und Drainelektroden und eine Aluminiumverdrahtung des C-MOS und des D-MOS gebildet werden;
  • Fig. 3 eine Querschnittsansicht zum Zeigen einer Länge eines Kanalbereichs des D-MOS nach dem herkömmlichen Verfahren zum Herstellen einer Halbleitervorrichtung, wie gezeigt in Fig. 2A bis 2C;
  • Fig. 4A bis 4O Querschnittsansichten eines Prozesses einer Halbleitervorrichtung, wobei gezeigt ist in:
  • Fig. 4A eine Querschnittsansicht, bei der eine Oberfläche einer Siliziumepitaxischicht oxidiert wird zum Bilden eines thermischen Oxydfilms, ein P-MOS Bildungsbereich, ein N-MOS Bildungsbereich des C-MOS Elementbereichs und ein Durchbruchs Spannungskompensationsbereich-Bildungsbereich des D-MOS Elementbereichs durch Photolithographie geöffnet werden und die freigelegte Oberfläche der Siliziumepitaxischicht thermisch oxidiert wird zum Bilden eines Pufferoxydfilms;
  • Fig. 4B eine Querschnittsansicht, wobei der P-MOS Bildungsabschnitt bedeckt wird mit einem Photolackmuster und Bor ionenimplantiert wird in den N-MOS Bildungsbereich und den Durchbruchsspannungskompensationsbereich-Bildungsbereich des D-MOS unter Benutzung des Photolackmusters und des thermischen Oxydfilms als Blockiermasken;
  • Fig. 4C eine Querschnittsansicht, wobei der N-MOS Bildungsbereich und der Durchbruchsspannungskompensationsbereich-Bildungsbereich des D-MOS bedeckt werden mit einem Photolackmuster und Phosphor ionenimplantiert wird in den D-MOS Bildungsbereich unter Benutzung des Photolackmusters und des thermischen Oxydfilms als Blockiermasken;
  • Fig. 4D eine Querschnittsansicht, wobei das Photolackmuster entfernt wird, ionenimplantiertes Bor und Phosphor versenkt werden zum Bilden einer p-Typ Walldiffusionsschicht für den N-MOS und einer n-Typ Walldiffusionsschicht für den P-MOS in dem C-MOS Elementbereich und zum Bilden einer p-Typ Walldiffusionsschicht in dem D-MOS Elementbereich und dann der thermische Oxydfilm und der Pufferoxydfilm entfernt werden;
  • Fig. 4E eine Querschnittsansicht, wobei die gesamte Oberfläche der Siliziumepitaxischicht thermisch oxidiert wird zum Bilden eines Feldoxydfilms;
  • Fig. 4F eine Querschnittsansicht, wobei der P-MOS Bildungsabschnitt, der N-MOS Bildungsabschnitt und der D-MOS Bildungsabschnitt geöffnet werden in dem Feldoxydfilm durch Photolithographie zum Bilden eines Gateoxydfilms;
  • Fig. 4G eine Querschnittsansicht, wobei eine undotierte polykristalline Siliziumschicht abgeschieden wird auf der gesamten Oberfläche des Wafers;
  • Fig. 4H eine Querschnittsansicht, wobei die polykristalline Siliziumschicht strukturiert wird zum Bilden von Gateelektroden des C-MOS und des D-MOS;
  • Fig. 4I eine Querschnittsansicht, wobei Bor ionenimplantiert werden zum Bilden eines Rückseitengatebereichs des D-MOS unter Benutzung des Photolackmusters als eine Maske;
  • Fig. 4J eine Querschnittsansicht, wobei das Photolackmuster entfernt wird und dann Bor thermisch diffundiert wird zum Bilden eines p-Typ Rückseitengatebereichs,
  • Fig. 4K eine Querschnittsansicht, wobei ein Photolackmuster mit einer Öffnung an dem p-Typ Wallbereich des C-MOS und mit einer Öffnung an dem D-MOS gebildet wird, der Gateoxydfilm entfernt wird unter Benutzung des Photolackmusters, der Gateelektrode und des Feldoxydfilms als Masken und dann Arsen ionenimplantiert werden;
  • Fig. 4L eine Querschnittsansicht, wobei das Photolackmuster entfernt wird und dann thermisches Annealen durchgeführt wird zum Aktivieren des ionenimplantierten Arsens zum Bilden von n&spplus;-Typ Source- und Drainbereichen des N-MOS und n&spplus;-Typ Source- und Drainbereichen des D-MOS;
  • Fig. 4M eine Querschnittsansicht, wobei ein Photolackmuster mit einer Öffnung an dem n-Typ Wallbereich gebildet wird und dann Bor Ionen implantiert werden in den n-Typ Wallbereich unter Benutzung des Photolackmusters, der Gateelektrode und des Feldoxydfilms als Blockiermasken;
  • Fig. 4N eine Querschnittsansicht, wobei das Photolackmuster entfernt wird, ein CVD-SiO&sub2; Film abgeschieden wird auf der gesamten Oberfläche des Wafers und zur gleichen Zeit das ionenimplantierte Bor diffundiert wird und aktiviert wird durch Annealen in Schritten zum Bilden und Annealen des CVD- SiO&sub2; Films, um p&spplus;-Typ Source- und Drainbereiche des P-MOS zu bilden; und
  • Fig. 4O eine Querschnittsansicht, wobei ein Kontaktloch geöffnet wird, Aluminium abgeschieden wird und strukturiert wird zum Bilden einer Aluminiumverdrahtung und dann ein Phosphorsilikatglasfilm abgeschieden wird auf der gesamten Oberfläche;
  • Fig. 5 eine Querschnittsansicht eines p-Typ Rückseitengatebereichs, bestellt durch ein Verfahren zum Herstellen einer Halbleitervorrichtung nach der vorliegenden Erfindung; und
  • Fig. 6, 7, 8 und 9 Querschnittsansichten von Halbleitervorrichtungen, gebildet durch eine weitere Ausführungsform des Verfahrens zum Herstellen einer Halbleitervorrichtung der vorliegenden Erfindung.
  • Eine Halbleitervorrichtung nach der vorliegenden Erfindung und ein Verfahren zum Herstellen derselben werden jetzt im folgenden beschrieben werden.
  • (1) Nach einem Verfahren, durchgeführt bei einem normalen Bipolarprozeß, wird eine n-Typ Siliziumepitaxischicht 31 aufgewachsen auf einen P-Typ Siliziumsubstrat, und eine p&spplus;- Typ Isolationsdiffusionsschicht 6 wird darin gebildet zum Isolieren von Elementbereichen der C-MOS 101 und D-MOS 201.
  • Dann wird eine Oberfläche der Schicht 31 naß oxidiert in einer H&sub2;O Atmosphäre bei 1000ºC um einen 500 nm (5000 A) dicken thermischen Oxydfilm 32 zu bilden, welcher als eine Maske dient, wenn eine Walldiffusionsschicht gebildet wird. Darauffolgend wird Photolithographie des Films 32 durchgeführt zum Öffnen eines P-MOS Bildungsbereichs und eines N-MOS Bildungsbereichs des Elementbereichs des D-MOS 101 und eines Durchbruchsspannungskompensations- Bildungsabschnitts des Elementsbereichs für den D-MOS 201. Darauf wird eine freigelegte Oberfläche der Schicht 31 naß oxidiert in einer H&sub2;O Atmosphäre bei 1000ºC zum Bilden eines 100 nm (1000 A) dicken Pufferoxydfilms 33 als einen Pufferfilm zur Ionenimplantation (Fig. 4A).
  • Es sollte bemerkt werden, daß ein p-Typ Substrat und eine Isolationsdiffusionsschicht ausgelassen sind und nur die Elementbereiche C-MOS 101 und D-MOS 201 in Fig. 4A gezeigt sind.
  • (2) Wie in Fig. 4B gezeigt, ist der P-MOS Bildungsbereich bedeckt mit einem Photolackmuster 40a, und dann wird Bor selektiv ionenimplantiert in den N-MOS Bildungsbereich und den Durchbruchsspannungskompensationsbereich-Bildungsbereich des D-MOS 201 unter Benutzung des Photolackmusters 40a und des Films 32 als Blockiermasken. Dann, wie gezeigt in Fig. 4C, wird der N-MOS Bildungsabschnitt und der Bildungsabschnitt des D-MOS 201 für den Durchbruchsspannungskompensationsbereich bedeckt mit einem Photolackmuster 40b. Phosphor wird selektiv ionenimplantiert in den P-MOS Bildungsabschnitt unter Benutzung des Photolackmusters 40b und des thermischen Oxydfilms 32 als Blockiermasken.
  • Dann nach dem Entfernen des Lackmusters 40b wird Annealen durchgeführt in einer N&sub2; Atmosphäre bei 1200ºC während 5 Std. zum Versenken des ionenimplantierten Bors und Phosphors. Durch Absenken der obigen ionenimplantierten Bor und Phosphor werden eine P-Typ Walldiffusionsschicht 34 für den N-MOS und eine N-Typ Walldiffusionschicht 35 für den P- MOS gebildet in dem Elementbereich des C-MOS 101, eine P-Typ Walldiffusionsschicht 36 zur Kompensation einer Durchbruchsspannung wird gebildet in dem Elementenbereich des D-MOS 201, und dann werden die Filme 32 und 33 entfernt (Fig. 4D).
  • (3) Die gesamte Oberfläche der Schicht 31 wird naß oxidiert in einer H&sub2;O Atmosphäre bei 1000ºC, um einen 800 nm (8000 A) dicken Feldoxydfilm 37, wie gezeigt in Fig. 4E, zu bilden.
  • Folgend wird Photolithographie des Films 37 durchgeführt zum Öffnen des P-MOS Bildungsbereichs, des N-MOS Bildungsbereichs und des D-MOS 201 Bildungsbereichs und dann werden die freigelegten Oberflächen der Siliziumepitaxieschicht, gelegen in den Öffnungen, naß oxidiert in einer H&sub2;O Atmosphäre bei 1000ºC zum Bilden eines Gateoxydfilms 38 (Fig. 4F).
  • (4) Wie gezeigt in Fig. 4G wird SiH&sub4; pyrolytisch zerlegt durch ein CVD Verfahren bei 640ºC zum Abscheiden einer 400 nm (4000 A) dicken polykristallinen Siliziumschicht 39 auf der gesamten Oberfläche, und dann wird der undotierte Film 39 strukturiert zum Bilden von Gateelektroden 41 und 42 des C-MOS 101 und einer Gateelektrode 43 des D-MOS 201 (Fig. 4H).
  • (5) Um einen Rückseitengatebereich D-MOS 201 zu bilden, wird Bor selektiv Ionen implantiert unter Benutzung des Photolackmusters 44 als eine Blockiermaske (Fig. 4I).
  • Wie in Fig. 4I gezeigt, wird eine Öffnung des Musters 44 so gebildet, daß ein Ende 43a an der Sourceseite der Gateelektrode 43 des D-MOS 201 freigelegt ist. Dementsprechend dient das freigelegte Ende 43a der Elektrode 43 als eine Blockiermaske zur Ionenimplantation von Bor. Bor wird nicht in andere Bereiche der Elektrode 43 dotiert, da sie mit dem Muster 44 bedeckt ist.
  • (6) Nach Entfernen des Musters 44 wird Annealen durchgeführt in einer N&sub2; Atmosphäre bei 1200ºC während 2 Std . . Mit diesem Annealen wird das Ionen implantierte Bor thermisch diffundiert zum Bilden des P-Typ Rückseitengatebereichs 45. Da Bor isotrop diffundiert wird durch Versenken bei diesem Annealen, erstreckt sich der Bereich 45 unter die Elektrode 43 (Fig. 4J).
  • Da wie oben beschrieben Bereich 45 gebildet wird durch Selbstausrichtung, gleicht eine Ausbreitungslänge c des Bereiches 45 unter der Elektrode 43 im wesentlichen der Diffusionslänge b des Bors, wie gezeigt in Fig. 5. Wie klar erscheint aus Fig. 5, kann jedes Element kleiner gemacht werden als bei der herkömmlichen Vorrichtung, und zwar um eine Maskenausrichtungsspanne a.
  • Da zusätzlich Gateelektroden 41 und 42 undotiert bleiben und Bor, enthalten in der Elektrode 43, minimal ist, anders als beim herkömmlichen Verfahren, wird eine Verunreinigung nicht diffundiert in den Kanalbereich durch den Film 38, sogar wenn Annealen durchgeführt wird bei einer hohen Temperatur von 1200ºC während zwei Stunden.
  • Weiterhin werden durch Annealen bei einer hohen Temperatur während einer langen Zeit die polykristallinen Siliziumschichten, bildend die Elektroden 41, 42 und 43, thermisch annealt, und Kristallkörner wachsen zum Reduzieren einer Potentialbarriere von Zwischenkorngrenzen, so daß ein niedriger Widerstandswert erhalten wird für die polykristallinen Siliziumschichten.
  • (7) Das Photolackmuster 46 mit Öffnungen an der Schicht 34 des C-MOS 101 und am D-MOS 202 wird gebildet, und dann wird der Film 38 geätzt durch NH&sub4;F unter Benutzung von Muster 46 Elektrode 42 und Film 37 als Masken. Es sollte bemerkt werden, daß der Film 37 eine hinreichende Dicke zurückbehält, da seine Dicke Größe ist als die des Films 38.
  • In ähnlicher Weise wird Arsen Ionen implantiert unter Benutzung des Musters 46, Elektrode 42 und Films 37 als Blockiermasken (Fig. 4K).
  • Darauffolgend wird Muster 46 entfernt, und dann wird thermisches Annealen zum Aktivieren des Ionen implantierten Arsens durchgeführt in einer N&sub2; Atmosphäre während 30 min. zum Bilden von n&spplus;-Typ Source- und Drainbereichen 47 und 48 des N-MOS und n&spplus;-Typ Source- und Drainbereichen 49 und 50 des D-MOS 201 (Fig. 4L). Durch das obige thermische Annealen wird Arsen dotiert in die Elektroden 42 und 43, und eine polykristalline Siliciumschicht, bildend diese Elektroden, wird n-Typ und hat einen niedrigen Widerstand. Da zusätzliche Gateelektrode gebildet wird, einen niedrigen Widerstand zu haben, und zwar durch das thermische Annealen, enthält die Gateelektrode eine hinreichende Leitfähigkeit durch die Arsendotierung. Somit werden der Oberflächenkanaltyp N-MOS und D-MOS 201 gebildet.
  • (8) Wie in Fig. 4M gezeigt, wird ein Photolackmuster 51 mit einer Öffnung an der Schicht 35 gebildet, und dann wird Bor Ionen implantiert in die Schicht 35 unter Benutzung von Schicht 51, Elektrode 41 und Film 47 als Blockiermasken.
  • Darauffolgend wird, nachdem das Muster 51 entfernt ist, ein CVD-SiO&sub2; Film 52 abgeschieden auf der gesamten Oberfläche als eine isolierende Zwischenschicht. Durch Annealen in einem Annealschritt, nach dem der Abscheidungsschritt von Film 52, wird das Ionenimplantat diffundiert und aktiviert zum Bilden von p&spplus;-Typ Source- und Drainbereichen 53 und 54 des P-MOS (Fig. 4N).
  • Bor wird dotiert in eine Elektrode 41 in diesem Schritt und die polykristalline Siliciumschicht bildend die Elektrode wird p-Typ. Da zusätzlich Annealen schon durchgeführt worden ist, kann eine Leitfähigkeit erhalten werden, welche hinreichend ist für die Gateelektrode, durch das Bordotieren. Somit ist der Oberflächenkanaltyp P-MOS gebildet.
  • (9) Ein Kontaktloch wird geöffnet nach einem normalen Prozeß, und dann wird Aluminium abgeschieden und strukturiert, um eine Aluminiumverdrahtung 55 zu bilden. Zusätzlich wird ein Phosphorsilikatglasfilm 56 abgeschieden auf der gesamten Oberfläche als ein Passivierungsfilm zum Vervollständigen der Vorrichtung (Fig. 4O).
  • Wie in den obigen Schritten beschrieben, bestehen bei der vorliegenden Erfindung beide Gateelektroden des C-MOS 101 und des D-MOS 201 aus einer polykristallinen Siliziumschicht eines Leitungstyps entgegengesetzt zu dem des Kanalbereichs. Aus diesem Grund braucht keiner der MOS Transistoren von einem Typ mit einem vergrabenen Kanal zu sein, und eine sehr niedrige Schwellspannung kann erhalten werden durch die eines Oberflächenkanaltyps. Da zusätzlich bei dieser Ausführungsform eine Wallstruktur eines Zwillingswannensystems benutzt wird für den C-MOS 101, kann die Substratbereichkonzentration sowohl beim P-MOS als auch beim N-MOS frei gesetzt werden, und die Charakteristik kann gesteuert werden. Das kann die Konzentration der N-Typ Siliziumepitaxischicht 31 absenken, so daß eine Durchbruchsspannung D-MOS 101 verbessert ist. Zusätzlich kann das Zwillingswannensystem einen Abstand zwischen dem P-MOS und dem N-MOS reduzieren, um dadurch zur Mikrostrukturierung der Elemente beizutragen.
  • Beim Herstellungsverfahren der obigen Ausführungsform ist Mikrostrukturierung möglich, da der P-Typ Kanalbereich 45 des D-MOS 201 durch Selbstausrichtung gebildet wird. Daraus resultierend ist die Packungsdichte verbessert, und ein EIN- Widerstand des D-MOS 101 ist reduziert durch eine Reduzierung in einem Betrag einer Kanallänge. Das kann die Charakteristik verbessern, wie z. B. einen Hochgeschwindigkeitsbetrieb, und kann die Konzentration einer Schicht 31 zusammen mit dem Zwillingswannensystem 101 reduzieren, um dadurch die Durchbruchsspannung zu verbessern. Weiterhin werden Charakteristika des C-MOS 101 (insbesondere P-MOS) und eine Mikrostrukturierung überhaupt nicht widrig beeinflußt.
  • Fig. 6 zeigt eine weitere Halbleitervorrichtung, bei der eine Elementisolation eines sogenannten "Wiederauffüllungs- Epitaxiewachsens" angewendet worden ist, und ein D-MOS 201 ist vertikal gebildet. In Fig. 6 werden zwei Elementbereiche 58 und 59 erhalten durch Vergraben einer N- Typ Siliziumepitaxieschicht in einer Aussparung, die gebildet ist durch isotropes Ätzen, gebildet in einem Elementbildungsabschnitt des P-Typ Siliziumsubstrats 57. Bereiche 58 und 59 sind voneinander elektrisch isoliert durch p-n Übergänge zwischen den Bereichen 58 und 59 und dem Substrat 57, das dazwischen gesetzt ist. Jeweilige Elementbereiche 60 und 61 sind umgeben durch N&spplus;-Typ vergrabenen Bereichen 60 und 61. C-MOS 101 mit derselben Struktur wie der der ersten Ausführungsform, gezeigt in Fig. 4A bis 4O, wird gebildet im Bereich 58. Ein vertikaler D-MOS 101 ist gebildet im Bereich 59. Im D-MOS 201 sind ein p-typ Wallbereich 36A zur Kompensation der Durchbruchsspannung, ein P-typ Rückseitengatebereich 45a und eine n&spplus;-typ Source Bereich 49a konzentrisch in ringförmiger Art und Weise gebildet, und eine Gateelektrode 43 ist gebildet über den ringförmigen Rückseitengatekanalbereich 45a. Ein n&spplus;-Typ Drainbereich 50a ist verbunden mit Bereich 61. Die andere Struktur ist im wesentlichen die gleiche wie die die ersten Vorrichtungen wie gezeigt in Fig. 4A bis 40, d. h. Gateelektroden 41, 42 und 43 des C-MOS 101 und D- MOS 201, bestehen aus einer polykristallinen Siliziumschicht, welche so gebildet ist, daß sie einen niedrigen Widerstand hat durch eine Verunreinigung von einem Leitungstyp entgegengesetzt dem der Kanalbereiche, und alle MOS Transistoren sind vom Oberflächenkanaltyps.
  • Die in Fig. 6 gezeigte Halbleitervorrichtung wird wie folgt hergestellt. Zunächst werden Elementbereiche 58 und 59 der wieder Auffüllungsepitaxiewachstumsstruktur '' gebildet durch ein bekanntes Verfahren. D.h. Ätzen wird selektiv durchgeführt auf einer Oberfläche von einem P-typ Siliziumsubstrat 57 zum Bilden einer Aussparung an einem Abschnitt, welcher als Elementbereich dient, und zwar unter Benutzung von SiO&sub2; als einer Maske. Eine n-Typ Verunreinigung, wie z. B. Phosphor wird diffundiert in hoher Konzentration von einer Oberfläche der Aussparung, um N&spplus;-Typ vergrabene Bereiche 60 und 61 zu bilden.
  • Dann nach dem Entfernen von SiO&sub2;, wird eine N-Typ Siliziumepitaxischicht selektiv epitaxial aufgewachsen in der Aussparungsoberfläche durch eine Zerlegung von SiCl&sub4;, und die Oberfläche wird poliert, um eine flache Spiegeloberfläche zu erhalten. Nach dem der "Wiederauffüllungsepitaxiewachstumsstruktur" Elementbereich gebildet ist in der obigen Art und Weise, kann die Halbleitervorrichtung, wie gezeigt in Fig. 6, hergestellt werden durch im wesentlichen den gleichen Prozeß wie dem der Ausführungsform, die in Fig. 4A bis 4O gezeigt ist. Selbstverständlich sind Muster des P-typ Wallbereich 36a zur Kompensation der Durchbruchsspannung, P-Typ Rückseitengatebereich 45, ein n&spplus;-Typ Sourcebereich 49a und Gateelektrode 43a des D-MOS 201 verschieden.
  • Wie oben beschrieben, kann die Durchbruchspannung des D-MOS 201 verbessert werden, und eine hohe Stromausgabe kann erhalten werden, da er vertikal gebildet ist. Der N&spplus;-Typ vergrabene Bereich 61 in der Wiederauffüllungsepitaxiestruktur reduziert den Drainwiderstand und den EIN-Widerstand. Aus diesem Grund kann die Konzentration in der N-Typ Siliziumepitaxischicht 59 reduziert werden, um die Durchbruchspannung zu verbessern.
  • Fig. 7 zeigt eine weitere Halbleitervorrichtung, hergestellt nach der Erfindung, wobei ein D-MOS ein Offendrain-Typ ist. D.h. ein Sourcerückseitengatebereich in derselben Struktur, wie der, der in Fig. 4A bis 4O gezeigten Vorrichtung, wird kurz geschlossen mit dem unterliegenden Substrat durch dieselbe Diffusion, wie der, die benutzt wird zur Elementenisolation. Obwohl das Sourcepotential stets kurz geschlossen ist zu Masse, kann die Durchbruchsspannung verbessert werden.
  • Fig. 8 zeigt eine weitere Halbleitervorrichtung, hergestellt nach der Erfindung, wobei eine vergrabene Schicht benutzt wird. Mit dieser Struktur kann der EIN- Widerstand des D-MOS reduziert werden, und ein Aufsteuerbetrag des C-MOS kann erhöht sein.
  • Fig. 9 zeigt noch eine weitere Halbleitervorrichtung, hergestellt nach der Erfindung, wobei die obige Struktur angewendet wird und dieselbe vergrabene Schicht benutzt wird zum Erhalten eines vertikalen D-MOS. In diesem Fall kann VDSS des D-MOS verbessert werden.

Claims (6)

1. Verfahren zur Herstellung einer Halbleitervorrichtung, bei der ein komplementärer MOS Transistor (101) und eine doppelt diffundierter MOS Transistor (201) gebildet werden auf einem Halbleitersubstrat eines ersten Leitungstyps, mit den Schritten:
Bilden eines ersten Elementenbereichs eines zweiten Leitungstyps für den komplementären MOS Transistor (101) und eines zweiten Elementenbereichs des zweiten Leitungstyps für den doppelt diffundierten MOS Transistor (201) auf dem Halbleitersubstrat, welche elektrisch voneinander isoliert sind;
Bilden einer ersten Walldiffusionsschicht (34) des ersten Leitungstyps und einer zweiten Walldiffusionsschicht (35) des zweiten Leitungstyps in dem ersten Elementenbereich des zweiten Leitungstyps für den komplentären MOS Transistor (101) und einer Walldiffusionsschicht (36) des ersten Leitungstyps zur Kompensation der Durchbruchsspannung in dem zweiten Elementbereich des zweiten Leitungstyp für den doppelt diffundierten MOS Transistor (201);
Bilden undotierter Gateelektroden (41, 42) in der ersten Walldiffusionsschicht (34) des ersten Leitungstyps und der zweiten Walldiffusionsschicht (35) des zweiten Leitungstyps für den komplementären MOS Transistor (101) auf einem Gateoxydfilm (38) und Bilden einer undotierten Gateelektrode (43) in dem zweiten Elementenbereich des zweiten Leitungstyps auf dem Gateoxydfilm (38);
Bilden eines Rückseitengatebereichs (45) des ersten Leitungstyps, um selbstausgerichtet zu sein mit der Gateelektrode (43), gebildet auf dem zweiten Elementenbereich des zweiten Leitungstyps, für den doppelt diffundierten MOS Transistor (201), wodurch der Rückseitengatebereich den Walldiffusionsbereich (36) in dem zweiten Elementenbereich kontaktiert;
Bilden von Source und Drainbereichen (53, 54) des ersten Leitungstyps in der zweiten Walldiffusionsschicht (35) für die komplentären MOS Transistor (101), wodurch die Elektrode (41) in der zweiten Walldiffusionsschicht dotiert wird, um vom ersten Leitungstyp zu sein; und
Bilden von Source- und Drainbereichen (47, 48) des zweiten Leitungstyps in der ersten Walldiffusionsschicht (34) des ersten Leitungstyps für den komplentären MOS Transitor (101) und Bilden eines Sourcebereichs (49) des zweiten Leitungstyps in dem Rückseitengatebereiche (45) und eines Drainbereichs (50) des zweiten Leitungstyps in dem zweiten Elementenbereich des zweiten Leitungstyps für den doppelt diffundierten MOS Transistor, wodurch die Gateelektroden (42, 43) in der ersten Walldiffusionsschicht und der zweite Elementenbereich dotiert sind, um vom zweiten Leitungstyp zu sein.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt des Bildens der ersten Walldiffusionsschicht (34) des ersten Leitungstyps und der zweiten Walldiffusionsschicht (35) des zweiten Leitungstyps in dem ersten Elementenbereich des zweiten Leitungstyps für den komplementären MOS Transistor (101) und Bilden der Walldiffusionsschicht (36) des ersten Leitungstyps zur Kompensation der Durchbruchsspannung in dem zweiten Elementenbereich des zweiten Leitungstyps für den doppelt diffundierten MOS Transistor (201) einen Prozeß des Oxydierens der Oberflächen der ersten und zweiten Elementenbereiche des zweiten Leitungstyps zum Bilden eines Oxydfilms (32); selektives Entfernen und Öffnen des Oxydfilms durch Photolithographie; Oxydieren der freigelegten Abschnitte des ersten und zweiten Elementenbereichs, um so einen Pufferoxydfilm (33) zu bilden; und Ionenimplantieren einer Verunreinigung eines vorbestimmten Leitungstyps durch den Pufferoxydfilm (33); und dann Annealen beinhaltet.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt des Bildens der Gateelektroden (41, 42, 43) für den komplementären MOS Transistor (101) und den doppelt diffundierten MOS Transistor (201) einen Prozeß des Freilegens der gesamten Oberfläche der ersten und zweiten Elementenbereich des zweiten Leitungstyps für den komplementären MOS Transistor (101) und den doppelt diffundierten MOS Transistor (201) und Bilden eines Feldoxydfilms (37); selektives Entfernen und Öffnen des Feldoxydfilms (37) durch Photolithographie; Bilden des Gateoxydfilms (38) an den geöffneten Abschnitten und Abscheiden an einer polykristallinen Siliziumschicht (39) auf der gesamten Oberfläche; und dann Strukturieren der polykristallinen Siliziumschichten (39) umfaßt.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt des Bildens des Rückseitengatebereichs (45) für den doppelt diffundierten MOS Transistor (201) einen Prozeß des Beschichtens eines Photolackmusters (44) auf die gesamten Oberflächen der ersten und zweiten Elementenbereiche, wobei das Photolackmuster eine Öffnung hat zum Freilegen eines Bereichs, der sich erstreckt von einem Ende der Gateelektrode (43) zu einem Abschnitt der Walldiffusionsschicht oder dem doppelt diffundierten MOS Transistor; Ionenimplantieren einer Verunreinigung des ersten Leitungstyps in den zweiten Elementenbereich des zweiten Leitungstyps des doppelt diffundierten MOS Transistors (201) durch den Gateoxydfilm (38); und dann Annealen beinhaltet.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß ein Ende (43a) an einer Sourcebereichseite (49) der Gateelektrode (43) des doppelt diffundierten MOS Transistors (101) freigelegt ist an dem geöffneten Abschnitt des Photolackmusters (44).
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt des Bildens von Source- und Drainbereichen (47, 48) in der ersten und zweiten Diffusionsschicht (34) des ersten Leitungstyps für den komplementären MOS Transistor (201) und Bilden eines Sourcebereichs (49) des zweiten Leitungstyps in den Rückseitengatebereich (45) für den doppelt diffundierten MOS Transistor (201) und eines Drainbereichs (50) des ersten Leitungstyps in dem zweiten Elementbereich des zweiten Leitungstyps einen Prozeß des Ionenimplantierens einer Verunreinigung des zweiten Leitungstyps unter der Bedingung beinhaltet, wobei die Gateelektrode (42), gebildet auf der ersten Walldiffusionsschicht (34) des ersten Leitungstyps für den komplementären MOS Transistor (101), und die Gateelektrode (43) für den doppelt diffundierten MOS Transistor (201) freigelegt werden; und dann Annealen durchgeführt wird.
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