DE3787908T2

DE3787908T2 - Serielle Übertragungssteuerungsvorrichtung.

Info

Publication number: DE3787908T2
Application number: DE3787908T
Authority: DE
Inventors: John Korpusik; Patricia A Martin; Teresa Marzucco
Original assignee: Wang Laboratories Inc
Current assignee: United Module Corp Los Altos Calif Us
Priority date: 1986-03-31
Filing date: 1987-03-26
Publication date: 1994-05-19
Anticipated expiration: 2007-03-27
Also published as: EP0239937B1; JPS62233870A; US4942515A; EP0239937A2; CA1281434C; JPH07107676B2; DE3787908D1; EP0239937A3; AU593315B2; AU6754587A

Description

Stand der Technik

Ein übliches Datenverarbeitungssystem, auf das die vorliegende Erfindung angewandt ist, ist in Fig. 1 dargestellt. Eine Zentraleinheit 12 steht mit einem Hauptspeicher 14 über Adressen-, Daten- und Steuerbusse 16, 28 und 20 in Verbindung. Mit den drei Bussen können auch weitere Peripheriegeräte, z. B. eine Tastatur, ein Bildschirmsichtgerät und ein Drucker verbunden sein. Wenngleich die drei Funktionen getrennt dargestellt sind, können sie einen einzelnen Bus in einem Zeitmultiplexbetrieb teilen. Die ZE muß häufig mit anderen Systemen in Verbindung treten, und zu diesem Zweck ist eine Ein-Ausgabe-Steuereinrichtung 22 vorgesehen. Daten, die zur und von der E/A-Steuereinrichtung übertragen werden, können in serieller Form auf einem einzelnen Bus 24 anstehen, und eine der Aufgaben der E/A-Steuereinrichtung besteht in der Umwandlung des seriellen Datenformats in das innerhalb des Datenverarbeitungssystems benutzte parallele Format, wodurch mehrere Bit parallel als Byte übertragen werden.
Üblicherweise werden an das System große Blöcke aus mehreren Byte übermittelt und müssen in sequentielle Speicherplätze im Arbeitsspeicher 14 eingeschrieben werden. Umgekehrt kann auf große Datenblöcke von sequentiellen Speicherplätzen aus zugegriffen werden, und diese großen Datenblöcke werden vom Datenverarbeitungssystem über die E/A-Steuereinrichtung 22 übertragen. In beiden Fällen ist der sequentielle Aufruf der Speicherplätze durch die ZE äußerst zeitaufwendig, und die ZE begrenzt in bedeutendem Maße die Bitrate, mit der Informationen zum und aus dem System übermittelt werden können. Zur Überwindung dieser Schwierigkeit sind Steuereinrichtungen für den Betrieb mit direktem Speicherzugriff (DMA-Steuereinrichtungen) vorgesehen. Wenn auf den Arbeits- bzw. Hauptspeicher in sequentiellen Speicherplätzen zugegriffen werden soll, um aus mehreren Byte bestehende Blöcke zu speichern oder abzurufen, programmiert die ZE die DMA-Steuereinrichtung und übergibt dann die Adressen-, Daten- und Steuerbusse an die Steuereinrichtung. Die Steuereinrichtung durchläuft dann die Speicheradressenblöcke, auf die sie programmiert wurde, und die Daten werden direkt zu oder von den aufgerufenene Speicherplätzen übertragen.
Die ZE kann die DMA-Steuereinrichtung so programmieren, daß die Blöcke des Hauptspeichers 14, die der DMA-Steuereinrichtung zur Speicherung von Daten zur Verfügung stehen, oder die Speicherblöcke bezeichnet werden, aus denen Daten wiedergewonnen werden müssen. Wenn Daten von der E/A-Steuereinrichtung 22 empfangen werden oder von ihr zu übertragen sind, richtet die E/A-Steuereinrichtung eine DMA-Anforderung an die DMA-Steuereinrichtung. Die DMA-Steuereinrichtung fordert dann mittels eines Haltesignals eine ZE-Unterbrechung an. Die ZE liefert dann an die DMA-Steuereinrichtung ein Halterückmeldesignal, um die Busse an die Steuereinrichtung zu übergeben. Die Übergabe der Busse kann durch die vollständige Übertragung eines Datenblocks oder mittels eines Cycle-Stealing-Verfahrens geschehen, bei dem z. B. einzelne Byte während durch Zeitabstand getrennten Zyklen übertragen werden.
Eine Steuereinrichtung für serielle Kommunikationen, für welche die vorliegende Erfindung entwickelt wurde, ist die von der Zilog Inc. vertriebene Z8530, die im Technischen Handbuch vom Januar 1983 über Zilog Z8030/Z8530 SCC Serial Communications Controller (Steuerung für serielle Kommunikationen) beschrieben ist. Die Z8530 vermag eine Mehrfunktionenunterstützung für eine große Vielfalt serieller Kommunikationsprotokolle zu leisten. Beispielsweise bei SDLC/HDLC-Protokollen kann das System automatische Nulleinfügung und -streichung, automatische Flageinfügung zwischen Mitteilungen, Adressenfelderkennung, Informationsfeld-Restverarbeitung und die Generierung und Feststellung zyklischer Blockprüfung (CRC) vorsehen.
Das Format des SDLC-Protokolls (für Synchrone Datenleitungssteuerung) ist in Fig. 2 dargestellt. Zwei Flagbyte F begrenzen jeden SDLC-Block. Das Flagbyte in der SDLC ist ein hexadezimales 7E (zwei durch sechs Einsen getrennte Nullen). Die Flag dienen als Referenzpunkte beim Positionieren des Adressenbyte A, des Steuerbyte C und der CRC-Byte, und sie lösen die Übertragungsfehlerprüfung aus. Ein einzelnes Flagbyte, z. B. das Flag 28, kann zwei Datenblöcke trennen oder einzelne Flag 30 und 32 können getrennte Datenblöcke beenden und beginnen. Die Flag 30 und 32 können durch andere Flag getrennt sein. In jedem Block kann eine beliebige Anzahl Datenbyte D vorgesehen sein.
Bei jedem Block ankommender Daten wird durch die Z8530-E/A- Steuereinrichtung ein Zustandswort generiert. Dieses Zustandswort kann ein Blockendebit, ein CRC/Übertragungsrasterfehler-Bit, ein Datenverlustfehler von einem Durchlauf(FIFO)- Register der E/A-Steuereinrichtung, ein Paritätsfehlerbit, Restcodes, welche die Länge des I-Feldes in einem SDLC-Betrieb angeben, und ein Übertragungsendebit zur Verwendung in einem Synchronverfahren aufweisen. Sobald ein Datenblock über die E/A-Steuereinrichtung an das System gesendet worden ist, muß das Zustandswort von der ZE gelesen werden. Zu diesem Zweck wird am Ende eines Blockes der Ausgang der E/A-Steuereinrichtung blockiert, während die ZE eine Unterbrechungsroutine abarbeitet, wodurch der Zustand gelesen wird, die DMA- Steuereinrichtung neu programmiert werden kann und die E/A- Steuereinrichtung rückgesetzt wird. Jedoch kann in der Zwischenzeit ein nachfolgender Datenblock an die E/A-Steuereinrichtung übertragen werden. Die Z8530 SCC weist einen Durchlaufspeicher FIFO auf, um den fortlaufenden Empfang von Daten während der Abarbeitung der Unterbrechungsroutine durch die ZE zu ermöglichen. Wenn zwischen zwei Blöcken nur ein einzelnes Flag eingefügt ist und die Übertragung mit 64 Kilobaud erfolgt, ermöglicht der vorgesehene dreistufige Durchlaufspeicher nur 375 Mikrosekunden. Diese Zeitmenge ist für viele ZE für die Abarbeitung der Unterbrechung nicht ausreichend. Um für zusätzliche Zeit zwischen Blöcken zu sorgen, können zusätzliche Flag eingefügt werden; dies erfordert jedoch eine auf das übertragende Gerät auferlegte Beschränkung durch den empfangenden Prozessor. Eine andere Lösung bestünde darin, den Durchlaufspeicher zu vergrößern, jedoch wäre die Größe des FIFO, der zur Bedienung langsamerer ZE erforderlich wäre, ungewiß und unerschwinglich.

Offenbarung der Erfindung

Die vorliegende Erfindung betrifft eine Steuerschaltungsanordnung in einem Datenkommunikationssystem zum Empfang sequentieller Blöcke ankommender Datenwörter und zur Weiterleitung der Datenwörter an einen Speicher in einem direkten Speicherzugriffverfahren. Die Wörter können 8-Bit-Byte oder eine beliebige andere Informationseinheit sein, die das System festgelegt hat. Die Steuerschaltungsanordnung umfaßt eine Einrichtung zur Erzeugung zusätzlicher Daten, z. B. des Zustandswortes im SDLC-Protokoll, das bei jedem Block einer ZE zuzuleiten ist. Es ist eine Einrichtung zum Zählen der Wortanzahl in jedem Block und zum Speichern der zusätzlichen Daten und der zugehörigen Wortzählstände vorgesehen. Dadurch, daß die zusätzlichen Daten und die Wortzählstände der ZE zur Verfügung stehen, können nachfolgende Datenblöcke sofort an den Arbeitsspeicher unter direkter Speicherzugriffssteuerung unterbrechungsfrei übertragen werden. Das heißt, eine Block- oder eine Cycle-Stealing-Übertragung mit direktem Speicherzugriff kann in nachfolgende Blöcke übergreifen. Der Wortzähstand definiert die Länge jedes Blockes, so daß die ZE anschließend die Speicherblöcke, denen jeder Block zugeordnet wurde, und das entsprechende Zustandswort notieren kann.
Bei einem bevorzugten System werden die zusätzlichen Daten und die Wortzählstände in FIFO-Durchlaufspeichern gespeichert. Die FIFO werden am Ende jedes Blockes weitergeschaltet und beim Lesen jedes zusätzlichen Wortes durch die Steuereinrichtung zurückgeschaltet. Vorzugsweise ist die Steuerschaltungsanordnung eine Steuerung für serielle Kommunikationen, die in einem einzelnen Chip hergestellt ist.

Kurzbeschreibung der Zeichnungen

Die vorstehenden und weitere Aufgaben, Merkmale und Vorteile der Erfindung ergeben sich aus der nachstehenden detaillierten Beschreibung einer bevorzugten Ausführungsform der Erfindung, wie sie in den beigefügten Zeichnungen dargestellt ist, in denen gleiche Bezugszeichen sich auf dieselben Bauteile in den verschiedenen Ansichten beziehen. Die Zeichnungen sind nicht notwendigerweise maßstabgerecht, wobei der Schwerpunkt statt dessen auf der Darstellung der Grundsätze der Erfindung liegt.
Fig. 1 ist ein Blockschaltbild eines Datenverarbeitungssystems, für das die vorliegende Erfindung entwikkelt wurde.
Fig. 2 ist eine Darstellung des Formats einer SDLC-Mitteilung.
Fig. 3 ist ein Blockschaltbild mit einer Darstellung einer gemäß der vorliegenden Erfindung abgewandelten E/A- Steuereinrichtung.

Beschreibung einer bevorzugten Ausführungsform

Ein vereinfachtes Schema eines Teils einer Z8530 SCC, die zum Empfang von nach SDCL formatierten Daten benutzt wird, ist in der linken Hälfte der Fig. 3 dargestellt. Die seriellen Daten werden von einer Leitung 36 aus an ein Empfangsschieberegister 34 gerichtet. Die durch das Register verschobenen Datenbit werden dann parallel auf Leitungen 38 ausgelesen. Die Steuerlogik 40 bestimmt, wenn ein Flag empfangen wird und wenn diesem Flag die Adresse der Steuereinrichtung folgt. Danach werden dem Empfangs-Durchlaufspeicher FIFO 42 Datenbyte zugeleitet. Die Daten aus dem Schieberegister werden auch einer Einrichtung zur zyklischen Blockprüfung (CRC) 44 zugeleitet, die ein CRC-Fehlersignal auf einer Leitung 46 erzeugt. Auf dieses Fehlerbit und auf das Datenbyte auf der Leitung 38 bezieht sich ein Zustandsbytegenerator 48 und generiert ein Zustandsbyte, das dem am FIFO 42 anstehenden Datenbyte entspricht. Das Zustandsbyte wird einem parallelen FIFO 50 zugeleitet.
Wenn Datenbyte empfangen werden, werden sie durch das FIFO 42 geleitet und sind an einem Leseregister RR8 zur Übertragung auf den Arbeitsspeicher unter der Kontrolle der DMA-Steuereinrichtung 26 verfügbar. Innerhalb des Blockes wird das Zustandsbyte aus dem FIFO 50 überlesen; es ist nur gültig, wenn das letzte Datenbyte eines Blockes empfangen wird. Wenn in der Z8530 das Ende eines Blockes festgestellt wird, werden die Ausgänge des Daten-FIFOs 42 und des Zustandsbyte-FIFOs 50 blockiert. Dies gibt der ZE 12 Zeit, das Statusbyte des gerade empfangenen Blocks zu lesen und die DMA-Steuereinrichtung 26 zum ordnungsgemäßen Speichern des nächsten Blocks zu programmieren. Die ZE rückstellt dann die E/A-Steuereinrichtung für den Empfang des nächsten Blocks. Das Schieberegister 34 und die FIFO 42 und 50 konnten nur drei zusätzliche Datenbyte empfangen, bevor die FIFO vollgeschrieben waren und dann ihre Ausgänge blockiert wurden. Die Zeit, während der zwei Byte empfangen werden konnten, war für die Abarbeitung der ZE-Unterbrechungsroutine unzureichend. Wie bereits darauf hingewiesen, könnte die Schwierigkeit überwunden werden durch die Einfügung zusätzlicher Flagbyte zwischen alle Blöcke durch den Sender, damit die Byte, die durch die FIFO verlorengehen, nicht zu einem Verlust an Informationen führen würden. Alternativ könnten die FIFO 42 und 50 wesentlich vergrößert werden. Wie bereits darauf hingewiesen, war keiner dieser Lösungsansätze zufriedenstellend.
Gemäß der vorliegenden Erfindung werden die FIFO 42 und 50 am Ende eines Blockes nicht blockiert. Statt dessen werden, wenn zusätzliche Blöcke empfangen werden, bevor die ZE Zustandsbyte ausliest, die Zustandsbyte in einem Durchlaufspeicher FIFO 52 gespeichert. Somit würden die Zustandsbyte nicht verlorengehen und könnten später durch die ZE gelesen werden. Die reine Speicherung der Zustandswörter ist jedoch nicht ausreichend, weil die ZE dann die Länge des empfangenen Blocks nicht kennt. Wenn die DMA-Steuereinrichtung 26 die Datenbyte weiter in sequentielle Adressen des Arbeitsspeichers 14 speichert, gäbe es keine Möglichkeit, die Adresse zu identifizieren, an der ein Block endet und der nächste Block beginnt. Zur Überwindung dieser Schwierigkeit werden die Byte in jedem Block durch einen Zähler 54 gezählt und ein Bytezählstand in einem Durchlaufspeicher FIFO 56 für jeden Block gespeichert, für den ein Zustandswort im FIFO-Speicher 52 gespeichert ist. Somit wäre die ZE, sobald sie Zeit hat, das Zustandsbyte aus dem Leseregister RR1 zu lesen, auch in der Lage, die Länge des entsprechenden Blocks aus dem Bytezählstand in den Registern RR6 und RR7 zu lesen.
Der Bytezähler 54 wird durch ein Steuerbit von der Steuerlogik 40 freigegeben, wenn das System in einen SDLC/HDLC-Betrieb geschaltet ist. Nach Freigabe wird der Bytezähler bei der Feststellung jedes Datenbyte durch die Steuerlogik 40 weitergeschaltet und bei der Feststellung jedes Flagbyte rückgesetzt. Zum Weiterschalten und Rückwärtsschalten der FI- FO-Speicher 52 und 56 werden die Kopfzeiger zu den FIFO-Speichern 52 und 56 durch ein Blockendesignal weitergeschaltet, das von der Steuerlogik generiert wird, und der Endezeiger wird bei jedem Lesen des Leseregisters RR1 weitergeschaltet. Die beiden Zeiger werden durch eine Vergleichseinrichtung 62 verglichen, um auf einer Leitung 64 anzugeben, ob Daten im Zustands-FIFO-Speicher verfügbar sind, und auf einer Leitung 6 anzugeben, ob ein FIFO-Überlauf stattgefunden hat.
Die Angabe auf der Leitung 64 wird mit einem FIFO-Freigabesignal von der Steuerlogik 40 kombiniert, um den Eingang eines Multiplexers 68 anzuwählen. Wenn zwischen Datenblöcken ausreichend Zeit zur Verfügung steht, um das Lesen des Zustandsbyte ohne Speicherung im FIFO-Speicher zu ermöglichen, kann das Zustandsbyte über den Multiplexer 68 direkt in das Leseregister RR1 gelesen werden. Wenn jedoch Daten in den FIFO- Speichern 52 und 56 vorliegen, ruft der Multiplexer 68 die Daten aus dem FIFO-Speicher 52 als seinen Eingang ab. Das Blockendebit des Zustandsbyte wird auf 1 gesetzt, wenn Daten aus dem FIFO-Speicher gelesen werden. Das ÜBERTRAGUNGSENDE- Bit und das Paritätsbit brauchen bei SDLC-Kommunikationen nicht gespeichert werden und umgehen so den FIFO-Speicher und den Multiplexer über eine Leitung 70.
Die dargestellten FIFO-Speicher 52 und 56 haben zehn Stufen. Bei einigen Systemen kann es sicher sein, daß nicht mehr als zehn Blöcke empfangen werden, bevor bei den ankommenden Daten eine Pause eintritt. In diesem Falle können alle Zustandsbyte und Bytezählstände einfach in den FIFO-Speichern gespeichert werden bis zur Pause, in der die Daten über das Register RR8 zum Arbeitsspeicher 14 übertragen werden. Wenn jedoch eine ausreichende Pause nicht gesichert ist, sollte die ZE die Zustandsbyte und die Bytezählstände lesen, wenn die DMA-Steuereinrichtung auf einer Cycle-Stealing-Basis überträgt.
Weil die FIFO-Speicher für Zustandsbyte und Bytezählstände für jeden Block der ankommenden Daten nur ein Byte speichern brauchen, bilden die FIFO-Speicher mit nur zehn Stufen einen beträchtlichen Puffer. Die gleiche Puffermöglichkeit mittels des Daten-FIFO-Speichers 42 würde einen viel größeren Daten- FIFO-Speicher erfordern, weil er auf Byte-Basis statt auf Block-Basis puffern muß.
Wegen des Multiplexers 68 kann dasselbe Register RR1, das in der Z8530-Steuereinrichtung für das Zustandswort benutzt wird, in der abgewandelten Kommunikationssteuerung benutzt werden. Ferner sind die Leseregister R6 und R7 in der Z8530 nicht benutzt und sind somit zur Verwendung in einer abgewandelten Steuereinrichtung verfügbar, die mit der Z8530 anschlußkompatibel ist. Somit kann der abgewandelte Steuerungschip als anschlußkompatibler Ersatz für die Z8530 verwendet werden und dabei die zusätzlichen Fähigkeiten der vorliegenden Erfindung bieten. Durch die Zurverfügungstellung dieser zusätzlichen Fähigkeiten im Steuerungschip selbst sind nicht nur zusätzliche Chips auf der Systemkarte entbehrlich, sondern es besteht auch die Möglichkeit, nur innerhalb des Chip selbst verfügbare Steuersignale in zweckdienlicher Weise nützlich zu machen.

Claims

1. Ein/Ausgabe-Steuerschaltungsanordnung (22) für ein Datenkommunikationssystem zum Empfang sequentieller Blöcke ankommender Datenwörter (Fig. 2) und zur Weiterleitung der Datenwörter an einen Speicher (14), wobei die Steuerschaltungsanordnung gekennzeichnet ist durch: - eine Einrichtung (48) zum Erzeugen zusätzlicher Daten, die für jeden Block ankommender Daten aus der Schaltungsanordnung auszulesen sind, - eine Einrichtung (54) zum Zählen der Wortanzahl in jedem Block, derart, daß ein Wortzählwert verfügbar ist, und - eine Einrichtung (52, 56) zum Speichern der zusätzlichen Daten und der zugehörigen Wortzählwerte, derart, daß eine stetige Weiterleitung sequentieller Datenblöcke und das nachfolgende Lesen der zusätzlichen Daten und Wortzählwerte aus der Schaltungsanordnung möglich sind.

2. Steuerschaltungsanordnung wie in Anspruch 1 beansprucht, bei der die Einrichtung zum Speichern ein First-in/first-out- Register (FIFO-Register) umfaßt.

3. Steuerschaltungsanordnung wie in Anspruch 2 beansprucht, bei der das First-in/first-out-Register am Ende jedes Blockes inkrementiert wird, und das First-in/first-out-Register dekrementiert wird, wenn jedes Wort der zusätzlichen Daten von einer ZE (12) gelesen wird.

4. Steuerschaltungsanordnung wie in Anspruch 1, 2 oder 3 beansprucht, die eine auf einem einzigen Chip hergestellte Steuerung für serielle Kommunikationen ist.

5. Steuerschaltungsanordnung wie in einem der vorhergehenden Ansprüche beansprucht, bei der die zusätzlichen Daten das Zustandswort in einem SDLC/HDLC-Protokoll sein können.

6. Steuerschaltungsanordnung wie in einem der vorhergehenden Ansprüche beansprucht, bei der die Datenwörter in einem direkten Speicherzugriff weitergeleitet werden, und die zusätzlichen Daten und die Wortzählwerte von einer Zentraleinheit (12) gelesen werden.

7. Datenverarbeitungssystem, mit: - einem Zentraleinheits(ZE)-Hauptspeicher, - einer Steuerung für serielle Kommunikationen, wie in einem der vorhergehenden Ansprüche beansprucht, zum Empfang serieller Daten und zur Umwandlung serieller Daten in bitparallele Daten zum Zweck der Speicherung im Hauptspeicher, und - einer Steuerung für einen direkten Speicherzugriff zum Steuern der Weiterleitung von Daten von der Kommunikationssteuerung, - wobei die Steuerung für serielle Kommunikationen umfaßt: eine Einrichtung zum Erzeugen von Zustandsdaten, die bei jedem Block ankommender serieller Daten an die ZE zu übertragen sind, eine Einrichtung zum Zählen der Wortanzahl in jedem Block, derart, daß ein Wortzählwert verfügbar ist, und eine Einrichtung zum Speichern der Zustandsdaten und der zugehörigen Wortzählwerte, derart, daß eine stetige Weiterleitung sequentieller Datenblöcke mit Steuerung durch die Steuerung des direkten Speicherzugriffs und das nachfolgende Lesen der Statusdaten und der Wortzählwerte durch die ZE möglich sind.

8. Verfahren zum Weiterleiten sequentieller Blöcke ankommender Datenwörter (Fig. 2) von einer Kommunikationssteuerung (22) an einen Speicher (14) in einem direkten Speicherzugriff, wobei das Verfahren umfaßt:

- die Erzeugung zusätzlicher Daten in der Kommunikationssteuerung (22), die bei jedem Block ankommender Wörter von einer Zentraleinheit (ZE) (12) zu lesen sind, - das Zählen der Wortanzahl in jedem Block, derart, daß ein Wortzählwert verfügbar ist, - das Speichern der zusätzlichen Daten und der zugehörigen Wortzählwerte bei Schaffung einer stetigen Weiterleitung von Daten an den Speicher mit direkter Speicherzugriffssteuerung, und - nachfolgendes lesen der zusätzlichen Daten und der Wortzählwerte durch die ZE, derart, daß die Speicherplätze festgelegt werden, in denen die sequentiellen Datenblöcke gespeichert werden, und die entsprechenden zusätzlichen Daten erstellt werden.