DE2609698C2 - Elektronischer Rechner - Google Patents
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Description
Die Erfindung bezieht sich auf einen elektronischen Rechner, der in der Lage ist, Datenblöcke (Aufzeichnungen)
zwischen dem Arbeitsspeicher des Rechners und einer peripheren Einheit auszutauschen, die die
Funktionen eines externen Speichers mit hoher Kapazität, wie beispielsweise einer Magnetplattenoder
Trommeleinheit, durchführt
Ir.besondere betrifft die Erfindung einen solchen Rechner mit einem Arbeitsspeicher, der Instruktionen
und Daten enthalten kann, einer Zentraleinheit, die die
im Arbeitsspeicher aufgezeichneten Instruktionen ausführen kann, wenigstens einer peripheren Einheit, die
ι ο Informationen auf einen Aufzeichnungsträger schreiben
und lesen kann, und einer Steuereinheit, die Sätze von Informationszeichen von vorbestimmter Länge zwischen
dem Arbeitsspeicher und der peripheren Einheit austauschen kann.
Es ist eine Anordnung zum Übertragen von Datenblöcken auf den (oder von dem) Arbeitsspeicher
bekannt, die auf der Unterbrechung des gerade ausgeführten Programms beruht Im allgemeinen wird
dies »unmittelbare Mehrfachsteuerung« (DMC) genannt
Diese Anordnung macht von einem Steuerprogramm und einer Steuerschaltung Gebrauch, die Daten aus dem
externen Speicher auf den Arbeitsspeicher übertragen können. Die Zentraleinheit hat die Aufgabe, die
Übertragung einzuleiten, indem sie dem DMC-Programm die Anfangs- und die Schlußadresse des zu
übertragerden Datenblocks anzeigt. Die DMC unterbricht die Arbeit des laufenden Programms üblicherweise
für vier Maschinenzyklen, wann immer die periphere
jo Einheit zur Datenübertragung bereit ist. Am Ende der
Übertragung jedes einzelnen Worts nimmt die Zentraleinheit die Ausführung des unterbrochenen Programms
wieder auf. Wenn die Übertragung des ganzen Datenblocks erledigt worden ist, sorgt ein geeignetes
Signal dafür, daß die DMC die Zentraleinheit nicht weiter unterbricht.
Der Nachteil dieses Systems ist hauptsächlich auf die Langsamkeit der Übertragung zurückzuführen insoweit,
als bei jeder Unterbrechung ein einziges Wort übertragen wird, während vier Maschinenzyklen ausgeführt
werden. Außerdem wird während dieser vier Zyklen die Übertragung der Zentraleinheit überlassen,
die deshalb das gerade ausgeführte Programm wesentlich verzögert.
Daher ist es die Aufgabe der Erfindung, eine Anordnung zu erhalten, die die Operation der
Zentraleinheit nur einmal unterbrechen kann, um die Übertragung eines ganzen Datenblocks auf den oder
von dem Speicher zu bewirken und die Zentraleinheit
während der Übertragung des ganzen Blocks nicht voll zu belegen.
Gemäß der vorliegenden Erfindung wird diese Aufgabe bei einem elektronischen Rechner mit einem
Arbeitsspeicher, der Instruktionen und Daten enthalten kann, einer Zentraleinheit, die die im Arbeitsspeicher
aufgezeichneten Instruktionen ausführen kann, einer peripheren Einheit, die Informationen auf einen
Aufzeichnungsträger schreiben und lesen kann, und einer Steuereinheit, die Sätze von Informationszeichen
von vorbestimmter Länge zwischen dem Arbeitsspeicher und der peripheren Einheit austauschen kann,
gelöst durch eine Schalteinrichtung, die den Austausch des ersten Zeichens jedes Satzes über die Zentraleinheit
und der verbleibenden Zeichen des Satzes unmittelbar zwischen der peripheren Einheit und dem Arbeitsspeicher
befehligen kann.
Weitere Ausbildungen der Erfindung sind in den Unteransprüchen angegeben.
Einzelheiten und Vorteile der Erfindung sind anhand eines in der Zeichnung dargestellten Ausführungsbeispiels
nachstehend näher beschrieben. Es zeigt:
F i g. 1 ein Blockdiagramm eine5 die Erfindung
verkörpernden Rechners;
Fig.2A, 2B, 2C das Adressenregister und das
Register der Daten, die die Eingabe des Speichers darstellen;
F i g. 3 die Steuerschaltungen für die Handhabung der
Datenübertragung vom Speicher zu der peripheren Einheit oder umgekehrt;
Fig.4 die Steuerschaltungen, die für die periphere
Einheit von Bedeutung sind;
Fig.5 eir. Flußdiagramm des Mikroprogramms, welches die Datenübertragung vom Speicher zu der
peripheren Einheit oder umgekehrt handhabt;
Fig.6 ein Zeitdiagramm der Signale, die bei der
Übertragung vom Speicher zu der peripheren Einheit betroffen sind;
Fig.7 ein Zeitdiagramm der Signale, die bei der
Übertragung von der peripheren Einheit zum Speicher betroffen sind; und
F i g. 8 ein Zeitdiagramm, welches sich auf die Zeit bezieht, die die verschiedenen Teile des Rechners
aufbringen zum Wechsel der Datenblöcke zwischen dem Speicher und der peripheren Einheit oder
umgekehrt.
Die Funktionsblöcke eines Rechners, der die Anordnung gemäß der Erfindung verwendet, werden jetzt
anhand der F i g. 1 beschrieben. Dieser Rechner umfaßt:
Eine Zentraleinheit oder CPU 1, die die hi einem Arbeitsspeicher 4 (in F i g. 1 auch »RAM« genannt)
aufgezeichneten Instruktionen unter Verwendung der an sich bekannten Technik des Mikroprogrammierens
ausführen kann, d. h. jede Instruktion des auszuführenden Programms wird von einem Satz Mikroinstruktionen
durchgeführt, die aus einem Nur-Lese-Speicher 30a (in Fig. 1 ajch »ROM« genannt) gelesen werden; eine
Kanallogik 2, die die zur Steuerung des Datenaustausches zwischen der CPU 1 und einer Gruppe von
peripheren Einheiten 11 notwendigen Schaltungen enthält; ein logisches Schnittstellennetzwerk 10, um die
Übertragung der Datenblöcke zwischen dem Arbeitsspeicher 4 und einer logischen Steuereinheit 13 zu
handhaben. Die logische Steuereinheit 13, ist ihrerseits mit einer peripheren Magnetplatteneinheit 14 verbunden,
an die sie die mit dem Speicher 4 auszutauschenden Daten liefert bzw. aus der sie diese Daten entnimmt. Die
Arbeitsweise der Zentraleinheit 1 und der Kanallogik 2 werden nicht beschrieben, weil sie schon in der DE-OS
20 59 319 beschrieben sind.
Der Speicher 4 ist ein beliebiger Lese-/Schreib-Speicher mit wahlfreiem Zugriff irgendeines bekannten
Typs wie z. B. ein MOS oder Magnetkernspeicher. Dieser Speicher wird von einem 16-Bit Register MAR-6
adressiert, der mit einem Selektor 9 verbunden ist. Der Selektor 9 speist auch eine Datenübertragungssteuereinheit
8 (in der F i g. 1 mit »Multiplexer« bezeichnet), die ihrerseits ein Schnittstellenregister MlR-I des
Speichers verbindet, der die Daten, die die Eingabe des Speichers 4 darstellen, enthalten kann. Der Selektor 9 ist
über einen Kanal 17 mit einem Schaltnetzwerk 3 verbunden, das einen Teil der CPU I darstellt. Die
Schalteinheit 3 wird durch die von dem Nur-Lesespeicher 30a erzeugten Befehle in Erwiderung des
Funktionscodes gesteuert, der in das Instruktionsregister 30 eingespeichert ist. Die Funktion des Selektors
dient zum Bestimmen, ob Bytes aus der CPU I als Daten behandelt werden, die zu speichern sind (über MlR-I),
oder als Adresse, die in das MAR 6 einzuschreiben sind.
Die Datenübertragungssteuereinheit 8 ist außerdem über einen Datenkanal 15 mit der logischen Steuereinheit
13 verbunden. Die Datenübertragungseinheit ist ein Datenübertragungsschalter, der als Quelle der im
Speicher 4 zu schreibenden Daten entweder die logische Steuereinheit 13 oder die CPU 1 (über den Selektor 9)
auswählt
in Das Schaltnetzwerk 3 ist über einen Kanal 18 mit einem Register MDR-5 für die aus dem Speicher 4
gelesenen Daten verbunden. Das Register MDR-5 ist über einen Kanal 19 mit einem Instruktionsregister (IR)
30 verbunden, das einen Teil der CPU 1 bildet und mit dem Nur-Lese-Speicher 30a verbunden ist, der die
Maschinenbefehle ausgibt Das Netzwerk 3 ist mit den peripheren Einheiten 11 und mit der logischen
Steuereinheit 13 über einen Kanal 20 verbunden, der die Ausgabedaten übermittelt Ein Kanal 21 verbindet die
peripheren Einheiten 11 und die logische Steuereinheit 13 mit dem Netzwerk 3, um die in die CPU I
eingespeisten Daten in dieses Netzwerk einzuführen. Es sei erwähnt, daß die von den Kanälen 21 und 20
getragenen Daten passend von der Kanallogik 2 während des Dialogs mit den peripheren Einheiten 11
und der logischen Steuereinheit 13 verarbeitet werden. Die Kanäle 24 und 26 verbinden die peripheren
Einheiten 11 bzw. die logische Steuereinheit 13, um die Befehle von der und für die Kanallogik 2 zu übermitteln.
Ein Kanal 23 verbindet das logische Schnittstellennetzwerk 10 mit dem Arbeitsspeicher 4, um die Befehle zu
übermitteln, die sich auf den Austausch von Daten zwischen der Platteneinheit 14 und dem Arbeitsspeicher
4 beziehen. Ein Kanal 31 verbindet das logische Schnittstellennetzwerk 10 mit den Registern MDR-5,
MlR-I und MARS, um die Signale zu übertragen, die die Daten bzw. die Adressen bereitstellen. Ein Kanal 16
verbindet das logische Schnittstellennetzwerk 10 mit der CPU 1, um die Befehle zu empfangen und zu
übermitteln, die zu Einschalt-, Zeitfolge- und Sperroperationen gehören. Ein Kanal 25 verbindet das logische
Schnittstellennetzwerk 10 mit der logischen Steuereinheit 13 zum Austausch der Signale, die sich auf den
direkten Zugriff zum Arbeitsspeicher 4 beziehen.
Schließlich ist die logische Steuereinheit 13 mit der Platteneinheit 14 über eine Zuleitung 27 verbunden, die die Daten, die reihenweise aus der Magnetplatte gelesen werden, übermitteln kann, während eine Zuleitung 28 die Signale übermittelt, die auf die Platte zu schreiben so sind. Schließlich überträgt ein Kanal 29 die Steuersignale, die zwischen der logischen Steuereinheit 13 und der Platteneinheit 14 ausgetauscht werden
Schließlich ist die logische Steuereinheit 13 mit der Platteneinheit 14 über eine Zuleitung 27 verbunden, die die Daten, die reihenweise aus der Magnetplatte gelesen werden, übermitteln kann, während eine Zuleitung 28 die Signale übermittelt, die auf die Platte zu schreiben so sind. Schließlich überträgt ein Kanal 29 die Steuersignale, die zwischen der logischen Steuereinheit 13 und der Platteneinheit 14 ausgetauscht werden
Das Speicheradressierregister MAR-% soll nun anhand von F i g. 2A beschrieben werden. Dieses
Register ist von vier 4-Bit Binärzählern 6A bis 6D gebildet. Die Eingänge der Zähler 6Λ bis 6D werden
durch die Leitungen NOOON bis NOO3N, NOO4N bis NOO7N, NOO8N bis NOIlN bzw. NO12N bisNO15N
gebildet, welche den Kanai 17 bilden, während die Ausgänge ICOON bis ICO3N, ICO4N bis ICO7N,
ICO8N bis ICIlN bzw. IC12N bis IC15N sind, welche den Kanal 22 bilden. Die Zeitfolgeeingabe wird durch
eine Leitung 32 gebildet, welche das Signal MAlNO trägt, das von dem logischen Schnittstellennetzwerk 10
kommt, während eine in dem Kanal 31 enthaltene Leitung das Signal TCO8N trägt, das die laufende, im
Register gespeicherte Adresse um Eins erhöhen kann. Verbindungen 33 übertragen die Überträge zwischen
den vier Zählern. Jede Adresse kann in das Register MARS an den Eingängen NOOON bis NOl5N
eingedrückt werden, oder Adressen können reihenweise abgezählt werden durch Anwendung der Erhöhungseingabe
TC08N.
F i g. 2B zeigt die Datenübertragungssteuereinheit 8 und das Register MlR-I für die Daten, die die
Speichereingabe darstellen. Das Register MIR-I wird von zwei 4-Bit Verriegelungsregistern TA und TB,
gebildet, deren Eingabe die Signale NIOOO bis NIO3O bzw. NI040 bis NI070 sind, wobei diese Eingaben den
Kanal 33 (Fig. 1) bilden, deren zugehörigen Ausgaben die Signale DIOOO bis DI030 und DIO4O bis DIO7O
sind, die den Kanal 34 darstellen. Das Signal, das das Schreiben auslöst, wird durch das auf der Leitung 40
vorhandene und vom logischen Schnittstellennetzwerk 10 kommende Signal MADlN gebildet. Die Datenübertragungssteuereinheit
8 wird aus acht Schaltungen 8Λ bis %H gebildet, deren Logik-Diagramm in Fig.2C
wiedergegeben ist. Jede dieser Schaltungen wird von zwei UND-Elementen 37 und 38 gebildet, deren
Ausgänge mit einem ODER-Element 39 verbunden sind. Das UND-Element 37 hat als Eingaben das zugehörige
Signal NOO bis N, welches von der CPU 1 über den Kanal 17 kommt, und ein Signal ACDlO, welches von
dem logischen Schnittstellennetzwerk 10 kommt. Das UND-Element 38 hat als Eingaben das zugehörige
Signal AIO bis N, welches von der logischen Steuereinheit 13 kommt und den Zugriff zum Speicher
unmittelbar von der Platteneinheit darstellt, und das Signal ACDlN. Die Ausgaben NIOOO bis NIO7O
ODER-Elemente 39Λ bis 39//bilden die acht Eingaben
des Schnittstellenregisters MIR-T. Das Ergebnis davon ist, daß, wenn das Signal ACDlO= 1 ist, das Byte (das
von der CPU 1 kommt), welches auf dem Kanal 17 (NOOON bis NOO7N) vorhanden ist, im MlR-T
aufgezeichnet wird, während, wenn ACDlO = O ist (daher ACD1N = 1), das Byte, welches auf dem Kanal 15
(AIOON bis AIO7N) vorhanden ist und von der logischen Steuereinheit 13 kommt, aufgezeichnet wird.
Das logische Netzwerk 10, welches den Austausch von Zeichenblöcken zwischen dem Arbeitsspeicher 4
und der logischen Steuereinheit 13 handhabt, wird nun anhand der F i g. 3 beschrieben. Dieses Netzwerk wird
von einem Oszillator 41 gebildet, welcher ein Signal CLOCO erzeugt, das an die Zeitfolgeeingabe von
Flip-Flops 43 bis 46 angelegt ist; ein Zeitfolgeregler 42 erzeugt acht Zeitfolgesignale TOOOO bis TOO7O, von
denen jedes mit Bezug auf das vorhergehende verzögert wird um eine Zeit die gleich einer Periode des Signals so
CLOCO (siehe Fig. 6A) ist. Die Signale TOOOO bis TOO7O und TOOON bis TOO7N, von denen letztere
die entsprechenden negierten Signale sind, werden als Eingabe an alle diese UND-, ODER- und NICHT-UND-Logikschaltungen
angelegt, deren Ausgaben erfordern, daß sie an einem besonderen Punkt des Zyklus des
Arbeitsspeichers 4 eingestellt werden. Das logische Schnittstellennetzwerk 10 erhält von der CPU I über
den Kanal 16 die Signale TEO2O, CMRCO, CMCSO und CMCTO. Die Signale CMRCO und TE020 werden
als Eingabe an ein UND-Element 47 angelegt, dessen Ausgabe MAINO negiert (MAINN) und als Eingabe an
ein UND-Element 49 zusammen mit dem Signal CMCSO angelegt ist Das Signal MAINN wird
zusammen mit der negierten Form von CMCSO, das ist CMCSN, als Eingabe an ein UND-Element 48 angelegt
Die Ausgaben SELEN und RELEN der UND-Elemente 49 bzw. 48, werden an einen der Eingänge der
NICHT-UND-Elemente 50 und 51 angelegt. Die andere Eingabe dieser NICHT-UND-Elemente wird durch das
Signal LETTN bzw. LETTO gebildet, so daß das Ergebnis ist, daß die NICHT-UND-Elemente 50 und 51
als ein Flip-Flop verbunden sind, dessen Setzeingabe von dem Signal SELEN gebildet ist und dessen
Rücksetzeingabe von dem Signal RELEN gebildet ist, während die Ausgaben von den Signalen LETTO bzw.
LETTN gebildet werden. Das Signal LETTO bildet zusammen mit den Signalen TOO2N und TOO3O die
Eingabe des NICHT-UND-Elements 53, dessen Ausgabe
MALEN an den Arbeitsspeicher 4 gesandt wird, um einen Lesezyklus des Speichers 4 zu befehlen.
Die Ausgabe LETTN des NICHT-UND-Elementes
Die Ausgabe LETTN des NICHT-UND-Elementes
51 wird als Eingabe an ein. NICHT-UND-E!ement 52
angelegt zusammen mit den Zeitfolgesignalen T002N und TOO5O. Die Ausgabe des NICHT-UND-Elementes
52 ist das Signal SCRl N, welches zum Arbeitsspeicher 4 gesandt wird, um einen Druckzyklus zu befehlen. Das
Signal MAlNO, welches die Ausgabe durch das UND-Element 47 ist, wird zum Speicheradressierregister
MAR-6 (Fig.2A) gesandt um darin die von der CPU 1 kommenden Signale auf dem Kanal NO-17
zusammen mit dem Signal CMCRO bereitzustellen. Die Signale TOO4O und TOO7O werden als Eingabe an ein
UND-Element 54 angelegt, welches das Signal ADRlN erzeugt. Dieses Signal wird negiert (ADRlO) und an die
logische Steuereinheit 13 gesandt und, falls diese vorher das Signal EPR 1 ausgesandt hat, wird es auf Empfang
von ADRlO zum Austausch von Datenblöcken unmittelbar mit dem Arbeitsspeicher 4 vorbereitet.
Nach Empfang des Signals ADRlO sendet die logische Steuereinheit 13 das Signal ACCEA mit der Bedeutung
einer Anforderung auf unmittelbaren Zugriff aus. Dieses Signal wird zusammen mit dem Signal TOO4N als
Eingabe an ein UND-Element 55 angelegt, während seine negierte Form ebenfalls gepaart mit dem Signal
TOO4N als Eingabe an ein UND-Element 56 angelegt wird. Die Ausgänge der UND-Elemente 55 und 56
bilden die SETZ- bzw. RÜCKSETZ-Eingänge des Flip-Flops 45. Die Ausgaben ACDlO und ACDlN des
Flip-Flops 45 versetzen die Datenübertragungssteuereinheit 8 (F i g. 2B) in einen derartigen Zustand, daß sie
zum Eingeben von Daten in das Schnittstellenregister MIR-T unter den auf dem NO-Kanal 17 oder auf dem
AI-Kanal 15 vorhandenen Daten eine Auswahl treffen kann. Das Signal ACDlN wird zusammen mit den
Signalen TEO2O und CMCTO als Eingabe an ein NICHT-UND-Element 57 angelegt. Die Ausgabe des
NICHT-UND-Elements 57 wird zusammen mit dem Signa! ADMAN an ein UND-Eiement 58 angelegt Die
Ausgabe MADlN des UND-EIements 58 wird vom Leiter 40 getragen, um die vorher durch das Signal
ACDlO ausgewählte Dateneingabe in das Schnittstellenregister MlR-T (F i g. 2B) vorzubereiten.
Das Signal ACDlO wird zusammen mit den Signalen
LETTO, TOO2N und TOO4O als Eingabe an ein
NICHT-UND-Element 59 angelegt, das als Eingabe das Signal ADLEN aussendet Ein NICHT-UND-Element
73 hat die vier Signale ACDlO, LETTN, TOO2N und TOO6N als Eingabe und erzeugt das Signal ADMAN als
Ausgabe. Die Signale ADLEN und ADMAN werden als Eingabe an ein ODER-Element 60 angelegt, dessen
Ausgabe das Signal ADELN ist Dieses Signal wird an die logische Steuereinheit 13 gesandt bzw. es hat die
Bedeutung des Schreibendes im Arbeitsspeicher 4 im Falle der Übertragung von der Platteneinheit 14 zum
Speicher 4 oder eines Zeichens, das im Falle der
Übertragung vom Speicher 4 zur Platteneinheit 14
gelesen wurde. Das Signal ACCEA aus der logischen Steuereinheit 13 wird zusammen mit dem Signal
TOO7O als Eingabe an ein UN D-Element 61 angelegt, dessen Ausgang mit dem SETZ-Eingang des Fl.p-Flops
46 in Verbindung steht. Ein UND-Element 62 hat die
Signale TOOlN T002N undT007N als Eingaben, und dessen Ausgabe wird an den RÜCKSETZ-Eingarg des
Flip-Flops 46 angelegt. Die Ausgabe TC08N des Flip-Flops 46 wird an die Leitung 31 (F i g. 2A) angelegt
und dazu verwendet, die Speicheradresse beim Austausch von Daten in unmittelbarem Zugriff zu erhohen.
Die Signale TC08N und T0070 werden als Eingabe an ein NICHT-ODER-Element 63 angelegt, dessen Ausgang
den SETZ-Eingang des Flip-Flops 44 bildet. Die Ausgabe ClCLO des Flip-Flops 44 bestimmt die Dauer
des Zyklus des Speichers 4, die im Falle des unmittelbaren Zugriffs aus der Platteneinheit 14
verlängert wird. Ein NICHT-ODER-Element 64 hat die
Signale TOO3O und TOO4N als Eingaben, während ein
NICHT-ODER-Element 65 die Signale T0050 und T006N als Eingaben hat. Die Signale LETTO und
TAO4O, von denen das letzte durch das NICHT-ODER-Element
64 die Ausgabe ist, werden an die Eingänge eines UND-Elements 56 ungelegt. Das UND-Element
67 hat das Signal LETTN und die Signalausgabe TAO6O durch das NICHT-ODER-Element 65 als Eingaben. Die
als Ausgabe von den UND-Elementen 66 und 67 kommenden Signale werden als Eingabe an das
ODER-Element 68 angelegt. Die Ausgabe des ODER-Elements
68 wird an den RÜCKSETZ-Eingang des Flip-Flops 44 angelegt.
Die Signale ACCEA, LETTO, TOO2N und TAO4O
werden als Eingabe an ein UND-Element 69 angelegt, dessen Ausgabe als Eingabe an ein UND-Element 71
zusammen mit dem allgemeinen aus der CPU I kommenden Rücksetzsignal RESEN angelegt wird. Die
Ausgabe REAFN des UND-Elements 71 wird an den direkten RÜCKSETZ-Eingang des Flip-Flops 43 angelegt.
Die Signale ACCEA, TOO4N und TOO5N werden als Eingabe an ein UND-Element 70 angelegt, dessen
Ausgabe REABO an den RÜCKSETZ-Eingang des Flip-Flops 43 angelegt wird. Die Ausgabe TEABO des
Flip-Flops 43 wird an die CPU 1 gesandt und zeigt an, daß der Speicher gerade einen Lese- oder Schreibzyklus
ausführt und daß daher der Arbeitsspeicher 4 belegt ist.
Die Signale T006O, LETTO und ACDlN werden als Eingabe an ein N1CHT-UND-E!ement 72 angelegt und
führen das Signal TESLA als Ausgabe zu. Dieses Signal wird an die CPU 1 gesandt, um anzuzeigen, daß eir^aus
dem Speicher 4 gelesenes Zeichen im Register muk-o
vorhanden ist. .
Der die Erfindung betreffende Teil des logischen Netzwerks der logischen Steuereinheit 13 wird nun
anhand von F i g. 4 beschrieben.
Zwei Datenkanäle 20 und 96, jeder mit einer Kapazität von acht Bits, sind die Eingaben in eine
Datenübertragungssteuereinheit 82. Der Kanal befindet sich innerhalb der logischen Steuereinheit
und trägt die aus einem Parallelisierer 103 kommenden Zeichen, der die aus der Platte 14 gelesenen Bits
parallelisiert Der Kanal 20 kommt aus der CPU I und trägt die aus dem Arbeitsspeicher 4 gelesenen Daten.
Das Signal ORMEN kommt aus der CPU 1 über den Kanal 26 und zeigt die Übertragungsrichtung an:
ORMEN = 1 löst den Kanal % aus, ORMEN=O löst den Kanal 20 aus. Der Ausgang der Datenübertragungssteuereinheit 82 ist als Eingang mit beiden Abschnitten
A und B, 83 und 84 eines Speicherpuffers für die sich im Übergang befindlichen Daten verbunden. Die Pufferabschnitte
83 und 84 sind zwei Speicher mit wahlfreiem Zugriff, von denen jeder eine Kapazität von 16 Zeichen
mit je acht Bits aufweist.
Das Auslösen wird durch die Signale REMAN bzw. REMBN bewirkt, die, wenn sie auf dem logischen
»1 «-Pegel stehen, anzeigen, daß das Lesen ausgelöst wird, während sie auf dem logischen »O«-Pegel das
Schreiben auslösen. Die Adresse der Zelle, auf der gearbeitet werden soll, wird für den A-Abschnitt 83 auf
dem Kanal 99 und für den ß-Abschnitt 84 auf dem Kanal 100 vorgelegt. Diese Adressen werden durch Binärzähler
80 bzw. 81 erzeugt, deren auslösende Eingänge von is dem Signa! RESNN gesteuert werden. Das ODER-Element
88 hat die Signale ECOT und ADELN als Eingaben und das Signal NECO als Ausgabe. Das
Vorhandensein des Signals NECO zeigt an, daß ein Austausch von Zeichen mit dem Speicher im Gange ist.
Tatsächlich ist ECOT= 1, wenn der Austausch über die CPU 1 stattfindet, und das wird entweder während des
Lesens aus dem Speicher 4 oder während des Schreibens des ersten Zeichens im Speicher 4 erreicht.
Wenn andererseits das Schreiben im Speicher 4 nicht die CPU I betrifft, wird ADELN = I insoweit erreicht,
als es das logische Schnittstellennetzwerk 10 ist, das das Schreiben der auf dem AI-Kanal 15 vorhandenen
Zeichen im Speicher 4 steuert. Die Signale NECO und LEBBO werden als Eingabe an das UND-Element 90
angelegt, dessen Ausgabe COCAN die vom Zähler 80 erzeugte Adresse erhöht. Das Signal LEBBO wird
innerhalb der logischen Steuereinheit 13 erzeugt und zeigt an daß das Lesen des ß-Abschnitts 84 des Puffers
im Gange ist. Auf ähnliche Weise werden die Signale LEBBN und NECO als Eingabe an das UND-Element
89 angelegt, dessen Ausgabe COCBN die vom Zähler 81 erzeugte Adresse erhöht, der die Zelle des ß-Abschnitts
84 des Puffers, in der das Zeichen geschrieben wird, adressiert. Die abwechselnd aus dem A-Abschnitt 83
oder dem ß-Abschnitt 84 gelesenen Daten werden als Eingabe an eine Datenübertragungssteuereinheit 85
angelegt, die als Auswähleingabe das Signal LEORO innerhalb der logischer, Steuereinheit 13 hat LE-GRO
= I wählt als Eingabe den Ausgabekanal 102 aus dem ß-Abschnitt 84 aus, während LEGRO = O den
Ausgabekanal 101 aus dem A-Abschnitt 83 auswählt. Der Ausgabekanal 104 aus der Datenübertragungssteuereinheit
85 wird als Eingabe mit einer Datenübertragungsentsteuereinheit 86 verbunden. Die Ausgabekanäle
aus der Datenübertragungsentsteuereinheit
• ■ ι... »i I^ ι «= j i/Tnnn! οι nnH rlpr Kanal 104.
sinu uer rti-rvauai u, uci naum -ι ——
der die Eingabe eines Serialisierers 87 bildet. Das Signal LEGEO bewirkt die Auswahl der zu aktivierenden
Ausgabe, d.h. LEGRO=O aktiviert den Kanal
55 zwecks Aufzeichnens auf der Platte 14, während LEGRO= 1 die Kanäle 15 und 21 zwecks Schreibens im
Speicher 4 aktiviert
Das Signal ADRlO wird durch das logische Schnittstellennetzwerk 10 an die logische Steuereinheit
60 13 gesandt, um einen durch 10 selbst gesteuerten Datenaustausch zu starten. Andererseits kommt das
Signal RICAO aus der CPU 1 und zeigt an, daß die Pegel
»!«-Unterbrechungsanforderung, die vorher von der logischen Steuereinheit 13 gesandt wurde, gewahrt
65 worden ist ADRlO und RICAO werden als Eingabe an
ein UND-Element 97 angelegt dessen Ausgabe SEACN an den unmittelbaren SETZ-Eingang eines Fhp-Flops
angelegt wird. Die Ausgabe ACCEA des Fhp-Flops
wird an das logische Schnittstellennetzwerk 10 gesandt und startet wirkungsvoll den Datenaustausch, der vom
Netzwerk 10 zwischen dem Speicher 4 und der Einheit gehandhabt wird.
Der Ausgang RPMAO des Zählers 80 und der Ausgang RPMBO des Zählers 81 werden aktiviert,
wenn die Adressen der betreffenden Puffer auf Null zurückkehren, nachdem alle vorhandenen Adressen
abgetastet worden sind: Dies entspricht der Puffer-VoIl-Bedingung.
Die Signale RPMAO und ADRlO werden als Eingabe in ein UND-Element 92 angelegt, während
RPMBO und ADRlO als Eingabe an ein UND-Element angelegt werden. Die Ausgaben der UN D-Elemente
und 92 werden als Eingabe an das NICHT-ODER-Element 93 angelegt, das das Signal RADlN erzeugt.
Das Signal RADIN wird zusammen mit dem Signal ECORN als Eingabe an ein UND-Element 94 angelegt,
das das Signal REACN erzeugt. REACN wird an den unmittelbaren RUCKSETZ-Eingang des Flip-Flops 95
angelegt. Das Signal ECORN kommt aus der CPU I und dient dazu, das Ende der Verbindung der logischen
Steuereinheit 13 mit dem logischen Schnittstellennetzwerk 10 anzuzeigen.
Die Arbeitsweise der Anordnung zwecks unmittelbaren Zugriffs zum Speicher 4 durch die Platteneinheit 14
oder umgekehrt wird nun kurz zusammengefaßt.
r ! 1. Die CPU 1 trifft im Verlauf des Programms auf eine
EINGABE-AUSGABE-Instruktion (STIO), die den Austausch eines Datenblocks oder von Datenblökken
zwischen dem Arbeitsspeicher 4 und der Platteneinheit 14 anfordert. Diese Instruktion weist
technische Informationen auf, die sich auf
— die Anfangsadresse (im Speicher 4) der Übertragung,
— die Zahl der zu übertragenden Blöcke, von denen jeder aus 256 Zeichen besteht, und
— die Anfangs-SEKTOR-Adresse (auf der Platte) der Übertragung beziehen.
Die Magnetplatte ist in eine integrale Zahl von SEKTOREN unterteilt, von denen jeder in eine
ganze Zahl von KETTEN, beispielsweise 16, unterteilt ist Jede Kette hat eine feste Länge, die 16
Zeichen entspricht. Jeder Block umfaßt 256 Zeichen, die in 16 Ketten unterteilt sind, und belegt
einen SEKTOR. Die kleinste Übertragungsmenge entspricht einem Platten-SEKTOR, nämlich 16
Ketten. Natürlich dient diese Anordnung lediglich zur Erläuterung und ist in keiner Weise beschränkend.
2. Die CPU 1 lädt die im Speicher 4 befindliche Anfangs-Übertragungsadresse und die Zahl der
benötigten SEKTOREN in Hilfsregister 12 (F i g. 1). Dann sendet sie an die logische Steuereinheit 13 die
Befehle zum Positionieren des Magnetkopfes an den betroffenen Anfangs-SEKTOR. Es sei z.B.
angenommen, daß eine Übertragung von der Platteneinheit 14 zum Speicher 4 stattfindet
3. Die logische Steuereinheit 13 lädt den Λ-Abschnitt
83 des Puffers mit den aus der Magnetplatte gelesenen Daten und sendet das erste Zeichen, das
zusammen mit dem Signal EPRl übertragen werden soll, mittels des Kanals 21 an die CPU I.
4. Die CPU 1 führt ein Mikroprogramm aus, das dieses Zeichen im Speicher 4 bei der in einem der
Hilfsregister 12 gespeicherten Adresse schreibt
Die CPU I bereitet im Speicher 4 diejenige Adresse vor. bei der das erste Zeichen der KETTE aufgezeichnet werden soll, die am Ende der Übertragung der gerade übertragenen KETTE ausgesandt wird. Wenn die letzte KETTE betroffen ist, schließt diese die Verbindung mit der logischen Steuereinheit 13 durch ein Aussenden des Signals ECORO ab. Diese Vorbereitung findet parallel mit den folgenden Phasen, wie aus F i g. 8 ersichtlich, statt.
Die CPU I bereitet im Speicher 4 diejenige Adresse vor. bei der das erste Zeichen der KETTE aufgezeichnet werden soll, die am Ende der Übertragung der gerade übertragenen KETTE ausgesandt wird. Wenn die letzte KETTE betroffen ist, schließt diese die Verbindung mit der logischen Steuereinheit 13 durch ein Aussenden des Signals ECORO ab. Diese Vorbereitung findet parallel mit den folgenden Phasen, wie aus F i g. 8 ersichtlich, statt.
5. Das logische Schnittstellennetzwerk 10 erzeugt das ίο Signal ADRIN, das das Abtastsignal für die Einheit
13 zum Hervorrufen einer Anforderung auf unmittelbarem Zugriff (ACCEA) zum Speicher 4
bildet.
6. ACCEA wird bereitgestellt und durch das Flip-Flop 45 synchronisiert, das das Signal ACD10 aussendet,
welches ein besonderes Funktionieren des Speichers 4 bestimmt. Dieses Funktionieren besteht
darin, daß aufeinanderfolgende Zyklen des Speichers 4 mit zunehmenden Adressen befehligt
werden. Der Speicher 4 bleibt mit Bezug auf die CPU 1 belegt, weil das Signal TEABO auf »1«
gehalten wird.
Im Falle von Schreibzyklen werden die zu schreibenden Daten unmittelbar durch die logische
Steuereinheit 13 mittels des AI-Kanals 15 gesandt und im Schnittstellenregister MlR-7 durch das
Signal ADMAN bereitgestellt.
Im Falle von Lesezyklen werden die aus dem Speicher 4 gelesenen Daten durch die logische Steuereinheit 13 mittels des üblichen Leitwegs der CPU 1 (NC-Kanal 18 und Kanal 20) entnommen und bei der Ankunft des Signals ADELN verwendet, das von dem logischen Schnittstellennetzwerk 10 erzeugt wird.
35
Im Falle von Lesezyklen werden die aus dem Speicher 4 gelesenen Daten durch die logische Steuereinheit 13 mittels des üblichen Leitwegs der CPU 1 (NC-Kanal 18 und Kanal 20) entnommen und bei der Ankunft des Signals ADELN verwendet, das von dem logischen Schnittstellennetzwerk 10 erzeugt wird.
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Die Arbeitsweise der Anordnung wird nunmehr im einzelnen beschrieben, mit der Ausnahme, daß angenommen
wird, daß die obigen Schritte 1 und 2 ausgeführt worden sind insoweit, als sie nicht die
Erfindung betreffen. Andererseits werden sämtliche folgenden Schritte im einzelnen beschrieben.
Während der Übertragung von Daten von der Platteneinheit 14 zum Speicher 4, nachdem die aus der
Platteneinheit 14 gelesenen Daten parallelisiert worden sind, werden diese über den Kanal 96 und die
Datenübertragungssteuereinheit 82 nacheinander zu den A- und ß-Abschnitten 83 und 84 des Puffers
getragen.
Die Adressierung wird wechselseitig durch die Zähler 80 und 81 geliefert, in denen die Adressen mittels des
Signals CARLO erhöht werden, das bei jedem Byte erzeugt wird, welches aus der Platteneinheit 14 vom
Parallelisierer 103 gelesen wurde.
Wenn andererseits die Übertragung der Daten vom Speicher 4 zur Platteneinheit 14 stattfindet, werden die
Adressen entweder durch das aus der CPU I kommende Signal ECOT oder durch das aus dem
logische Schnittstellennetzwerk 10 kommende Signal ADELN erzeugt Es sei bemerkt daß für jsde
Übertragungsrichtung die beiden Datenpufferabschnit-
te 83 und 84 abwechselnd lesend und schreibend arbeiten; d. h, während einer von ihnen die die Eingabe
darstellenden Zeichen aufzeichnet, werden aus dem anderen gleichzeitig die in ihm enthaltenen Zeichen
gelesen.
Die aus einem der beiden Pufferabschnitte 83 und 84 gelesenen Zeichen werden über einen der Kanäle 101
und 102 auf die Datenübertragungssteuereinheit 85 und
danach mittels des Kanals 104 auf die Datenübertragungsentsteuereinheit
86 übertragen. Die Signale REMAN, REMBN, LEGEO und LEGRO legen den ungefähren Weg der aus dem Abschnitt 83 oder 84
gelesenen Zeichen fest. Das Signal LEGEO legt außerdem fest, ob der AI-Kanal 15 und der Kanal 21
oder der Kanal 104, der den Serialisierer 87 verbindet, aktiviert werden müssen. In jedem Fall wird die
Übertragung des ersten Zeichens über die CPU I bewirkt.
Damit dies geschehen kann, sendet die logische Steuereinheit 13 das Signal EPR 1 aus, das die CPU 1 in
einen derartigen Zustand versetzt, daß sie das fortschreitende Mikroprogramm unterbricht und dazu
übergeht, das die unmittelbare Übertragung handhabende Mikroprogramm auszuführen, deren Flußdiagramm
in F i g. 5 wiedergegeben ist. Das Signal EPRI zeigt außerdem an, daß dieses Mikroprogramm mit höchster
Priorität ausgeführt wird und deshalb nicht unterbrochen werden kann. Block 106 setzt das Signal ECOFO
auf Null, was die Bedeutung des Endes der Verbindung durch die CPU 1 hat, wenn es sich auf Pegel 1 befindet,
und dieser Block stellt deshalb eine Initialisierung dar. Block 107 setzt das Signal EPRl auf Null und
unterbricht deshalb die Ausführung des Mikroprogramms von F i g. 5. Die CPU 1 ist bereit, die
Ausführung dieses Mikroprogramms in jedem Moment wieder aufzunehmen, weil die Hilfsregister 12, die sie
zur Ausführung desselben verwendet, ausschließlich diesem Mikroprogramm für die gesamte Dauer des
Austausches zugeteilt sind.
Bei der Ankunft eines weiteren Signals EPRl aus der logischen Steuereinheit 13 führt die CPU 1 die logische
Entscheidung 108 aus, die die Übertragungsrichtung prüft. Der Block 110 wird dann ausgeführt, wenn die
Übertragung gerade in Richtung vom Speicher 4 zur Platteneinheit 14 stattfindet, die das erste Zeichen der
KETTE auf die Platte aufzeichnet und das Zeitfolgesignal ECOTO aussendet. Wenn die Übertragung gerade
von der Platteneinheit 14 zum Speicher 4 stattfindet, wird der Block 109 ausgeführt, der im Aufzeichnen des
ersten Zeichens der KETTE im Speicher 4 besteht.
Dann wird der Block Ul ausgeführt, der die Anfangsadresse der Kette errechnet, die der im
Fortschritt befindlichen folgt Beim Beispiel der Erfindung wird diese Adresse durch Addieren von 16 zu
der von den Blöcken 109 oder 110 verwendeten Adresse erhalten.
Der Block 112 vermindert die Zahl der KETTEN, die noch innerhalb der Grenzen eines SEKTORS zu
übertragen sind. Dann wird die logische Entscheidung 113 ausgeführt, welche prüft, ob die verminderte Zahl im
vorhergehenden Block gleich Null ist oder nicht. Im zutreffenden Fall wird der Block 114 ausgeführt,
anderenfalls wird ein Sprung zum Block 107 ausgeführt, der, wie schon erwähnt, die CPU 1 in einen derartigen
Zustand versetzt, daß sie ein alternatives Mikroprogramm niedrigerer Priorität ausführt
Wenn deshalb ein Sektor (der bei der vorliegenden Anordnung von 16 KETTEN gebildet wird) vollständig
übertragen worden ist, wird das Signal ECOFO (Block 114) ausgesandt, das dieses Ereignis der logischen
Steuereinheit 13 anzeigt Die Maschine geht dann an die Ausführung des Blocks 115, der die Zahl der Sektoren
vermindert, welche noch übertragen werden müssen. Die folgende logische Entscheidung 116 prüft diese
Zahl, um zu überprüfen, ob alle Sektoren übertragen worden sind. Falls diese Zahl von Null verschieden ist.
wird ein Sprung zum Block 106 ausgeführt, und die beschriebenen Operationen werden wiederholt. Wenn
andererseits diese Zahl Null ist, wird der Block 117 ausgeführt, wobei dieser Block die Übertragung durch
Setzen der Signale ECOTO und ECORO abschließt.
Was nun die logische Entscheidung 108 anbelangt, so wird diese bei der Ankunft des aus der logischen
Steuereinheit 13 kommenden Signals EPRl ausgeführt. Während der Ausführung des folgenden Blocks 110
ίο oder 109 führt die CPU 1 die Übertragung eines Zeichens zwischen dem Speicher 4 und der Einheit 13
oder umgekehrt aus.
Die für diese Übertragungen charakteristischen Signale sind in Fig.6A und 7A dargestellt. Aus diesen
Figuren ist offensichtlich, daß während des Speicherzyklus (der von einer Vorderkante bis zur nächsten des
Signals CICLO dauert) das NICHT-UND-Element-54 (Fig.3) das Signal ADRIN aussendet, das die logische
Steuereinheit 13 dazu drängt, die Anforderung auf unmittelbaren Zugriff zum Speicher 4 mittels des
Signals ACCEA auszusenden. In der Tat wird aus F i g. 4 ersichtlich, wie das UND-Element 97 das Signal SEACN
aussendet, das ACCEA erzeugt. Es wird darauf hingewiesen, daß das Signal RlCAO anzeigt, daß die
CPU I das erste auszutauschende Zeichen empfangen hat. Das Signal ACCEA (Fig.6B und 7B) besteht
während derjenigen Zeichenaustauschphase fort, die durch das logische Schnittstellennetzwerk 10 gesteuert
wird.
Das Signal TEABO wird zusammen mit dem Signal CICLO erzeugt und zeigt der CPU 1 an, daß der
Speicher belegt ist: Weitere Zyklen des Speichers 4, die von der CPU I befehligt werden, werden deshalb nicht
angenommen, soiange wie TEABO fortbesteht. Natürlieh
wird TEABO am Ende der Übertragung jeder KETTE (F i g. 6B und 7B) zurückgesetzt.
Das Signal ACCEA setzt das Flip-Flop 45, das das Signal ACDlO aussendet. Das Signal ACDlO besteht
auch während aller darauffolgenden Zyklen des Speichers 4 fort und wird am Ende der Kette
zurückgesetzt. Die Funktion des ACD1O besteht darin,
die Daten auszuwählen, die die Eingabe des Registers MlR-7 (Fig. 2) darstellen, und tatsächlich lädt
ACDlN=O (d.h. ACDlO = I) das Register MlR-I im
ersten Schreibzyklus im Speicher 4 mit dem von der CPU 1 auf dem NO-Kanal 17 gesandten Zeichen,
während in den folgenden vom logischen Schnittstellennetzwerk 10 befehligten Zyklen das Signal ACDlN = 1
das Register MlR-I mit dem Zeichen lädt, das von der logischen Steuereinheit 13 auf dem AI-Kanal 15 gesandt
wurde. Das Signal ACDlN liefert zusammen mit der von den Signalen CMCTO und TEO2O bewirkten
Datenzeitfolge aus der CPU 1 über das NICHT-UND-Element 57 das Signal MADAN. Das UND-Element 58,
das die Signale MADAN und ADMAN als Eingabe hat (das letztere zeigt an, daß ein Schreibzyklus gerade im
Speicher 4 ausgeführt wird), erzeugt das Signal MADlN, das die Daten im Eingaberegister MlR-I
bereitstellt Das Erhöhen des Registers MAR-6 wird bei jedem Zyklus des Speichers 4 durch das Signal MAINO
bewirkt, das durch das UND-Element 47 erzeugt wird. Das Signal SCRIN (Fig.7a) stellt den Beginn des
Schreibzyklus des Speichers 4 zeitlich ein und wird durch das NICHT-UND-Element 52 erzeugt, während
das Lesen durch das Signal MALEN (F i g. 6A), das vom NICHT-UND-Element 53 erzeugt wird, zeitlich eingestellt
wird. Die Signale ADMAN und ADLEN werden durch die NICHT-UND-Elemente 73 bzw. 59 am Ende
des Schreibzyklus im Falle von ADMAN und am Ende des Lesezyklus im Falle von ADLEN erzeugt Das aus
der ODER-Funktion von ADMAN und ADLEN erhaltene Signal ADELN wird an das ODER-Element
88 der logischen Steuereinheit 13 gesandt und hefert das Signal NECO. Das Signal NECO wird dazu verwendet,
die Adressierungszähler 80 und 81 der Pufferabschnitte 83 und 84 zu erhöhen. Abschließend wird bei jedem
Speicherzyklus der Speicher durch das Signal ENBLN freigegeben.
Eine zusammenfassende Beschreibung der Arbeitsweise mit besonderem Bezug auf die Zeiten, die die das
System ausmachenden Einheiten auf den Austausch der KETTEN der Zeichen zwischen der CPU 1 und der
Platteneinheit 14 oder umgekehrt verwenden, wird nun unter Bezugnahme auf F i g. 8 gegeben.
Die von der logischen Steuereinheit 13 auf das Laden einer KETTE von 16 Zeichen in den Pufferabschnitt 83
oder in den Pufferabschnitt 84 verwendete Zeit beträgt ungefähr 50 Mikrosekunden und wird durch (3) in F i g. 8
angezeigt. Folglich wird alle 50 Mikrosekunden ein den Block 108 von Fig.5 aktivierendes Signal EPRl
ausgesandt.
Die von der CPU 1 auf das Ausführen der Mikroinstruktionen zwischen dem Block 108 und dem
Block 113 und auf das Zurückspringen zum Block 107 verwendete Zeit beträgt ungefähr 15 Mikrosekunden
und wird durch (4) in F i g. 8 angezeigt. Daher ist diese Zeit die von der CPU 1 verwendete Zeit zum
Handhaben des Austausches einer KETTE von 16 Zeichen.
Gleichzeitig mit dem Signal EPRl sendet die logische Steuereinheit 13 weiterhin das Signal ACCEA aus, das,
wie schon ersichtlich wurde, das logische Schnittstellennetzwerk 10 in einen derartigen Zustand versetzt, daß es
den Austausch einer KETTE von 16 Zeichen zwischen dem Speicher 4 und der Einheit 13 oder umgekehrt
unmittelbar handhaben kann.
Die auf das:
1) Aufzeichnen der 15 aus der logischen Steuereinheit
13 kommenden Zeichen bei aufeinanderfolgenden Adressen (es wird darauf hingewiesen, daß das
erste Zeichen der KETTE immer von der CPU I im Speicher 4 mittels des Blocks 109 von Fig.5
geschrieben wird) oder
2) Lesen der 15 eine KETTE vervollständigenden Zeichen aus dem Speicher 4 vom Netzwerk 10
verwendete Zeit beträgt ungefähr 20 Mikrosel.unden und wird in F i g. 8 durch (2) angezeigt.
Somit werden zwei Arbeitsgänge gleichzeitig ausgeführt:
1) Die CPU 1 führt das Schreiben oder Lesen des ersten Zeichens der KETTE in den oder aus dem
Speicher 4 aus und bereitet die nächste Übertragung vor (Blöcke 108 bis 113);
2) das logische Schnittstellennetzwerk 10 tauscht die
verbleibenden Zeichen der KETTE aus und belegt den Speicher 4 für 20 Mikrosekunden.
Es wurde gesagt, daß das Intervall zwischen zwei aufeinanderfolgenden Signalen EPRl (in den Pufferabschnitt
83 oder 84 geladene KETTE) 50 Mikrosekunden beträgt Daraus folgt daß ungefähr '/3 der Zeit (15/so)
der CPU 1 für den Austausch einer KETTE in Ansprach genommen wird, während die verbleibenden 2/i durch
die CPU 1 für das Benutzerprogramm in Anspruch genommen werden, das der Rechner parallel ausführt
Diese Zeit wird in F i g. 8 durch (5) angezeigt.
Was die Speicherbelegung anbelangt, so nimmt diese 20 Mikrosekunden, d. h. 2/s ihrer Zeit für den Austausch
einer KETTE in Anspruch (diese Zeit wird durch (2) in F i g. 8 angezeigt), während sie für die verbleibenden Vs
zur Verfügung der CPU 1 steht (diese Zeit wird in F i g. 8 durch (1) angezeigt).
Es ist nun klar, wie mittels der dargestellten Anordnung der Austausch von Zeichenblöcken zwisehen
dem Arbeitsspeicher eines Rechners und einer externen peripheren Einheit mit der vom Arbeitsspeicher
4 zugelassenen Höchstgeschwindigkeit ermöglicht wird. Außerdem geht aus dem Gesagten hervor, daß
durch Verwendung eines einzigen besonderen Kanals (des AI-Kanals 15) und einer kleinen hinzugefügten
Einrichtung (des logischen Schnittstellennetzwerks 10) es möglich ist, den Austausch von Zeichenblöcken mit
einem Zeitaufwand von nur '/3 der Zeit der Zentraleinheit 1 mit der von der Platteneinheit 14 zugelassenen
Höchstgeschwindigkeit zu bewirken.
Aus dem Gesagten geht weiterhin klar hervor, daß bei NichtVorhandensein der die Erfindung verkörpernden
Anordnung der Austausch der einzelnen KETTEN von der CPU 1 für jedes Zeichen einzeln mittels der
aufeinanderfolgenden Ausführung von 16-Zeichen-Austausch-Mikroinstruktionen
gehandhabt werden muß, die durch die Blöcke 109 und 110 von F i g. 5 dargestellt
werden. Folglich wendet die CPU 1 100% ihrer Zeit für
die Ausführung des Austauschens auf und muß alle anderen Operationen stoppen.
Andererseits versetzt die die Erfindung verkörpernde Anordnung die CPU 1 in die Lage, 2h der Dauer des
Austauschens von Zeichen dem Ausführen anderer Operationen zu widmen. Diese Operationen brauchen
nicht nur von der Art der innerhalb der CPU I (Errechnung) ausgeführten zu sein, sondern können
auch den Austausch mit dem Arbeitsspeicher A umfassen, weil, wie ersichtlich wurde, für Vs der
KETTEN-Übertragungszeit der Arbeitsspeicher 4 der CPU I zur Verfügung steht.
Hierzu 7 Blatt Zeichnungen
Claims (5)
1. Elektronischer Rechner mit einem Arbeitsspeicher, der Instruktionen und Daten enthalten kann,
einer Zentraleinheit, die die im Arbeitsspeicher aufgezeichneten Instruktionen ausführen kann, wenigstens
einer peripheren Einheit, die Informationen auf einen Aufzeichnungsträger schreiben und lesen
kann, und einer Steuereinheit, die Sätze von Informationszeichen von vorbestimrnter Länge
zwischen dem Arbeitsspeicher und der peripheren Einheit austauschen kann, gekennzeichnet
durch eine Schalteinrichtung (8), die den Austausch des ersten Zeichens jedes Satzes über die
Zentraleinheit (1) und der verbleibenden Zeichen des Satz-ss unmittelbar zwischen der peripheren
Einheit (14) und dem Arbeitsspeicher (4) befehligen kann.
2. Rechner nach Anspruch I, der weiterhin einen ersten Kanal, der die periphere Einheit mit dem
Arbeitsspeicher über die Zentraleinheit verbinden kann, und einen zweiten Kanal aufweist, der die
periphere Einheit unmittelbar mit dem Arbeitsspeicher verbinden kann, dadurch gekennzeichnet, daß
die Schalteinrichtung einen Stromkreis (8), der den ersten Kanal (17) üblicherweise mit dem Arbeitsspeicher
(4) verbinden und betätigt werden kann, um den zweiten Kanal (15) mit dem Arbeitsspeicher zu
verbinden, eine Steuerschaltung (13), die ein Befehlssignal (ACCEA) erzeugen kann, wenn ein
Satz von Zeichen zum Austausch bereit ist, und eine Verzögerungsschaltung (45) aufweist, die vom
Befehlssignal zwecks Betätigens des Schah-Stromkreises (8) gesteuert wird, nachdem das erste
Zeichen des Satzes ausgetauscht wurde, wodurch die verbleibenden Zeichen des Satzes mittels des
zweiten Kanals übertragen werden.
3. Elektronischer Rechner nach Anspruch 2, bei dem die Steuerschaltung einen Pufferspeicher
aufweist, der wahlweise mit der peripheren Einheit oder mit der Zentraleinheit verbunden werden und
wenigstens zwei der Sätze enthalten kann, gekennzeichnet durch Steuereinrichtungen (Fig.4), die
gleichzeitig das Aufzeichnen eines Satzes von Zeichen aus der peripheren Einheit (13) und das
Lesen des vorher im Pufferspeicher (83, 8) aufgezeichneten Satzes befehligen können.
4. Elektronischer Rechner nach Anspruch 3, gekennzeichnet durch ein Signal (ADELN) zum
Aktivieren des Pufferspeichers, das von der Steuereinheit zum Aktivieren des Austausches von einem
der Sätze von Zeichen zwischen dem Arbeitsspeicher und dem Pufferspeicher ausgesandt wird.
5. Elektronischer Rechner nach Anspruch 2,3 oder 4, der weiterhin ein Register zum Adressieren des
Arbeitsspeichers aufweist, gekennzeichnet durch eine Einrichtung (4β), die auf das Befehlssignal
(ACCEA) zwecks Erhöhens des Inhalts des Adressierregisters während des Austausches der Zeichen
über den zweiten Kanal (15) anspricht.
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