DE3787414T2 - Selbstgetaktetes, programmierbares logisches Feld mit Vorladungsschaltung. - Google Patents

Description

HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung
• Die Erfindung bezieht sich im allgemeinen auf das Gebiet programmierbarer Logik-Arrays und insbesondere auf selbstgetaktete programmierbare Logik-Arrays mit einer Vorladungsschaltung, um Zwischen- (engl. "minterm") und Ausgangsleitungen vor dem Dekodieren der Eingangssignale und Kodieren der Ausgangssignale vorzuladen.
2. Beschreibung des Standes der Technik
• Da integrierte Digitalschaltungen unter Einsatz von Schaltungstechniken mit einer Integration hohen und sehr hohen Grades ("LSI" und "VLSI") hergestellt worden sind, sind programmierbare Logik-Arrays beliebte Einrichtungen geworden, um Steuerlogikschaltungen, wie z. B. Statusprogrammfolgegeber und Statusdekodierer, ebenso wie eine Vielzahl von Schaltungen zu realisieren, die vorher unter Einsatz einer Schaltlogik ausgeführt waren. Ein programmierbares Logik-Array empfängt eine Vielzahl von Eingangssignalen und erzeugt als Antwort auf das Muster von aktivierten und nichtaktivierten Eingangssignalen eine Vielzahl von Ausgangssignalen mit einem ausgewählten Muster an aktivierten und inaktivierten Signalen. Die Kodierung der Eingangssignale, d. h. der einzelnen aktivierten und nichtaktivierten Eingangssignale, bestimmt die Kodierung der Ausgangssignale.
• Ein programmierbares Logik-Array ist in zwei Abschnitte oder "Ebenen" geteilt, von denen einer als ein Dekodierer und der andere als Kodierer arbeitet. Die zwei Abschnitte sind durch eine Vielzahl von Leitungen, die "Zwischenleitungen" (engl. "minterm conductor") genannt werden, miteinander verbunden. Der Dekodiererabschnitt empfängt die Eingangssignale und gibt, basierend auf deren Kodierung, eine oder mehrere der Zwischenleitungen frei. Die freigegebenen Zwischenleitungen veranlassen wiederum den Kodierer, die Ausgangssignale in einem ausgewählten Muster zu aktivieren oder nicht zu aktivieren.
• Die die Dekodiererebene enthaltenden Schaltungen arbeiten, um eine UND-Funktion zum Freigeben jeder der Zwischenleitungen auszuführen. Jede UND-Schaltung empfängt das richtige oder komplementäre Eingangssignal der ausgewählten Eingangssignale. Als Antwort auf eine vorgegebene Kodierung werden nur bestimmte Zwischenleitungen ausgewählt, d. h. sie weisen einen anderen Zustand (hoher oder niedriger Spannungspegel) als der Rest auf.
• Die die Kodiererebene enthaltenden Schaltungen arbeiten tatsächlich, um eine ODER-Funktion auszuführen, wobei jede Ausgangsleitung durch eine die ODER-Funktion aus führende Schaltung angesteuert wird. Die Eingangssignale an jede ODER-Schaltung sind die Signale auf den Zwischenleitungen vom Dekodiererabschnitt. Wenn eine Zwischenleitung ausgewählt ist, stellen die mit dieser Zwischenleitung verbundenen ODER-Schaltungen die Zustände der Ausgangsleitungen her.
• Ein Hauptvorteil bei der Verwendung eines programmierbaren Logik-Array ist, daß das Array auf dem integrierten Schaltungschip typischerweise eine sehr regelmäßige physikalische Gestaltung aufweisen kann. Alle die richtigen und/oder komplementären Eingangssignale enthaltenden Eingangsleitungen zu den die UND- Funktion ausführenden Schaltungen und Ausgangsbitleitungen von den ODER-Schaltungen sind bei einer physikalischen Realisierung eines typischen programmierbaren VLSI-Logik-Arrays zum größten Teil parallel angeordnet. Zusätzlich sind die Zwischenleitungen zum größten Teil orthogonal zu den Eingangs- und Ausgangsleitungen angeordnet. Jede UND-Schaltung ist unter Verwendung einer Vielzahl von Transistoren realisiert, wobei ein Transistor, der die Zwischenleitung steuert, für jedes Eingangssignal oder dessen Komplement eingesetzt wird. Jeder Transistor wird zwischen die zugeordnete Zwischenleitung und Masse angeschlossen und durch ein Signal auf einer Eingangs- (oder Komplement-)-Leitung gesteuert.
• Um den Betrieb des programmierbaren Logik-Arrays zu beschleunigen, werden die Zwischenleitungen und die Ausgangsbitleitungen gemeinsam vorgeladen, d. h., sie werden in einen ausgewählten elektrischen Zustand gebracht, typischerweise in einen Zustand hoher Spannung vor der Freigabe des Betriebes der UND- und ODER-Schaltungen, was eine schnellere Erzeugung der Signale ermöglicht. In der Vergangenheit sind, um die Eingangssignale daran zu hindern den Vorladungsbetrieb zu beeinflussen, Gatter auf den Eingangsleitungen und Zwischenleitungen zwischen den Dekodierer- und Kodiererabschnitten plaziert worden, um eine Übertragung der Eingangssignale auf die Eingangsleitungen und eine Übertragung der Signale über die Zwischenleitungen vom Dekodiererabschnitt zum Kodiererabschnitt zu unterbinden. Allerdings stört das Hinzufügen der Gatter wirksam das regelmäßige Layout der Leitungen im programmierbaren Logik-Array. Außerdem fügen die zusätzlichen Gatter den Signalpfaden Verzögerungen hinzu, die den Betrieb des programmierbaren Logik- Arrays verlangsamen.
• Einige bekannte Dokumente werden unten diskutiert.
• Die EP-A-0 174 397 beschreibt eine Mehrfachpegel-Logikschaltung, die eine erste Vielzahl von in einer Kaskadenanordnung verbundenen Logikschaltungen enthält. Eine zweite Vielzahl von ebenfalls in Kaskadenanordnung verbundenen Dummy-Logikschaltungen wird zum Auswerten der ersten Vielzahl von Logikschaltungen verwendet. Eine Taktquelle liefert an die erste Vielzahl von Logikschaltungen und an die zweite Vielzahl von Dummy-Logikschaltungen ein Vorladungssignal und zum Verknüpfen des Taktsignales mit einem Ausgangssignal vom Dummy-Logiksignal wird eine Auswerteschaltung eingesetzt, um eine Auswertesignal zum Auswerten der Logikzustände der ersten Vielzahl von Logikschaltungen zu erhalten.
• Die GB-A-2 138 189 beschreibt ein programmierbares Logik-Array mit einer zusätzlichen "Pull-up"-Schaltung, um die Vorladungsgeschwindigkeit zu erhöhen. In einem solchen programmierbaren Logik-Array mit einer Koppelpunkt-UND-Ebene und einer Koppelpunkt-ODER-Ebene, weist jede dieser Ebenen sich an Koppelpunkten schneidende Eingangsleitungen und Ausgangsleitungen auf, über denen jeweils ein Transistortreiber angeschlossen ist oder nicht, abhängig von den Einzelheiten der gewünschten Logikübertragungsfunktion der Ebene. Jede Ausgangsleitung ist an einen separaten getakteten "Pull-up"- (oder Vorladungs-)-Transistor zum Vorladen dieser Leitung angeschlossen und der Sourceanschluß jedes Treibers ist an einen getakteten "Pull-down"- Transistor zur Logikauswertung oder -berechnung angeschlossen. Um die zum Vorladen benötigte Zeit zu reduzieren ist der Sourceanschluß jedes Treibers an einen anderen "Pull-up"-Transistor angeschlossen.
• Die EP-A-0 178 437 beschreibt ein dynamisches programmierbares CMOS-Logik-Array, bei dem eine zu den zur UND-Ebene gehörenden Teilschaltungen parallele Taktverzögerungsschaltung ein Taktsignal für die zur ODER-Ebene gehörenden Teilschaltungen erzeugt. Die Taktverzögerungsschaltung richtet sich nach den zur UND- Ebene gehörenden Teilschaltungen und wird durch Taktsignale für diese Ebene angesteuert.
• Die US-A-3 959 782 beschreibt eine normalerweise über eine MOS- Einrichtung mit einer Spannungsquelle verbundene MOS-Einrichtung, die so geschaltet ist, daß, wenn sie eingeschaltet wird, ein Ladestrom an die MOS-Schaltung angelegt werden kann und ein Reststrom daran angelegt werden kann, wenn sie ausgeschaltet wird. Es wurde herausgefunden, daß die Sperrverzugszeit einer solchen Anordnung nach dem Ausschalten erheblich länger als die Einschaltzeit ist.
• Ein Artikel mit dem Titel "A High Density Programmable Logic Array Chip", Roy A. Wood (IEEE transactions on computer, Band C-28, 1979, Nummer 9) beschreibt ein Chipdesign eines programmierbaren Logik-Arrays (PLA), das spezielle Array-Falttechniken einsetzt, und eine On-chip-Busstruktur ist entwickelt worden. Sie überwindet die geringe Dichte bei herkömmlichen großen PLA- Konfigurationen. Das Design ist ein Mutterscheiben-FET-Chip, das während der Bearbeitung für eine besondere Anwendung individualisiert wird. Softwarealgorithmen werden eingesetzt, um herkömmliche PLA-Formate in die neue Struktur abzubilden.
• Die eingesetzten Techniken liefern eine verbesserte Logikfunktion und Arbeitsweise für eine FET-Arraytechnologie.
ZUSAMMENFASSUNG DER ERFINDUNG
• Die Erfindung sieht ein neues und verbessertes programmierbares Logik-Array vor mit einer verbesserten Schaltung zum anfänglichen Vorladen der Zwischenleitungen und Ausgangsbitleitungen und mit einer internen Taktschaltung, um anzuzeigen, wann die Ausgangssignale gültig sind und verwendet werden können. Die Taktschaltung erleichtert auch die Zeitsteuerung innerhalb des Logik-Arrays, so daß der Kodiererabschnitt betriebsfähig ist, nachdem das Signal auf der geeigneten Zwischenleitung aktiviert und am Kodiererabschnitt gültig wird.
• Kurz zusammenfassend enthält das neue programmierbare Logik- Array einen Eingangsdekodiererabschnitt und einen Ausgangskodiererabschnitt, die über eine Vielzahl von Zwischenleitungen miteinander verbunden sind, sowie eine interne Taktschaltung. Jede Zwischenleitungen wird von einer UND-Schaltung gesteuert, die eine Vielzahl von Transistoren aufweist, von denen wiederum jeder durch ein Eingangssignal oder dessen Komplement gesteuert wird. Jede Zwischenleitung steuert auch eine Vielzahl von ODER- Schaltungen im Kodiererabschnitt, wobei jede ODER-Schaltung auch eine Vielzahl von Transistoren aufweist, von denen jeder wiederum eine Ausgangsbitleitung steuert. Jede ODER-Schaltung weist eine Vielzahl von Transistoren auf, von denen jeder eine Ausgangsbitleitung steuert. Das programmierbare Logik-Array enthält auch eine Schaltung, um die Zwischenleitungen und die Ausgangsbitleitungen vorzuladen. Während des Vorladungsbetriebes halten die Transistorschalter die die UND- und ODER-Schaltungen enthaltenden Transistoren in den Dekodierer- und Kodiererabschnitten in einem abgeschalteten Zustand, um ein schnelles Erreichen der Vorladung zu erlauben.
• Die interne Taktschaltung enthält zwei Abschnitte, einen zum Zeitsteuern des Dekodiererabschnittes und den anderen zum Zeitsteuern des Kodiererabschnittes. Die zwei Abschnitte sind über eine Taktleitung verbunden. Ein Freigabesignal wird empfangen, das den den Dekodiererabschnitt steuernden Transistorschalter einschaltet, dessen Schalter auch den Dekodierertaktabschnitt steuert. Eine vorbestimmte Zeit später erzeugt der Dekodierertaktabschnitt ein Freigabesignal, das den den Kodiererabschnitt steuernden Transistor einschaltet, dessen Schalter den Kodierertaktabschnitt steuert. Der Kodierertaktabschnitt erzeugt eine vorbestimmte Zeit später ein Ausgangsfreigabesignal, um die nachfolgende Schaltung zur Verwendung der Ausgangssignale vom programmierbaren Logik-Array freizugeben.
• Die Verzögerung zwischen dem Empfang des Freigabesignales und der Erzeugung des übertragenen Freigabesignales durch jeden Taktabschnitt steht zu der Zeit in Beziehung, die für den entsprechenden Dekodierer- und Kodiererabschnitt erforderlich ist, um die Signale auf den Zwischen- und Ausgangsleitungen zu erzeugen und diese zum nachfolgenden Abschnitt oder der nachfolgenden Schaltung zu übertragen. Die Verzögerung in jedem Taktabschnitt wird von einer Widerstands-Kapazitäts-Schaltung geregelt, bei der die Kapazität durch eine Vielzahl von parallel geschalteten Transistoren geliefert wird, wobei die Anzahl der Transistoren der maximalen Anzahl von Transistoren entspricht, die in der zugeordneten Dekodierer- oder Kodiererschaltung an eine Zwischenleitung oder Ausgangsbitleitung angeschlossen sind.
• Die Erfindung ist auf ein programmierbares Logik-Array gerichtet mit einem Eingangsdekodiererabschnitt und einem Ausgangskodiererabschnitt, die über eine Vielzahl von Zwischenleitungen (engl.: minterm conductors) miteinander verbunden sind, wobei der Eingangsdekodiererabschnitt als Antwort auf die Kodierung einer Vielzahl von Eingangssignalen eine Zwischenleitung auswählt und der Ausgangskodiererabschnitt eine Vielzahl von eine von der ausgewählten Zwischenleitung festgelegte Kodierung aufweisenden Ausgangssignalen jeweils auf einer jeweiligen Ausgangsleitung sendet, und
• A. der Eingangsdekodiererabschnitt eine Vielzahl von Dekodiererstufen enthält, die jeweils mit einem Knoten verbunden sind, an den eine der Zwischenleitungen angeschlossen ist, wobei mindestens einige der Dekodiererstufen mindestens einen Steuertransistor enthalten, der mit dem jeweiligen Knoten verbunden ist, um die Auswahl der Zwischenleitungen unter Steuerung eines Eingangssignales zu steuern, und eine Dekodiererschalteinrichtung, die angeschlossen ist, um als Antwort auf ein Dekodiererfreigabesignal einen Strom von dem Dekodiererschaltknoten zu führen, wobei die Steuertransistoren in sämtlichen Dekodiererstufen an den Dekodiererschaltknoten angeschlossen sind, so daß als Antwort auf das Dekodiererfreigabesignal Strom über die Steuertransistoren und die Dekodiererschalteinrichtungen fließt;
• B. der Ausgangskodiererabschnitt eine Vielzahl von Kodiererstufen enthält, die jeweils an einen Knoten angeschlossen sind, der mit einer der Ausgangsleitungen verbunden ist, wobei mindestens einige der Stufen mindestens einen Steuertransistor enthalten, der an den jeweiligen Knoten angeschlossen ist, um als Antwort auf die Auswahl der Zwischenleitung die Übertragung eines Ausgangssignales auf der Ausgangsleitung zu steuern, und eine Kodiererschalteinrichtung, die angeschlossen ist, um als Antwort auf ein Kodiererfreigabesignal Strom von einem Kodiererschaltknoten zu führen, wobei die Steuertransistoren in den Kodiererstufen an den Kodiererschaltknoten angeschlossen sind, so daß als Antwort auf das Kodiererfreigabesignal Strom über die Steuertransistoren und die Kodiererschalteinrichtung fließt; und
• C. eine auf ein Vorladungssignal ansprechende Vorladungseinrichtung, um die jeweiligen Knoten vorzuladen;
• D. und das programmierbare Logik-Array gekennzeichnet ist durch
• i) eine selbstgetaktete Schaltung, die einen Vorladungsleiter mit einem Taktknoten, einem widerstandsbildenden Transistor und einer Takteinrichtung,
• ii) bei der der widerstandsbildende Transistor die Dekodiererschalteinrichtung an die Vorladungsleitung anschließt, und die Vorladungsleitung den widerstandsbildenden Transistor an die Kodiererschalteinrichtung anschließt, um das Kodiererfreigabesignal an die Kodiererschalteinrichtung zu liefern, und die Vorladungsleitung an die Vorladungseinrichtung angeschlossen ist, um den Taktknoten an eine ausgewählte Spannung anzuschließen, wenn die jeweiligen Knoten vorgeladen sind,
• iii) der widerstandsbildende Transistor vorgespannt ist, um einen wirksamen Widerstand aufzuweisen, der etwas größer ist als der wirksame Widerstand irgendeiner der Steuertransistoren, und
• iv) bei der die Takteinrichtung an die Vorladungsleitung und den Dekodiererschaltknoten gekoppelt ist und durch die Dekodiererschalteinrichtung gesteuert wird, um die Spannung auf dem vorgeladenem Taktknoten mit einer vorgegebenen Geschwindigkeit zu reduzieren, bestimmt durch die Zeit nach der die Dekodiererschalteinrichtung das Dekodiererfreigabesignal empfängt, bei der das Kodiererfreigabesignal an den Ausgangskodiererabschnitt geliefert wird, wobei die Dekodiererschalteinrichtung die selbstgetaktete Schaltung und den Dekodiererabschnitt steuert.
KURZE BESCHREIBUNG DER ZEICHNUNG
• Diese Erfindung wird ausführlich in den angefügten Ansprüchen aufgezeigt. Die obigen und weiteren Vorteile dieser Erfindung können unter Bezugnahme auf die folgende Beschreibung zusammen mit der beigefügten Zeichnung, die ein Schaltbild eines erfindungsgemäß aufgebauten programmierbaren Logik-Arrays darstellt, besser verstanden werden.
DETAILLIERTE BESCHREIBUNG EINER ERLÄUTERNDEN AUSFÜHRUNGSFORM
• Mit Bezugnahme auf die Zeichnung enthält ein programmierbares Logik-Array 10, das erfindungsgemäß aufgebaut ist, einen Dekodiererabschnitt 12, der über eine Vielzahl von Zwischenleitungen 16A bis 16K mit einem Kodiererabschnitt 14 verbunden ist.
• Der Dekodiererabschnitt arbeitet als Antwort auf Dekodierereingangssignale DEC INP 0 bis DEC INP N, die auf Eingangsleitungen 19A bis 19N empfangen werden. Jedes Dekodierereingangssignal DEC INP 0 bis DEC INP N stellt das richtige oder komplementäre Eingangssignal eines der Eingangssignale INP O bis X (nicht gezeigt) dar, die an das programmierbare Logik-Array durch eine vorausgehende Schaltung (ebenfalls nicht gezeigt) gekoppelt sind, um als Antwort darauf das Erzeugen der Ausgangssignale OUT 0 bis OUT M freizugeben.
• Der Dekodiererabschnitt 12 wählt als Antwort auf eine bestimmte Kodierung der Dekodierereingangssignale DEC INP 0 bis DEC INP N die geeigneten Zwischenleitungen 16A bis 16K aus. D.h., es werden eine oder mehrere der Zwischenleitungen 16A bis 16K als Antwort auf das Muster von Aktivierungen der Dekodierereingangssignale DEC INP 0 bis DEC INP N ausgewählt, das ein entsprechendes Muster von Aktivierungen und Nichtaktivierungen der zugeordneten Eingangssignale INP 0 bis X von der vorausgehenden Schaltung darstellt. Wie bei programmierbaren Logik-Arrays oft der Fall, kann eine Zwischenleitung ohne Rücksicht auf den Zustand eines oder mehrerer der Eingangssignale ausgewählt werden; diese Signale werden als "don't care"-Signale bezeichnet. Die Auswahl einer Zwischenleitung gibt den Kodiererabschnitt frei, um auf Ausgangsbitleitungen 20A bis 20M eine Vielzahl von Ausgangssignalen OUT 0 bis OUT M zu erzeugen, wobei die Ausgangssignale eine ausgewählte Kodierung von aktiven und nichtaktiven Signalen aufweist. Die Ausgangssignale OUT 0 bis OUT M können zur Steuerung der nachfolgenden Schaltung (nicht gezeigt) verwendet werden.
• Das programmierbare Logik-Array 10 enthält auch eine selbstgetaktete Schaltung 18, die mehrere Funktionen ausführt. Zuerst sperrt die selbstgetaktete Schaltung 18 sowohl den Dekodiererabschnitt 12 als auch den Kodiererabschnitt 14 während einer Vorladungsphase, die durch ein Signal PRECHARGE auf einer Leitung 22 initialisiert wird. Während der Vorladungsphase werden die Zwischenleitungen 16A bis 16K und die Ausgangsleitungen 20A bis 20M für die folgenden Phasen auf einen hohen Spannungspegel geladen. Auf die Vorladungsphase folgend gibt die selbstgetaktete Schaltung als Antwort auf ein Dekodiererfreigabesignal DEC ENB den Dekodiererabschnitt 12 frei, um als Antwort auf die Dekodierereingangssignale DEC INP 0 bis N geeignete Zwischenleitungen 16A bis 16K auszuwählen. Während dieser Zeit hält die selbstgetaktete Schaltung 18 den Kodiererabschnitt 14 in einem gesperrten Zustand.
• Nachdem die Zwischenleitungen ausgewählt wurden und die geeigneten Signale an den Kodiererabschnitt 14 übertragen wurden und sich beruhigen konnten, erzeugt die selbstgetaktete Schaltung 18 auf einer Leitung 23A ein Kodiererfreigabesignale ENC ENB, das den Kodiererabschnitt 14 freigibt, um, wie durch die ausgewählte Zwischenleitung bestimmt ist, ausgewählten Ausgangsbitleitungen 20A bis 20M zur Erzeugung eines Musters von Ausgangssignalen OUT 0 bis OUT M Energie zuzuführen. Letztlich erzeugt die selbstgetaktete Schaltung 18 auf einer Leitung 23B ein Ausgangsfreigabesignal OUT ENB, das zur (nicht gezeigten) Schaltung übertragen wird, welche die Ausgangssignale OUT 0 bis OUT M verwenden soll, um anzuzeigen, daß diese Ausgangssignale dann gültig sind und verwendet werden können.
• Jede der Zwischenleitungen 16A bis 16K und jede der Ausgangsbitleitungen 20A bis 20M wird durch eine zugeordnete Vorladungspufferschaltung, 22A bis 22K für die Zwischenleitungen und 24A bis 24K für die Ausgangsbitleitungen, vorgeladen. Zum Vorladen von Leitungen 23A und 23B in der selbstgetakteten Schaltung 18 sind auch Vorladungspufferschaltungen 26A bis 26B vorgesehen. Die Vorladungspufferschaltungen werden als Antwort auf ein Vorladungsfreigabesignale PRECHARGE aktiviert, um in der selbstgetakteten Schaltung 18 die Leitungen 23 und die Eingangsleitung zum Inverter 58 vorzuladen. Da jede der Vorladungspufferschaltungen identisch ist, wird nur die Vorladungspufferschaltung 26A im Detail beschrieben werden.
• Einleitend sind während der Vorladungsphase sowohl das Dekodiererfreigabesignal DEC ENB als auch das Kodiererfreigabesignal ENC ENB nicht aktiv, wodurch die Transistoren 28 und 30 ausgeschaltet werden. Die Transistoren 28 und 30 sind während der Dekodier- und Kodierphasen betreibbar, um den Dekodiererabschnitt 12 bzw. den Kodiererabschnitt 14, wie unten beschrieben, freizugeben. Da das Signal PRECHARGE anfänglich vor der Vorladungsphase inaktiv ist, ist ein Transistor 32 in der Vorladungspufferschaltung 26A Schaltung 26A ausgeschaltet. Wenn das Signal PRECHARGE aktiv wird, wird der Transistor 32 eingeschaltet, wobei der Strom von der Spannungsquelle Vdd zum Knoten A in der selbstgetakteten Schaltung 18 fließen kann. Das Laden des Knotens A dient zum Laden der Drainkapazitäten, die einer Vielzahl von Transistoren 33A bis 331, die an den Knoten A angeschlossen sind, zugeordnet sind. Der Knoten A wird somit auf einen Spannungspegel geladen, der etwa dem der Spannungsquelle ist, abzüglich dem Schwellenspannungsabfall des Transistors 32. In ähnlicher Weise dient das von der Vorladungspufferschaltung 26B ausgeführte Laden zum Laden der einer Vielzahl von Transistoren 35A bis 35J zugeordneten Gatekapazitäten. Die Anzahl der Transistoren 33A bis 33I und 35A bis 35J wird wie unten beschrieben ausgewählt.
• Am Ende der Vorladungsphase wird das Signal PRECHARGE inaktiv, wodurch der Transistor 32 ausgeschaltet wird. Die Vorladungspufferschaltung 26A enthält durch einen Lasttransistor 34 und einen Verarmungstyp-Transistor 36 einen direkten, nichtgeschalteten Pfad zwischen dem Knoten A und der Spannungsquelle. Der Transistor 36 sieht ein schwaches statisches Hochziehen des Knotens A vor, um, nachdem die Vorladungsphase beendet worden ist und vor dem Beginn der folgenden Betriebsphasen des programmierbaren Logik-Arrays, einen Reststrom vom Knoten A am Herabsetzen des Spannungspegels des Knotens A zu hindern. Der Lasttransistor 34 arbeitet im wesentlichen als Lastwiderstand und liefert auch einen Schwellenspannungsabfall zwischen seinen Gate- und Sourceanschlüssen. Der Spannungsabfall stellt sicher, daß der Spannungspegel des Knotens A meistens den Spannungspegel der Spannungsquelle Vdd abzüglich des Spannungsabfalls zwischen den Gate- und Sourceanschlüssen des Transistors 34 erreicht. Dies verbessert die Arbeitsgeschwindigkeit der Schaltung während der nachfolgenden Betriebsphasen, da die "Pulldown"-Einrichtungen (z. B. Transistor 28, wie unten beschrieben) nur vom niedrigen Spannungspegel und nicht von der Spannung der Versorgungsspannung Vdd herunterziehen müssen. Allerdings sind, wie unten beschrieben, die Transistoren 34 und 36 nicht in der Lage, den Knoten A auf einem hohen Spannungspegel zu halten, wenn der Transistor 28 während der Phase nach der Vorladung eingeschaltet wird.
• Die selbstgetaktete Schaltung 18 enthält auch Transistoren 38 und 40, die zwischen die Versorgungsspannung Vdd und die Drainanschlüsse von Transistoren 28 und 30 an Knoten B bzw. C angeschlossen sind. Während der Vorladungsphase werden den Steueranschlüssen der Transistoren 38 und 40 durch das Signal PRECHARGE Energie zugeführt, um die Transistoren zum Vorladen der Knoten B bzw. C einzuschalten.
• Der Dekodiererabschnitt 12 enthält eine Vielzahl von Stufen 50A bis 50K, von denen jede an eine der Zwischenleitungen 16A bis 16K angeschlossen ist und während der Auswertephase des Dekodiererabschnitts diese steuert. Jede Stufe ist ähnlich und somit wird nur die Stufe 50A detailliert beschrieben werden. Die Stufe 50A enthält eine Vielzahl von Transistoren 52A bis 52N, die parallel zwischen einen Knoten D, an den auch die Vorladungspufferschaltung 22A und Zwischenleitung 16A angeschlossen sind, und den Knoten B in der selbstgetakteten Schaltung 18 angeschlossen sind. Jeder der Transistoren 52A bis 52N wird von einem der Dekodierereingangssignale DEC INP 0 bis N gesteuert. Wie normalerweise üblich, können die Stufen 50A bis 50K nicht sämtliche Signale DEC INP 0 bis N empfangen; die Auswahl der Signale DEC INP 0 bis N, die in irgendeiner Stufe empfangen werden, wird unten deutlich gemacht werden.
• Vor der Dekodierphase werden diejenigen der Signale DEC INP 0 bis N, die die Stufe steuern, an die Transistoren 52A bis 52N angelegt. Wenn irgendwelche der angelegten Signale DEC INP 0 bis N "hoch" ist, befinden sich die zugeordneten Transistoren 52A bis 52N im freigegebenen Zustand, allerdings befindet sich der Knoten B, da der Transistor 28 dann aus ist, in einem hohen Spannungszustand, und somit ist tatsächlich keiner der Transistoren eingeschaltet oder leitend. Wenn der Transistor 28 während der Dekodierphase als Antwort auf das Signal DEC ENB eingeschaltet wird, werden die Transistoren 52A bis 52N, die durch das entsprechende Signal DEC INP freigegeben sind, eingeschaltet.
• Wenn irgendeiner der Transistoren 52A bis 52N während der Dekodierphase eingeschaltet wird, wird der Knoten D durch den Transistor 28 gegen Masse entladen, wobei die Zwischenleitung 16A auf einen niedrigen Spannungspegel gezogen wird. Die Stufe 50A arbeitet somit, um eine NOR-Funktion als Antwort auf die an sie gekoppelten Signale DEC INP 0 bis N auszuführen, wobei die MINTERM 0-Leitung 16A auf einen niedrigen Spannungszustand gezogen wird, wenn irgendwelche der an die Stufe gekoppelten Dekodierereingangssignale DEC INP 0 bis DEC INP N hoch sind. Wie in "Introduction to VLSI Systems", Addison-Wesley, 1980, von C. Mead und L.Conway auf den Seiten 79-82 beschrieben ist, arbeitet die Stufe 50A durch die geeignete Auswahl der Zuordnung zwischen dem richtigen und komplementären der Signale INP 0 bis X und der Signale DEC INP 0 bis N, die an die Stufe gekoppelt sind, um eine UND-Funktion aufgrund einer besonderen Kodierung bestimmter Signale INP 0 bis X auszuführen. Die verbleibenden Stufen 50B bis 50K arbeiten ähnlich.
• Wenn das Dekodiererfreigabesignal DEC ENB den Transistor 28 einschaltet, beginnt sich auch der Knoten A in der selbstgetakteten Schaltung 18 über den Transistor 54 zu entladen. Der Transistor 54 ist über einen Lasttransistor 56 durch die Versorgungsspannung Vdd vorgespannt und arbeitet effektiv als Widerstand, dessen Widerstandswert von der durch den Transistor 56 gelieferten Vorspannung abhängt. Die in den Kapazitäten der Transistoren 33A bis 33I gespeicherte Ladung entlädt sich über den Transistor 54 und den freigegebenen Transistor 28 und der Spannungspegel am Knoten A sinkt mit einer Geschwindigkeit und einer Charakteristik, die in Beziehung zum Multiplikationsprodukt des Widerstandswertes des Transistors 54 (unter der Annahme, daß der Widerstandswert des Transistors 54 viel größer als der effektive Widerstandswert des Transistors 28 ist) und der effektiven Drainkapazität der Transistoren 33A bis 33I (die die Summe der Drainkapazitäten der einzelnen Transistoren ist) steht. Der Spannungspegel des Knotens A nimmt ab und da dies geschieht, veranlaßt ein Inverter 58 den Spannungspegel des Signals ENC ENB auf der Leitung 23A anzusteigen. Wenn der Spannungspegel des Kodiererfreigabesignales ENC ENB einen Schwellenpegel erreicht, beginnt zu diesem Zeitpunkt der Transistor 30 einzuschalten.
• Unter Bezugnahme wieder auf die Signale MINTERM 0 bis K auf den Leitungen 16A bis 16K, ist es verständlich, daß die Geschwindigkeiten, bei denen die Spannungspegel dieser Signale fallen, zum größten Teil durch die Kapazitäten und Widerstände der Transistoren 52A bis 52N in den Stufen 50A bis 50K des Dekodiererabschnitts 12 geregelt werden. Angenommen, daß sämtliche Transistoren 52 im wesentlichen den gleichen Aufbau und die gleichen elektrischen Eigenschaften aufweisen, wird die Stufe, deren Signal MINTERM während einer Dekodiererphase am langsamsten sinkt, diejenige mit der größten Anzahl an Transistoren 52 sein, und dies wird geschehen, wenn nur einer der Transistoren 52 in der Stufe durch ein Signal DEC INP eingeschaltet wird. In diesem Fall entlädt der einzige eingeschaltete Transistor 52 die gesamte elektrische Ladung, die in den Kapazitäten der anderen Transistoren während der Vorladungsphase gespeichert war, mit einer Geschwindigkeit, die durch den effektiven Widerstandswert des einen eingeschalteten Transistors und der Summe der Kapazitäten der anderen Transistoren bestimmt ist.
• Wie oben erwähnt, wird die Geschwindigkeit, bei der der Spannungspegel des Knotens A abnimmt, und die begleitende Geschwindigkeit, bei der der Spannungspegel des Kodiererfreigabesignales ENC ENB ansteigt, durch die kombinierte Kapazität der Transistoren 33A bis 33I und der Widerstandswert des Transistors 54 bestimmt. Die Anzahl der Transistoren 33A bis 33I wird gleich der maximalen Anzahl der Transistoren 52 in einer der Stufen 50 im Dekodiererabschnitt 12 gewählt und deren physikalischen und elektrischen Eigenschaften stehen mit den entsprechenden Eigenschaften der Transistoren 52 in Beziehung, so daß die Kapazität am Knoten A aufgrund der Transistoren 33 in direkter Beziehung zur Kapazität der Transistoren 52 in der Stufe steht, deren Signal MINTERM am längsten zum Abfallen braucht. Zusätzlich ist der Transistor 54 in der selbstgetakteten Schaltung 18 vorgespannt, um einen effektiven Widerstandswert aufzuweisen, der ein wenig größer als der Widerstandswert irgendeines der Transistoren 52 ist. Demzufolge steht die Anstiegszeit für das Kodiererfreigabesignal ENC ENB auf der Leitung 22, d. h. die Zeit, die für das Signal ENC ENB erforderlich ist, um den Transistor 30 in der selbstgetakteten Schaltung 18 tatsächlich einzuschalten, zur längsten Zeit in Beziehung, die für alle gerade während der Dekodierphase abfallenden Signale MINTERM zum Abfallen und zum Ausbreiten dieses Signals MINTERM zum Kodiererabschnitt erforderlich werden würde. Durch die geeignete Auswahl des Widerstandswertes des Transistors 54 und der Drain-Gate-Kapazitäten der Transistoren 33A bis 33I wird die Anstiegszeit für das Signal ENC ENB etwas größer als die längste Zeit, die für sämtliche Signale MINTERM zum Ausbreiten in den Kodiererabschnitt erforderlich ist.
• Der Kodiererabschnitt 14 ist ebenfalls aus einer Vielzahl von Stufen 60A bis 60M aufgebaut, von denen jede eine der Ausgangsbitleitungen 20A bis 20M steuert. Die Stufen sind alle ähnlich und es wird nur eine repräsentative Stufe 60A, die die Ausgangsbitleitung 20A steuert, detailliert beschrieben werden. Die Stufe 60A enthält eine Vielzahl von Transistoren 62A bis 62K. Sämtliche Drainanschlüsse der Transistoren 62 sind mit der Ausgangsbitleitung 20A verbunden, um einen Konten E zu bilden und sämtliche ihrer Sourceanschlüsse sind an den Knoten C angeschlossen und vom Transistor 30 gesteuert. Die Gate-Anschlüsse sämtlicher Transistoren werden von einer Zwischenleitung 16A bis 16K gesteuert, so daß die Ein- und Auszustände der jeweiligen Transistoren 62A bis 62K durch das jeweilige Signal MINTERM der Signale MINTERM gesteuert wird. Abhängig von der erforderlichen Kodierung des Ausgangssignales OUT 0 als Antwort auf die Signale MINTERM 0 bis K brauchen einige der Transistoren 62A bis 62K nicht vorhanden sein; wenn das Signal OUT 0 als Antwort auf das Aktivwerden eines Signals MINTERM hoch ist, wird kein Transistor 62A bis 62K für die entsprechende Zwischenleitung vorgesehen.
• Die Stufe 60A arbeitet in einer zum Betrieb der oben beschriebenen Stufe 50A ähnlichen Weise. Der Transistor 30 in der selbstgetakteten Schaltung 18 ist sowohl während der Vorladungsphase als auch der Dekodierphase aus und der Knoten C floatet somit über dem Massespannungspegel. Der Knoten E und das Ausgangssignal OUT 0 werden sich unabhängig vom Zustand der Transistoren 62 als Antwort auf die zugeordneten Signale MINTERM nach der Vorladungsphase auf einem hohen Spannungspegel befinden. Unmittelbar nach der Dekodierphase und vor der Kodierphase geben allein die Signale MINTERM 0 bis K, die sich auf einem hohen Spannungspegel befinden, die Transistoren 62A bis 62K, die vorgesehen sind, frei. Wenn das Kodiererfreigabesignal ENC ENB den Transistor 30 einschaltet, werden die freigegebenen Transistoren 62A bis 62K eingeschaltet und der Spannungspegel des Knotens E und des Ausgangssignales OUT 0, die aufgrund der Vorladung hoch gewesen sind, beginnen abzufallen. Wenn in dieser Zwischenleitung kein Transistor 62 vorhanden ist, wird der Spannungspegel des Knotens E und somit des Signals OUT 0 nicht verändert werden.
• Es ist verständlich, daß durch die geeignete Auswahl der Verschaltung der Transistoren 62A bis 62K in jeder der Stufen 60A bis 60M, die Stufen 60A bis 60M arbeiten, um eine ODER-Operation bei der Steuerung der Ausgangssignale OUT 0 bis OUT M auszuführen. Ein Transistor 62 ist zwischen die Knoten E und C für jedes Signal MINTERM geschaltet, welches, wenn aktiviert, das Signal OUT 0 auf einen niedrigen Spannungszustand bringen soll und es ist kein Transistor 62 vorgesehen, falls das Signal OUT 0 auf einem hohen Spannungszustand bleiben soll.
• Wenn das Kodiererfreigabesignal ENC ENB den Transistor 30 einschaltet, beginnt sich die Ladung, die in den Drain-Gate- Kapazitäten der Transistoren 35A bis 35J gespeichert worden ist, über die Transistoren 64 und 30 zu entladen. Die Geschwindigkeit, bei der dies geschieht, bestimmt die Geschwindigkeit mit der das Ausgangsfreigabesignale OUT ENB abfällt. Wie oben im Zusammenhang mit den Transistoren 33A bis 33I und 54 und dem Kodiererfreigabesignal ENC ENB auf der Leitung 23A beschrieben, kann die Abfallzeit des Signals OUT ENB auf der Leitung 23B durch geeignete Wahl der Anzahl von Transistoren 35A bis 35J und deren Drainkapazitäten und des effektiven Drain-Source- Widerstandswertes des Transistors 64 dazu gebracht werden, den Abfallzeiten für die Signale OUT 0 bis M auf den Leitungen 20A bis M zu entsprechen. Eine nachfolgende Schaltung (nicht gezeigt) kann das Ausgangsfreigabesignal OUT ENB zur Bestimmung verwenden, wann die Signale OUT 0 bis M gültig sind und benutzt werden können.
• Für den Fachmann ist es verständlich, daß das in der Zeichnung dargestellte und oben beschriebene programmierbare Logik-Array die Probleme im Stand der Technik, die zur Freigabe ihrer Vorladung Gatter in den Zwischenleitungen er forderten, vermeidet, wodurch ein einfacheres und regelmäßiges Layout des programmierbaren Logik-Arrays auf einem integrierten Schaltungschip möglich wird. Während der Vorladungsphase erlauben die Transistoren 28 und 30 den Knoten B und C tatsächlich zu floaten, wobei ein Auftreten der Vorladung ermöglicht wird, ohne die Signale INP 0 bis INP N und die Signale MINTERM A bis K zu toren, was tatsächlich die Anzahl der im programmierbaren Logik-Array erforderlichen Transistoren reduziert.
• Das Merkmal der Selbsttaktung reduziert auch den Umfang der extern erforderlichen Steuerschaltung, da es die Dekodier-, Kodier- und Ausgabephasen freigibt, um tatsächlich als Antwort auf das eine Dekodiererfreigabesignal DEC ENB, das den Transistor 28 steuert, initialisiert zu werden. Darüber hinaus stehen durch das Selbsttaktungsmerkmal die Zeitsteuerungen der Kodiererfreigabe ENC ENB und der Ausgangsfreigabesignale OUT ENB in enger Beziehung zur Erzeugung und Gültigkeit der zugeordneten Signale MINTERM 0 bis K bzw. OUT 0 bis M.

Claims (6)

1. Programmierbares Logik-Array (10) mit einem Eingangsdekodiererabschnitt (12) und einem Ausgangskodiererabschnitt (14), die über eine Vielzahl von Zwischenleitungen (engl.: minterm conductors) (16A-16K) miteinander verbunden sind, wobei der Eingangsdekodiererabschnitt als Antwort auf die Kodierung einer Vielzahl von Eingangssignalen eine Zwischenleitung auswählt und der Ausgangskodiererabschnitt eine Vielzahl von eine von der ausgewählten Zwischenleitung festgelegte Kodierung aufweisenden Ausgangssignalen jeweils auf einer jeweiligen Ausgangsleitung (20A-20M) sendet, und

A. der Eingangsdekodiererabschnitt (12) eine Vielzahl von Dekodiererstufen (50A-50K) enthält, die jeweils mit einem Knoten (D) verbunden sind, an den eine der Zwischenleitungen angeschlossen ist, wobei mindestens einige der Dekodiererstufen mindestens einen Steuertransistor (52A-52N) enthalten, der mit dem jeweiligen Knoten verbunden ist, um die Auswahl der Zwischenleitungen unter Steuerung eines Eingangssignales zu steuern, und eine Dekodiererschalteinrichtung (28), die angeschlossen ist, um als Antwort auf ein Dekodiererfreigabesignal einen Strom von dem Dekodiererschaltknoten (B) zu führen, wobei die Steuertransistoren in sämtlichen Dekodiererstufen an den Dekodiererschaltknoten angeschlossen sind, so daß als Antwort auf das Dekodiererfreigabesignal Strom über die Steuertransistoren und die Dekodiererschalteinrichtungen fließt;

B. der Ausgangskodiererabschnitt (14) eine Vielzahl von Kodiererstufen (60A-60M) enthält, die jeweils an einen Knoten (E) angeschlossen sind, der mit einer der Ausgangsleitungen verbunden ist, wobei mindestens einige der Stufen mindestens einen Steuertransistor (62A-62K) enthalten, der an den jeweiligen Knoten angeschlossen ist, um als Antwort auf die Auswahl der Zwischenleitung die Übertragung eines Ausgangssignales auf der Ausgangsleitung zu steuern, und eine Kodiererschalteinrichtung (30), die angeschlossen ist, um als Antwort auf ein Kodiererfreigabesignal Strom von einem Kodiererschaltknoten (C) zu führen, wobei die Steuertransistoren in den Kodiererstufen an den Kodiererschaltknoten angeschlossen sind, so daß als Antwort auf das Kodiererfreigabesignal Strom über die Steuertransistoren und die Kodiererschalteinrichtung fließt; und

C. eine auf ein Vorladungssignal ansprechende Vorladungseinrichtung (26A, 26B), um die jeweiligen Knoten (D, B, C, E) vorzuladen;

D. und das programmierbare Logik-Array gekennzeichnet ist durch

i) eine selbstgetaktete Schaltung (18), die einen Vorladungsleiter (23A) mit einem Taktknoten (A), einem widerstandsbildenden Transistor (54) und einer Takteinrichtung (54, 33A-33I),

ii) bei der der widerstandsbildende Transistor (54) die Dekodiererschalteinrichtung (28) an die Vorladungsleitung (23A) anschließt, und die Vorladungsleitung den widerstandsbildenden Transistor (54) an die Kodiererschalteinrichtung (30) anschließt, um das Kodiererfreigabesignal an die Kodiererschalteinrichtung (30) zu liefern, und die Vorladungsleitung (23A) an die Vorladungseinrichtung (26A, 26B) angeschlossen ist, um den Taktknoten (A) an eine ausgewählte Spannung anzuschließen, wenn die jeweiligen Knoten vorgeladen sind,

iii) der widerstandsbildende Transistor (54) vorgespannt ist, um einen wirksamen Widerstand aufzuweisen, der etwas größer ist als der wirksame Widerstand irgendeiner der Steuertransistoren (52), und

iv) bei der die Takteinrichtung (54, 33A-33I) an die Vorladungsleitung und den Dekodiererschaltknoten (B) gekoppelt ist und durch die Dekodiererschalteinrichtung (28) gesteuert wird, um die Spannung auf dem vorgeladenem Taktknoten (A) mit einer vorgegebenen Geschwindigkeit zu reduzieren, bestimmt durch die Zeit nach der die Dekodiererschalteinrichtung (28) das Dekodiererfreigabesignal (28) empfängt, bei der das Kodiererfreigabesignal an den Ausgangskodiererabschnitt (14) geliefert wird, wobei die Dekodiererschalteinrichtung (28) die selbstgetaktete Schaltung (18) und den Dekodiererabschnitt (12) steuert.

2. Programmierbares Logik-Array nach Anspruch 1, bei welchem die selbstgetaktete Schaltung (18) desweiteren einen zwischen den Taktknoten (A) und die Kodiererschalteinrichtung (30) gekoppelten Inverter (58) enthält, um, wenn die Spannung auf dem Überwachungsknoten sinkt, den Spannungspegel des Kodiererfreigabesignales zu erhöhen, und die Kodiererschalteinrichtung (30) einen Transistor mit einem Steueranschluß aufweist, um als Antwort auf das einen ausgewählten Schwellenpegel überschreitende Kodiererfreigabesignal den Stromfluß durch die Kodiererschalteinrichtung (30) und die Steuertransistoren (62A-62K) freizugeben.

3. Programmierbares Logik-Array nach Anspruch 2, weiter gekennzeichnet durch die Takteinrichtung (54, 33A-33I), die desweiteren enthält:

A) eine an den Taktknoten angeschlossene Widerstands-Kapazitäts-Schaltung (33A-331), wobei die Widerstands-Kapazitäts- Schaltung einen Kapazitätswert aufweist, der in Relation zum maximalen Kapazitätswert der Steuertransistoren (62A-62K) in irgendeiner der Dekodiererstufen ausgewählt ist, und den widerstandsbildenden Transistor (54) enthält; und

B) bei der die Vorladungseinrichtung den Taktknoten (A) und die Widerstands-Kapazitäts-Schaltung (33A-33I) vor dem Aktivsein des Dekodiererfreigabesignales vorlädt und sich die Widerstands-Kapazitäts-Schaltung während des Aktivseins des Dekodiererfreigabesignales über den widerstandsbildenden Transistor entlädt, um ein aktiviertes Kodiererfreigabesignal vorzusehen, wenn die Widerstands-Kapazitäts-Schaltung auf einen ausgewählten Pegel entladen wurde.

4. Programmierbares Logik-Array nach Anspruch 3, bei welchem die Widerstands-Kapazitäts-Schaltung (33A-33I) eine Vielzahl kapazitätsbildenden Transistoren enthält und die Anzahl der kapazitätsbildenden Transistoren der maximalen Anzahl der die Auswahl der Zwischenleitungen steuernden Steuertransistoren (52A-52N) entspricht.

5. Programmierbares Logik-Array nach Anspruch 1, weiter gekennzeichnet durch eine an die Kodiererschalteinrichtung (30) angeschlossene Kodierertakteinrichtung (35A-35J, 64), um zu einer ausgewählten Zeit nach dem Aktivwerden des Kodiererfreigabesignales ein Ausgangsfreigabesignal zu erzeugen.

6. Programmierbares Logik-Array nach Anspruch 5, weiter dadurch gekennzeichnete daß:

A) die Kodiererüberwachungseinrichtung (35A-35J, 64) eine an den Kodierertaktknoten angeschlossene Kodierer-Widerstands- Kapazitäts-Schaltung (35A-35J), wobei die Kodierer-Widerstands- Kapazitäts-Schaltung einen Kapazitätswert aufweist, der in Bezug zum maximalen Kapazitätswert der Steuertransistoren (62A- 62K) in irgendeiner der Kodiererstufen ausgewählt ist, und eine Kodiererwiderstandseinrichtung (64) aufweist, die mit dem Kodierertaktknoten und dem Kodiererschaltknoten (C) verbunden ist; und

B) die Vorladungseinrichtung vor dem Aktivsein des Kodiererfreigabesignales den Kodierertaktknoten und die Kodierer- Widerstands-Kapazitäts-Schaltung (35A-35J, 64) vorlädt, und während des Aktivseins des Kodiererfreigabesignales entlädt sich die Kodierer-Widerstands-Kapazitäts-Schaltung über die Kodiererwiderstandseinrichtung (64) entlädt, um ein aktiviertes Ausgangsfreigabesignal zu liefern, wenn die Kodierer-Widerstands-Kapazitäts-Schaltung auf einen ausgewählten Pegel entladen wurde.