DE3001389A1

DE3001389A1 - Schaltungsanordnung in integrierter schaltungstechnik mit feldeffekttransistoren

Info

Publication number: DE3001389A1
Application number: DE19803001389
Authority: DE
Inventors: Egon Dipl.-Ing. 2200 Elmshorn Mathes
Original assignee: Philips Patentverwaltung GmbH
Current assignee: Philips Intellectual Property and Standards GmbH
Priority date: 1980-01-16
Filing date: 1980-01-16
Publication date: 1981-07-23
Also published as: AU6619681A; JPS56106428A; IT1135013B; IT8119107A0; GB2069271A; FR2473815B1; FR2473815A1; SG42484G; AU538856B2; HK75384A; US4415819A; GB2069271B

Description

PHILIPS PATENTVERWALTUIiG GASH PHD 80-005

Schaltungsanordnung in integrierter Schaltungstechnik mit Feldeffekttransistoren

Die Erfindung bezieht sich auf eine Schaltungsanordnung in integrierter Schaltungstechnik mit Feldeffekttransistoren in NMOS-Technologie mit einer von D-Flip-Flops angesteuerten und in sogenannter Interlace-Technik aufgebauten, verschiedene Stränge aufweisenden Matrix, bei der das Potential eines Schaltungspunktes am Eingang des.D-Flip-Flops zur weiteren Verarbeitung um eine Taktperiode verzögert durch das betreffende D-Flip-Flop weitergeschaltet wird und zur richtigen Erkennbarkeit der Information das Potential dieses Shaltungspunktes, also logisch Eins oder Null, durch eine Aufladung und eine Entladung bestimmt wird.

Eine derartige Schaltungsanordnung ist aus den ICs der Typen SAB 3022B, SAB 3032D usw. der Anmelderin bekannt.

Dabei wurde für eine NMOS-Schaltung in sogenannter dynamischer Zweiphasentechnik folgende Schaltungsanordnung verwendet :

Ein sogenanntes D-Flip-Flop, das von den nicht sich zeitlich überlappenden Takten <[)1 und §2 getaktet wurde, übertrug den Pegel eines Schaltungsknotens D, d.h. logisch Eins oder Null, innerhalb des D-Flip-Flops über sogenannte Transmissions-Feldeffekttransistoren mit einer Verzögerung um einen Takt auf einen Ausgang Q bzw. QN. Dabei war der Pegel des Schaltungsknotens D insofern kritisch, weil dieser Schaltungspunkt zur sicheren Weitergabe der Information dann, wenn die Information ei-ntraf, ein bestimmtes Potential annehmen mußte, also z.B. logisch Eins, d.h. z.B. mußte er dann auf einer Spannung von vier Volt stehen, oder logisch Null, d.h., er mußte dann sich auf dem Potential des Bezugspotentials befinden, also z.B. auf Masse. Es wurde festgestellt, daß in·der normalen Auslegung eines

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D-Flip-Flops an diesem Schaltungspunkt Schwierigkeiten dadurch auftraten, daß sowohl die Aufladung zu langsam erfolgte als auch die Entladung, weil nämlich zahlreiche Schaltungsstränge mit angeschlossen waren, die sowohl auf als auch entladen werden mußten.

Die Aufgabe der Erfindung bestand darin, eine Schaltungsanordnung anzugeben, mit der es möglich war, die Verarbeitungsgeschwindigkeit einer Information zu erhöhen, d.h. auch mit schnelleren Takten arbeiten zu können.

Zur Lösung dieser Aufgabe werden bei einer Schaltungsanordnung der eingangs genannten Art nach der Erfindung für jeden Strang ein Aufladetransistor angeordnet, und zur Trennung der einzelnen Stränge voneinander ist je Strang ein als UND-Gatter geschalteter Transistor angeordnet, dessen Gateanschlüsse jeweils am Strang liegen und dessen Source- und Drainanschlüsse in Reihe zwischen dem gemeinsamen Bezugspunkt und dem Eingang des jeweiligen D-Flip-Flops angeordnet sind.

Der Vorteil der Schaltungsanordnung nach der Erfindung besteht darin, daß gegenüber einer bisher üblichen Taktfrequenz von 50 kHz nunmehr mit Taktfrequenzen von 500 kHz gearbeitet werden kann, d.h. die Schaltungsanordnung arbeitet zehnmal schneller. Die Entladezeiten waren bisher z.B. 20 /usec, während sie nunmehr bei Einsatz der Erfindung 2 /usec betragen.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben.

Die Zeichnung zeigt also eine Schaltungsanordnung in integrierter Schaltungstechnik mit Feldeffekttransistoren in sogenannter NMOS-Technologie. Es gibt also Transistoren vom sogenannten Anreieherungstyp, wie die Transistoren T13,

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T14 und T15» und Transistoren vom sogenannten Verarmungstyp, das sind die Transistoren T1 , TJ5, T5 und T8.

Die Schaltungsanordnung arbeitet an einer Betriebsspannung. Diese ist mit UB bezeichnet und beträgt z.B. +5 V. Es gibt ein gemeinsames Massepotential, das in der Zeichnung in bekannter Weise mit dem Massepotentialzeichen bezeichnet wurde.

"10 Zwei Takte steuern die Schaltungsanordnung. Diese beiden Takte sind mit (j)1 und lj)2 bezeichnet. Sie liegen an den entsprechend beschrifteten Leitungen. Diese Takte schalten von logisch Null auf logisch Eins, wobei logisch Eins z.B. an einem betreffenden Schaltungspunkt dann eine Spannung von +4 V ist.

Die Schaltungsanordnung besteht im wesentlichen aus drei Teilen, und zwar ein Teil ist das abgewandelte bisher übliche D-Flip-Flop, bestehend aus den Transistoren T2 bis einschließlich T9. Der mit D bezeichnete Schaltungspunkt war bisher kritisch, weil er nämlich zur Übernahme einer Information aus der sogenannten Matrix schnell auf- und wieder entladen werden muß, wobei der Takt (j)2 der Aufladetakt ist und der Takt ψ\ der Entladetakt, daher die Bezeichnung dynamische Zweiphasentechnik für eine Arbeitsweise einer derartigen Schaltungsanordnung.

Der zweite Teil besteht aus der sogenannten Matrix, die aus einer großen Violzahl von Strängen besteht. In den Strängen sind nur die am Takt (]J1 liegenden Transistoren mit TA, TB, TC bezeichnet. Es gibt also zu jedem Flip-Flop zugeordnet zahlreiche derartiger Stränge, wie an sich bekannt. In den Strängen liegen ebenfalls Feldeffekttransistoren vom unterschiedlichen Leitungsfähigkeitstyp und an den Eingängen dieser Transistoren, also an dessen Gates, liegt die Information, also an den Klemmen, die mit A1, Α2,

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A3, B1, B2, B3, C1, C2, C3 usw. bezeichnet sind. Die Information, die sich durch Verknüpfung eines D-Flip-Flops mit einer derartigen Matrix ergibt, erscheint an den Ausgängen Q bzw.QN des D-Flip-Flops und wird von diesen an den nächsten D-Flip-Flop bzw. direkt an den Ausgang weitergeleitet.

Wie oben bereits genannt, geht es darum, den Schaltungspunkt D schnell auf- und schnell wieder zu entladen, damit eine höhere Taktfrequenz verwendet werden kann, und dazu sind nun nach der Erfindung bei einer Matrix" mit drei Strängen sieben zusätzliche Transistoren eingeschaltet, die den dritten Teil der Schaltungsanordnung ausmachen.

Diese Transistoren sind auf der Eingangsseite die Transistoren T10, T11 und T12, sie liegen am Takt $2, und wenn (])2 auf logisch Eins steht, werden die Schaltungspunkte DA, DB, DC aufgeladen. Gleichzeitig sind weitere zusätzliche Transistoren T1, T13, T14 und T15 angeordnet, die gegenüber der bisher intern bekannten Schaltungsanordnung eine Trennung zwischen den einzelnen Strängen schaffen. Ist z.B. eine Information vom Strang A zu übertragen, dann muß der Schaltungspunkt DA schnell auf- bzw. entladen werden, und da bisher diese Stränge A, B und C alle gemeinsam am Schaltungspunkt D lagen, mußte bisher nicht nur der Strang A, sondern es mußten auch die parallel dazu liegenden Stränge mit entladen bzw.. aufgeladen werden, was eine erhebliche Zeit in Anspruch nahm. Zu diesem Zweck sind nun diese Transistoren T1, T13, T14 und T15 eingeschaltet, wodurch es möglich wird, nur den Punkt TA bzw. TB bzw. TC zu entladen. Das geht viel schneller, denn nur die eine Kapazität des einen Stranges A, B oder C ist jetzt wirksam, und auch die Aufladung.geht schneller, weil nämlich nur die Kapazitäten innerhalb des einen Stranges schneller aufladbar sind.

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Weiterhin war bisher nur ein gemeinsamer Aufladetransistor für alle Stränge, die einem Flip-Flop zugeordnet waren, vorhanden, d.h. z.B. der Transistor T10, und es gab nicht die Transistoren T11 und T12, es gab auch nicht die Transistoren T13, T14 und T15, sondern der Punkt DA war mit den Punkten DB und DC unmittelbar verbunden und war auch gleich dem Punkt D, und damit das D-Flip-Flop richtig arbeitete, war zwischen dem Schaltungspunkt D und dem Takteingang für den Takt $1 ein als Kapazität geschalteter Transistor angeordnet, der auch noch die Taktleitung belastete.

Diese Nachteile fallen jetzt fort.

Die Wirkungsweise einer derartigen NMOS-Schaltung in sogenanrter dynamischer Zweiphasentechnik ist also die folgende:

Ein D-Flip-Flop, das von den sich zeitlich nicht überlappenden Takten <])1 und <j)2 getaktet wird, überträgt das Potential des Knotens D, also logisch Eins oder logisch Null, über die sogenannten Transmissions-Transistoren T2 und T7 verzögert um eine Taktperiode T auf den Ausgang Q bzw. den invertierten Ausgang QN. Das Potential des Knotens D ergibt sich in der Schaltungsanordnung nach der Erfindung aufgrund der Potentiale der Schaltungsknoten DA, DB, DC für die einzelnen Stränge. Bisher wurde während der Aufladephase, also wenn der Takt (j)1 logisch Eins war, der Knoten D, d.h. die Summe der dort wirksam werdenden Kapazitäten über einen Transistor vom Anreicherungstyp, also den Transistor T10, auf eine Spannung von 4 V aufgeladen.

Es mußten also alle benachbarten Stränge mit aufgeladen werden. Nach der Erfindung ist das nicht mehr erforderlich. Da die einzelnen Stränge voneinander getrennt sind, müssen nur noch die Kapazitäten in dem jeweils zugeordneten Strang aufgeladen werden. Durch die Art der Verknüpfung bzw. der gewünschten Information stellen sich die Signale an den Gates der in Serie liegenden Transistoren in den einzelnen

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Strängen der Matrix, nämlich an den Punkten A1, A2, A3 usw. sowie B1, B2, BjS "bzw. C1, C2, C3 usw., die von den Ausgängen Q "bzw. QN gleichartiger D-Flip-Flops stammen können, auf'ihre Pegel, nämlich Null oder Eins, ein. Die in der Zeichnung gezeigte Ausführung für die Stränge A, B und C ist eine sogenannte kombinatorische Beschaltung, und sie wird je nach der zu. verwirklichenden Verknüpfungsart bzw. nach der gewünschten Funktion unterschiedlich aufgebaut, daher ist die in der Zeichnung dargestellte Art eine beispielsweise. In NMOS-Technologie ist bei einer derartigen Matrix die Anordnung sehr platzsparend zu verwirklichen. Die Anzahl der parallelen Stränge sowie die Anzahl und der Typ der einzelnen verwendeten Transistoren, also Anreieherungs- oder Verarmungstyp, der in einem Strang in Serie geschalteten Transistoren hängt also von der gewünschten zu verknüpfenden Funktion ab.

Während der Abfragephase, also wenn der Takt (JJ1 auf logisch Eins steht, werden die Stränge A, B und C über die Transistoren TA, TB und TC zum gemeinsamen Bezugspunkt, also meistens 0 V, durchgeschaltet, so daß sich die Stränge entladen, vorausgesetzt, daß alle Transistoren eines Stranges leitend sind. Leitend sind alle Transistoren vom Verarmungstyp unabhängig von dem am Gate anliegenden Pegel, während die Transistoren vom Anreicherungstyp nur dann leitend sind, wenn an deren Gate der Pegel mit logisch Eins anliegt. Zum Aufladen des Schaltungsknotens D genügt es nach der Erfindung, daß nur einer der Stränge ganz durchschaltet, um die Ladung des betreffenden Stranges zum gemeinsamen Bezugspunkt hin abzuleiten. Gleichzeitig während der Abfragephase, also wenn der Takt §1 auf logisch Eins steht, schaltet der Transistor T2 durch, wobei bei der bisher bekannten, also im internen Stand der Technik bekannten Schaltungsanordnung ein Transistor als Kondensator geschaltet war, um eine Anhebung des Potentials am Knoten D zu bewirken, und zwar um den Ladungsabfluß zum Gate des Transistors T4 hin auszu-

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gleichen. Es wurde festgestellt, daß die höchste mögliche Taktfrequenz einer derart aufgebauten Schaltung, also einer sogenannten dynamischen Logikschaltung, somit unmittelbar von den für die Auf- und Entladung der in der Schaltung befindlichen Kapazitäten abhängt. Besonders kritisch war die Entladung des Schaltungspunktes D bzw. des Gates des Transistors Τ4, wenn im sogenannten kombinatorischen Teil, also in der Matrix, sehr viele parallele Stränge am Schaltungsknoten D hängen, von denen jedoch nur einer für die augenblickliche Funktion durchschalten mußte, während von den anderen nur die Kapazitäten sich störend und '-damit zeitlich verzögernd auswirken. Dies ist z.B. dann der Fall, wenn nur der Strang A Signale an den Punkten A1, A2 und A3 auf logisch Eins hat und die Signale an den Gates bei B3 und C3 jedoch beide auf Null liegen. In diesem Fall können während des Taktes (|i auf logisch Eins die Ladungen in den Strängen B und C nicht über TB und TC nach Masse, also zum gemeinsamen Bezugspunkt, hin abfließen, sondern müssen mit über den Strang A abgeführt werden, wodurch die Ladezeit sich erheblich verlängerte. Ungünstig wirkte sich weiterhin die durch den oben genannten Transistor gebildete Kapazität aus, da sie die Taktleitung <JJ1 belastete und außerdem auch noch mit entladen werden mußte.

Die Schaltungsanordnung nach der Erfindung schafft nun hier eine erhebliche Erhöhung der Geschwindigkeit, denn die Stränge A, B und C und evtl. weitere werden jetzt, wie oben bereits erwähnt, über zusätzliche Transistoren T10, T11 und T12 und evtl. weitere, je nach Anzahl de^Stränge, während der Aufladephase, also wenn der Takt J)2 auf logisch Eins steht, aufgeladen. Dadurch schalten die Transistoren vom Anreicherungstyp T13, T14 und T15 und evtl. weitere, ebenfalls wieder je nach Anzahl der Stränge, ein und ziehen den Schaltungsknoten D auf das Potential Null.

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Während der Abfragephase, also wenn der Takt ^1 auf logisch Eins steht, werden alle Stränge über die Transistoren TA, TB, TC usw. an Masse gelegt. Wenn jetzt die Gates der in einem Strang liegenden Anreicherungstransistoren, z.B. die Gates A1, A2, A3, alle auf dem Pegel logisch Eins liegen, dann tritt eine vollständige Entladung nur dieses einen Stranges ein. Im Unterschied zu der intern bekannten Schaltungsanordnung müssen jetzt keine Ladungen mehr aus den Parallelsträngen BC usw. abgeführt werden, wodurch sich die Geschwindigkeit bei der Abfragephase erheblich steigert, d.h. mit dem Endeffekt, daß erheblich höhere ,'"also z.B. wie oben-angegeben, zehnmal so große bzw. höhere Taktgeschwindigkeiten verwendet werden können.

Durch die vollständige Entladung nur eines Stranges geht nun auch das angeschlossene Gate des betreffenden Transistors, nämlich T13 bzw. T14 bzw. T15, auf den Nullpegel, so daß der jeweilige Transistor T13, T14, T15 gesperrt und infolgedessen der Transistor T1 den Knoten auf das Potential logisch Eins aufladen kann, und zwar mit erhöhter Geschwindigkeit. Da in der Abfragephase, also während der Takt (fJ1 auf logisch Eins steht, der Transistor T2 durchgeschaltet ist, stellt sich auch am Gate des Transistors T4 der am Schaltungsknoten D vorhandene Pegel ein, wo er auch erhalten bleibt, wenn am Ende der Abfragephase d?r Transistor T2 wieder sperrt.

Die anderen Transistoren T3, T5, T6, T8, T9 und T7 sind in einer Schaltungsanordnung geschaltet, wie sie bisher von D-Flip-Flops üblich und auch bekannt sein dürfte. Zu beachten ist nur, daß durch den Einsatz der Erfindung, d.h. durch den Einsatz der Transistoren T13, T14 und T15, verbunden mit T1 als Ladetransistor, das Ausgangssignal bei Q bzw. QN gegenüber der bisher intern bekannten Anordnung logisch invertiert ist, weil ein Inverter mehr im Signalweg angeordnet ist.

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Zusammenfassend ergeben sich also folgende Vorteile: Eine Schaltungsanordnung, wie intern bekannt, arbeitete zu langsam, und zwar deswegen, weil bei der Umschaltung eines Schaltungspunktes vom Potential logisch Eins auf logisch Null zu viel Zeit dadurch verloren ging, daß in den benachbarten Strängen die Kapazitäten sämtlichst mit entladen werden mußten und auch dann wieder aufgeladen werden mußten, obgleich in der Verknüpfungsschaltungsanordnung, die an diesem Schaltungspunkt angeschlossen war, nur jeweils ein Strang durchschaltete. Diese Zeitverzögerungen konnten dadurch aufgehoben weicen, indem sowohl im Aufla'dekreis als auch im Entladekreis eine Trennung der einzelnen Stränge der Verknüpfungsschaltungsanordnung mit dem Eingangsschaltungspunkt des zugeordneten D-Flip-Flops vorgenommen wurde.

Kürzere Entlade- und damit Abfragezeiten sind also dadurch möglich, daß nur ein Strang durchgeschaltet wird und die Kapazitäten nur dieses einen Stranges entladen werden müssen, nicht die Kapazitäten der benachbarten Stränge. Da für die erneute Aufladung auch nur die vorher entladenen Stränge jeweils aufgeladen werden mußten, trat eine Verringerung des Ladestromes ein und damit eine geringere Belastung der Batteriespannung UB. Weiterhin entfällt bei der Schaltungsanordnung nach der Erfindung der bisher in D-Flip-Flops üblicherweise eingeschaltete und nur als Kondensator wirksame Feldeffekttransistor. Dieser muß nicht mehr mit auf- und entladen werden, wodurch sich ein erheblicher Zeitgewinn, insbesondere bei der Aufladung,-,ergibt. Weiterhin war der Fortfall dieses als Kapazität geschalteten Transistors deswegen interessant, weil nämlich eine geringere kapazitive Belastung auf der Taktleitung für den Takt $1 auftritt.

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Claims

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PATENTANSPRUCH:

Schaltungsanordnung in integrierter Schaltungstechnik mit Feldeffekttrara. stören in NMOS-Technologie mit einer von D-Flip-Flops angesteuerten und in sogenannter Interlace-Technik aufgebauten, verschiedene Stränge aufweisenden Matrix, bei der das Potential eines Schaltungspunktes am Eingang des D-Flip-Flops zur weiteren Verarbeitung um eine Taktperiode verzögert durch das betreffende D-Flip-Flop weitergeschaltet wird und zur richtigen Erkennbarkeit der Information das Potential dieses Schaltungspunktes, also logisch Eins oder Null, durch eine Aufladung und eine Entladung bestimmt wird, dadurch gekennzeichnet, daß für jeden Strang (A, B, C) ein Aufladetransistor (TH", T12, T13) angeordnet ist und zur Trennung der einzelnen Stränge (A, B, C) voneinander je Strang (A, B, C) ein als UND-NICHT-Gatter geschalteter Transistor (Tl 5, T16, T17) angeordnet ist, dessen Gateanschlüsse jeweils am Strang (A, B, C) liegen, und dessen Source- und Drainanschlüsse in Reihe zwischen dem gemeinsamen Bezugspunkt (Vco) und dem Eingang (D) des jeweiligen D-Flip-Flops angeordnet sind.

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