NL8400408A - Logische optelschakeling. - Google Patents
Logische optelschakeling. Download PDFInfo
- Publication number
- NL8400408A NL8400408A NL8400408A NL8400408A NL8400408A NL 8400408 A NL8400408 A NL 8400408A NL 8400408 A NL8400408 A NL 8400408A NL 8400408 A NL8400408 A NL 8400408A NL 8400408 A NL8400408 A NL 8400408A
- Authority
- NL
- Netherlands
- Prior art keywords
- signal
- inverted
- circuit
- logic
- output
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Description
m ' *- e PHN 10927 i N.V. Philips* Gloeilampenfabrieken te Eindhoven.
Logische qptelschakeling.
De uitvinding heeft betrekking qp een logische voloptelschake-ling voor het optellen van twee uit n bits bestaande binaire getallen a en b, waarbij n een natuurlijk getal is groter of gelijk aan 2, bevattende voor elk bit a^, b^ van de getallen a en b net 0 i ^ n een in-5 verterende of- en een inverterende en-poort, waaraan de bitsignalen en b^ worden toegevoerd voor het vormen van een geïnverteerd of-signaal a. + b. en een geïnverteerd en-signaal a. . b. , en een somschakeling voor het vormen van een scmsignaal uit de bitsignalen a^ en b^ en uit een bijbehorend overdrachtsignaal ci en/of diens geïnverteerde c7 , 10 welke voloptelschakeling verder bevat een predictieoverdrachts ignaal-schakeling voor het uit alle geïnverteerde of- en en-signalen a7~T"b7 en ai . b^ met 0 ^i ^ n genereren van een predictieoverdracht-signaal en+1 met significantie n+1.
Dergelijke volcptelschakelingen worden door verschillende 15 firm's als geïntegreerde schakelingen qp de markt gebracht, bijvoorbeeld Signetics, type SN 7483 respectievelijk Motorola type MC14008. Daarbij wordt van het principe gebruik gemaakt, cm uit de overdrachtsignalen, verder kortheidshalve genoemd carry signalen, die bij de diverse optellingen van bits van qpklimnende significantie ontstaan, een predictie-20 overdrachtsignaal ofwel carry look ahead signalen te vonten, die de juiste logische waarde heeft cm te worden ingevoerd aan de optelpoorten van de neer significante bits dan van de direct in significantie opvolgende poort. Noemen we de bits van qpklirmende significantie van de signalen a en b achtereenvolgens aQ, a^, a2 enz. en bQ, b^, b2 enz. dan 25 werd, voordat het principe van carry-look-ahead ingang vond, uit de optelling aQ + bQ het carrysignaal c^ gevormd dat werd ingevoerd in de optelpoort van de signalen a^ en b^, vervolgens het bij deze optelling gevormde carry signaal c9 ingevoerd in de optelpoort van de signalen a0 Δ e 4 en b2 enz. zodat de optelling in de n poort van de signalen an en bn 30 niet eerder kon beginnen, vóórdat de optellingen in alle voorafgaande poorten beëindigd waren. Door vervolgens het carry-look-ahead principe het carry-look-ahead signaal cn (predictieoverdrachtsignaal) langs andere weg van te voren te genereren, kan een aanzienlijke winst in rekensnel-
S 4 0 0 4 0 S
J . ΐ PHN 10927 2 heid worden bereikt.
De bekende schakelingen gebruiken hiertoe een afzonderlijke rekeneenheid net zodanige waarheidstabel, dat bij invoeren van de signalen a^, , .....an-1 en bQ, b^, ..... bn_^ de uitgang het predic- 5 tieoverdrachtsignaal cn direct oplevert. Voor het opwekken van het overdrachtpredictiesignaal worden net behulp van inverterende of- en en-poorten de signalen a. + b^ en a~T"b7 opgewekt. Behalve de voor-noenüe predictieoverdrachtsignaalschakeling bevat een voloptelschakeling per bit van een op te tellen- binair getal een somschakeling voor het 10 opwekken van een somsignaal en-een overdrachtschakeling voor het opwekken van een overdrachtsignaal,. dat nodig is voor het verkrijgen van het gewenste somsignaal van hogere orde. Het is duidelijk dat hiervoor een aanzienlijke hoeveelheid logische poorten is vereist.
Het is het doel van de uitvinding om in een voloptelschakeling 15 te voorzien, waarin het aantal logische poorten en het aantal componenten (transistoren) in die poorten wezenlijk is teruggebracht, waarbij het resultaat van de optelling sneller beschikbaar is vanwege de vermindering van het aantal vertragingstijden.
Een voloptelschakeling volgens de uitvinding heeft daartoe het 20 kenmerk, dat elke somschakeling een logische poort, waaraan, de bitsig-nalen a^ en h en het geïnverteerde en-signaal a. . b^ worden toegevoerd voor het vormen op een eerste uitgang ervan van een logisch signaal ai . b^ . (a_j_ + b^) en diens geïnverteerde logische signaal 25 ai · bi . (a^ + b^) op een tweede uitgang ervan, en electroniscbe schakelaars bevat, die onder besturing van het overdrachtsignaal c^ en/of de geïnverteerde c^ ervan hetzij de eerste uitgang hetzij de tweede 30 uitgang van de logische poort met een eerste knooppunt verbinden voor het op het eerste knooppunt opwekken van een geïnverteerd somsignaal s7.
De voloptelschakeling volgens de uitvinding' bevat per bit van. een op te tellen binair getal behalve de reeds aanwezige voor het predic-tieoverdrachtsignaal aanwezige of- en en-poort slechts één verdere 35 logische poort (die in CMOS transistor techniek slechts acht transistoren hoeft te bevatten) en enkele electronische schakelaars (die elk zoals bekend een veldeffecttransistor en in CMOS techniek een parallel schakeling van een P- en een N-kanaal transistor kunnen bevatten). Het aantal nodige 8400408 PHN 10927 3 * $ conponenten is derhalve wezenlijk gereduceerd evenals de bij de volqpteller optredende vertragingstijden.
De uitvinding zal worden toegelicht aan de hand ran in tekening weergegeven uitvceringsvoorbeelden, in welke tekening : δ figuur 1 de ophouw van een deel van een volcptelschakeling volgens de uitvinding toont, figuur 2 een uitvoeringsvoorbeeld van een logische poort voor een volcptelschakeling volgens de uitvinding weergeeft, en 10 figuur 3 een predictieoverdrachts ignaalschakeling voor een volcptelschakeling volgens de uitvinding weergeeft.
In figuur 1 is een deel 10 van een volcptelschakeling volgens de uitvinding weergegeven voor het bewerken van een van de bits van de n bits binaire getallen a en b, bijvoorbeeld bit a^, b^. Voor elk 15 bit i is een in figuur 1 weergegeven schakelingsdeel 10 nodig. Het deel 10 bevat een inverterende of-poort 1 en een inverterende en-poort 3, die het geïnverteerde of-signaal a. + b. en het geïnverteerde en-signaal a." . b. genereren. Dergelijke poortschakelingen zijn op zich bekend uit de stand van de techniek. Het deel 1£ bevat verder een scroschakeling 20, 20 die volgens de uitvinding een logischs poort 5 en elektronische schakelaars 1_ en _9 bevat. Aan de logische poort 5 warden de signalen a^, b^ en ai . b± toegevoerd, waarbij cp de eerste uitgang 11 en de tweede uitgang 13 van de logische poort 5 respectievelijk de signalen 25 ^i * *χ) ' (ai + ^ ) en (a^ . . (ai + ^ ) worden opge wekt zoals verderop (aan de hand van figuur 2} zal worden toegelicht.
De uitgangen 11 en 13 zijn via schakelaars 7 en 9 roet een eerste knooppunt 15 verbonden. De schakelaars 7 en 9 worden door het overdrachtsignaal c^ en/of door diens geïnverteerde gestuurd, waardoor cp het knooppunt 15 30 het sonsignaal s^ wordt opgewekt, dat door een cp knooppunt 15 aangesloten inverter 17 wordt omgezet in het sonsignaal s^ cp een uitgang 19.
Qoa het overdrachtsignaal c^ en diens geïnverteerde cTjTj , die de schakelaars in een sondeel voor het optellen van bits van de eerstvolgende hogere orde moeten bedienen,worden het geïnverteerde of-35 signaal + b^ en en-signaal via schakelaars 21 en 23 naar een tweede knooppunt 25 toegevoerd. Cp knooppunt 25 wordt het geïnver-teerde_ overdrachtsignaal cT^j verkregen dat via een inverter 27 wordt omgezet in het overdrachtsignaal op uitgang 29.
8 4 0 0 V Λ g # EHN 10927 4 c , »
De schakelaars 9 en 21 zijn N-kanaal veHeffecttransistoren, die door het overdrachtsignaal. woeden bestuurd, terwijl de schakelaars 7 en 23 een parallelschakeling is van een N- en een P-kanaal veldeffecttransistor, waarvan de N- respectievelijk de P-kanaal trans is-5 tor door het geïnverteerde overdrachtsignaal c. respectievelijk het overdrachtsignaal c^ wordt bestuurd.
In figuur 2 is een logische poort 5 voor een voloptelschake-ling _10 uit figuur 1 -weergegeven. De poort 5 is opgebouwd met complementaire veldeffecttransistoren en bevat in een ingangsdeel 30 en een 10 inverter 40 aan de uitgang, die eveneens, in figuur 1 is weergegeven.
Het ingangsdeel 30 bevat een serieschakeling van twee P-kanaal transis-toren 31, 32 die door de signalen a^ en worden gestuurd en waaraan een derde P-kanaal transistor 33 parallel is geschakeld, die door het geïnverteerde en-signaal a^ . b^ wordt gestuurd. Het ingangsdeel 3Q 15 bevat verder twee parallel geschakelde N-kanaal trans is toren 34, 35, die door de signalen ai en b^ worden gestuurd en die in serie staan met een derde N-kanaal transistor 36, die door het geïnverteerde en-signaal a^ . wordt gestuurd. Het verbindingspunt tussen de N- en P-kanaal transistoren 32, 33, 34, 35 vormt de eerste uitgang 11 van de logische 20 poort 5, die verder een op zich bekende inverter 40 met complementaire transistoren 37, 38 bevat, waarvan, de ingang op de eerste uitgang 11 is aangesloten en waarvan de uitgang de tweede uitgang 13 van de logische poort 5 vormt. Op de eerste respectievelijk de tweede uitgang 11 - respectievelijk 13 wordt het signaal 25 ' _ (a. . b. ) . (a. + b. ) respectievelijk (a. . b. ) . (a. + b. )
X X X X 1 X* 1 X
opgewekt.
In figuur 3 is een predictieoverdrachtsignaalschakeling 50 30 voor een voloptelschakeling volgens de uitvinding weergegeven. Aan de schakeling 50 worden in. een n-bit voloptelschakeling de geïnverteerde of- en en-signalen + b^ en a^ . b_^ . toegevoerd, waaruit een predictieoverdrachtsignaal cn+^ is af te leiden. Er geldt nartelijk dat :
C1 a0 * bo + C0 * ^a0 + V a0 + b0 + C0 * ^a0 ’ V
35 c2 = êij + bj + c1 . (a^ . ^ ) c3 = a2 + b2 + c2 . (a2 , b2 ) enz.
8 4 0 0 4 0 8 ΕΗΝ 10927 5 *·* Λ * 9
Zoals uit liet voorgaande reeds duidelijk is is de predictieoverdracht-s ignaalschakeling 50 voor de voloptelschakeling volgens de uitvinding bij voorkeur met complementaire veldeffecttransistoren met geïsoleerde stuurelektroden uitgevoerd.
5 Voor een vier bits predictieoverdrachtsignaalschakeling geldt nu het volgende : de signalen a7”T”b7 respectievelijk + b/ worden reeds in de schakeling volgens figuur 1 aan de uitgangen van de poorten 1 en 3 opgewekt 0 ^ i ^ 3. In de praktijk worden op eenvoudige wijze boven-10 staande logische formules gerealiseerd door de producten a~T"b7 van de bits van de ingangssignalen a^, b^ in cpklimmende significantie aan de ingangen van de in serie geschakelde N-kanaal transistoren 52-55 toe te voeren, terwijl de scranan a^ + b^ van deze bits In opklimrende significantie worden toegevoerd aan de N-kanaal transistoren 56-59, waar-15 van elk parallel aan een telkens grotere deel van deze serieschakeling is aangesloten. Aan transistor 50 wordt een geïnverteerd (carry-in) overdrachtsignaal Cq toegevoerd. Op de verbinding tussen transistor 50 en een P-kanaal veldeffecttransistor 60 wordt nu het predictieover-drachtsignaal (carry-lock-ahead signaal) c^ opgewekt, dat via een op 20 zich bekende inverter 70 (bevattende een F- en een N-kanaal veldeffect-transistor) in een geïnverteerd predictieoverdrachtsignaal omgezet, dat eventueel als ingangssignaal aan een volgende in cascade geschakelde volcpteller kan warden toegevoerd.
25 30 35 8400408
Claims (8)
1. Logische voloptelschakeling voor het optellen van twee uit n bits bestaande binaire getallen a en b, waarbij n een natuurlijk getal is groter of gelijk aan 2, bevattende voor elk bit a^ ^ van de getallen a en b met 0 ^i ^ n een inverterende of- en een inverterende 5 en-poort, waaraan de bitsignalen ai en ^ worden toegevoerd voor het vormen van'een geïnverteerd of-signaal a~+_bi en een geïnverteerd en-signaal . b^ , en een samschakeling voor het vormen van een sanr signaal s^ uit de bitsignalen a^ en b^ en uit een bijbehorend overdracht-signaal c. en/of diéns geïnverteerde c7 T welke voloptelschakeling verder ·*· X 10 bevat een predictieoverdrachtsignaalschakeling voor het uit alle geïnverteerde of- en en-signalen a~T~b7 en-a~T~b~ met 0<i<n genereren van een predictieoverdrachtsignaal c «j met significantie n+1, net het kenmerk, dat elke sonschakeling een logische poort, waaraan de bitsignalen ai en b^ en het geïnverteerde en-signaal aT-ΓΈ7 worden 15 toegevoerd voor het vormen op een eerste uitgang ervan van een logisch signaal ai * ^i * ^ai + ^i) en ^iens geïnverteerde logische signaal a. . b. . (a. + b.) cp een tweede uitgang ervan, en elektronische 20. i r ï schakelaars bevat, die onder besturing van het overdrachtsignaal ci en/of de geïnverteerde cT ervan hetzij op de eerste uitgang hetzij de tweede uitgang van de logische poort met een eerste knooppunt verbinden voor het op het eerste knooppunt opwekken van een geïnverteerd som-25 signaal sT.
2. Logische voloptelschakeling volgens conclusie 1, met het ken merk, dat de voloptelschakeling een overdrachtsignaalschakeling bevat voor het genereren van een geïnverteerd overdrachtsignaal cT^j uit het of-signaal a^ + b^ het en-signaal en het overdrachtsignaal 30 ci en/of de geïnverteerde ci ervan, welke overdrachtsignaalschakeling elektronische schakelaars bevat, die onder besturing van het overdrachtsignaal c^ en/of diens geïnverteerde c7 hetzij de uitgang van de inverterende of-poort hetzij de uitgang van de inverterende en-poort met een tweede knooppunt verbinden, waarbij op het tweede knooppunt het geïn-35 verteerde overdrachtsignaal cT^j wordt gegenereerd.
3. Logische voloptelschakeling volgens conclusie 2, waarbij de voloptelschakeling met complementaire veldeffecttrans is toren met geïsoleerde stuurelektrode is uitgevoerd, met het kenmerk, dat de elek- 8400408 « * · ® c FHN 10927 7 tronische schakelaars samen vier N-kanaal veMeffecttransistoren bevatten, waarvan een eerste respectievelijk tweede transistor de tweede respectieveli jk eerste uitgang van de logische poort met het eerste knooppunt verbindt en de derde respectievelijk vierde transistor de uit- 5 gang van de inverterende of-poort respectievelijk de uitgang van de inverterende en-poort met het tweede knooppunt verbindt, waarbij de eerste en de derde transistor met het overdrachtsignaal c^ en de tweede en de vierde transistor net het geïnverteerde overdrachtsignaal c7 worden gestuurd.
4. Logische volopteischakeling volgens conclusie 3, net het ken merk, dat zovel aan de tweede als aan de vierde transistor een P-kanaal veldeffecttransistar parallel is geschakeld, die met het overdrachtsignaal c^ wordt gestuurd.
5. Logische volopteischakeling volgens conclusie 3, met het 15 kenmerk, dat twee in serie staande invertoren qp het tweede knooppunt zijn aangesloten voor het respectievelijk qp de uitgangen ervan leveren van een overdrachtsignaal ci+1 en het geïnverteerde overdrachtsignaal cT^j met significantie i+1.
6. Logische volopteischakeling volgens een der conclusies 3, 4 20 of 5, met het kenmerk, dat dè logische poort bevat : een serieschakeling van twee P-kanaal transistoren, die de bitsignalen en qp hun stuur-elektroden ontvangen, een verdere P-kanaal transistor, die parallel aan de twee P-kanaal transistoren is geschakeld en die op diens stuurelektrode het geïnverteerde en-signaal a^ . ontvangt, een parallel schakeling 25 van twee N-kanaal transistoren, die in serie staat met de parallel schakeling van de P-kanaal transistoren, welke N-kanaal transistor op hun stuurelektrode de bitsignalen en b^ ontvangen, en een verdere N-kanaal transistor bevat die in serie met de twee parallel geschakelde N-kanaal transistoren staat en die op diens stuurelektrode het geïnverteerde en- 30 signaal ontvangt, waarbij de logische poort verder een uit een P- en een N-kanaal opgebouwde inverter bevat, waarvan de stuurelektrode qp het knooppunt tussen de eerst-gencemde P- en N-kanaal transistoren is aangesloten, dat de eerste uitgang van de logische poort vormt, waarbij de uitgang van de inverter de tweede uitgang van de logische poort is.
7. logische volopteischakeling volgens een der voorgaande con clusies, met het kenmerk, dat de predictieoverdrachtsignaalschakeling een serieschakeling van transistoren bevat, aan stuurelektroden waarvan de en-signalen in opklimmende significantie worden toegevoerd, . 84 0 G 4 0 8 «* ΕΉΝ 10927 8 v V terwijl de transistor, die aan diens stuurelektrode het en-signaal Sq . bQ met de laagste significantie 0 ontvangt, in serie is geschakeld met een overdrachts trans is tor, die op diens stuurelektrode het overdrachtsignaal cQ met significantie 0 ontvangt, waarbij aan elke deelserieschakeling 5 van de overdrachts trans is tor en m verdere trans is toren uit de eerst genoemde serieschakeling één transistor parallel is geschakeld, waarbij m elke waarde vanaf 1 tot n aanneemt, welke transistor tiet of-signaal a^ + b[)_1 aan. diens stuurelektrode ontvangt.
8. Logische voloptelschakeling volgens conclusie 7, met het ken merk, dat de in de predictieoverdrachtsignaalschakeling in serie- en parallel aangesloten trans is toren N-kanaal veldeffecttransistoren zijn, die in serie met een enkele P-kanaal veldeffecttrans istor tussen twee voedingsklëmmen zijn aangesloten. 15 20 25 30 35 8400408
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NL8400408A NL8400408A (nl) | 1984-02-09 | 1984-02-09 | Logische optelschakeling. |
US06/698,055 US4730266A (en) | 1984-02-09 | 1985-02-04 | Logic full adder circuit |
IE283/85A IE57290B1 (en) | 1984-02-09 | 1985-02-06 | Logic adder circuit |
KR1019850000755A KR930000207B1 (ko) | 1984-02-09 | 1985-02-06 | 논리 전가산기 회로 |
JP60021596A JPS60181925A (ja) | 1984-02-09 | 1985-02-06 | 論理全加算回路 |
CA000473774A CA1229172A (en) | 1984-02-09 | 1985-02-07 | Logic adder circuit |
DE8585200134T DE3581094D1 (de) | 1984-02-09 | 1985-02-07 | Logische addierschaltung. |
EP85200134A EP0155019B1 (en) | 1984-02-09 | 1985-02-07 | Logic adder circuit |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NL8400408 | 1984-02-09 | ||
NL8400408A NL8400408A (nl) | 1984-02-09 | 1984-02-09 | Logische optelschakeling. |
Publications (1)
Publication Number | Publication Date |
---|---|
NL8400408A true NL8400408A (nl) | 1985-09-02 |
Family
ID=19843459
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
NL8400408A NL8400408A (nl) | 1984-02-09 | 1984-02-09 | Logische optelschakeling. |
Country Status (8)
Country | Link |
---|---|
US (1) | US4730266A (nl) |
EP (1) | EP0155019B1 (nl) |
JP (1) | JPS60181925A (nl) |
KR (1) | KR930000207B1 (nl) |
CA (1) | CA1229172A (nl) |
DE (1) | DE3581094D1 (nl) |
IE (1) | IE57290B1 (nl) |
NL (1) | NL8400408A (nl) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0218071B1 (de) * | 1985-09-30 | 1993-02-17 | Siemens Aktiengesellschaft | Addierzelle für Carry-Ripple-Addierer in CMOS-Technik |
DE3687408D1 (de) * | 1985-09-30 | 1993-02-11 | Siemens Ag | Mehrstelliger carry-ripple-addierer in cmos-technik mit zwei typen von addiererzellen. |
US4831578A (en) * | 1985-11-25 | 1989-05-16 | Harris Semiconductor (Patents) Inc. | Binary adder |
US4766565A (en) * | 1986-11-14 | 1988-08-23 | International Business Machines Corporation | Arithmetic logic circuit having a carry generator |
US4893269A (en) * | 1988-04-29 | 1990-01-09 | Siemens Aktiengesellschaft | Adder cell for carry-save arithmetic |
US5130575A (en) * | 1989-09-20 | 1992-07-14 | International Business Machines Corporation | Testable latch self checker |
US5479356A (en) * | 1990-10-18 | 1995-12-26 | Hewlett-Packard Company | Computer-aided method of designing a carry-lookahead adder |
JPH04172011A (ja) * | 1990-11-05 | 1992-06-19 | Mitsubishi Electric Corp | 半導体集積回路 |
US5208490A (en) * | 1991-04-12 | 1993-05-04 | Hewlett-Packard Company | Functionally complete family of self-timed dynamic logic circuits |
US5389835A (en) * | 1991-04-12 | 1995-02-14 | Hewlett-Packard Company | Vector logic method and dynamic mousetrap logic gate for a self-timed monotonic logic progression |
US5250860A (en) * | 1992-06-25 | 1993-10-05 | International Business Machines Corporation | Three-level cascode differential current switch |
US5740201A (en) * | 1993-12-10 | 1998-04-14 | International Business Machines Corporation | Dual differential and binary data transmission arrangement |
US6088763A (en) * | 1998-03-16 | 2000-07-11 | International Business Machines Corporation | Method and apparatus for translating an effective address to a real address within a cache memory |
JP3264250B2 (ja) | 1998-07-10 | 2002-03-11 | 日本電気株式会社 | 加算回路 |
WO2008038387A1 (fr) * | 2006-09-28 | 2008-04-03 | Fujitsu Limited | Circuit à retenue anticipée, circuit de génération de retenue, procédé de retenue anticipée et procédé de génération de retenue |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3932734A (en) * | 1974-03-08 | 1976-01-13 | Hawker Siddeley Dynamics Limited | Binary parallel adder employing high speed gating circuitry |
US3970833A (en) * | 1975-06-18 | 1976-07-20 | The United States Of America As Represented By The Secretary Of The Navy | High-speed adder |
US4052604A (en) * | 1976-01-19 | 1977-10-04 | Hewlett-Packard Company | Binary adder |
JPS55136726A (en) * | 1979-04-11 | 1980-10-24 | Nec Corp | High voltage mos inverter and its drive method |
JPS5731042A (en) * | 1980-07-31 | 1982-02-19 | Toshiba Corp | Multiplaying and dividing circuits |
EP0052157A1 (de) * | 1980-11-15 | 1982-05-26 | Deutsche ITT Industries GmbH | Binärer MOS-Carry-Look-Ahead-Paralleladdierer |
US4417314A (en) * | 1981-07-14 | 1983-11-22 | Rockwell International Corporation | Parallel operating mode arithmetic logic unit apparatus |
US4425623A (en) * | 1981-07-14 | 1984-01-10 | Rockwell International Corporation | Lookahead carry circuit apparatus |
JPS58211252A (ja) * | 1982-06-03 | 1983-12-08 | Toshiba Corp | 全加算器 |
US4504924A (en) * | 1982-06-28 | 1985-03-12 | International Business Machines Corporation | Carry lookahead logical mechanism using affirmatively referenced transfer gates |
-
1984
- 1984-02-09 NL NL8400408A patent/NL8400408A/nl not_active Application Discontinuation
-
1985
- 1985-02-04 US US06/698,055 patent/US4730266A/en not_active Expired - Fee Related
- 1985-02-06 KR KR1019850000755A patent/KR930000207B1/ko not_active IP Right Cessation
- 1985-02-06 IE IE283/85A patent/IE57290B1/en not_active IP Right Cessation
- 1985-02-06 JP JP60021596A patent/JPS60181925A/ja active Granted
- 1985-02-07 DE DE8585200134T patent/DE3581094D1/de not_active Expired - Lifetime
- 1985-02-07 EP EP85200134A patent/EP0155019B1/en not_active Expired - Lifetime
- 1985-02-07 CA CA000473774A patent/CA1229172A/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
EP0155019A1 (en) | 1985-09-18 |
IE850283L (en) | 1985-08-09 |
IE57290B1 (en) | 1992-07-15 |
JPH0438009B2 (nl) | 1992-06-23 |
EP0155019B1 (en) | 1990-12-27 |
KR930000207B1 (ko) | 1993-01-14 |
DE3581094D1 (de) | 1991-02-07 |
US4730266A (en) | 1988-03-08 |
CA1229172A (en) | 1987-11-10 |
KR850006089A (ko) | 1985-09-28 |
JPS60181925A (ja) | 1985-09-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
NL8400408A (nl) | Logische optelschakeling. | |
US4573137A (en) | Adder circuit | |
US4761760A (en) | Digital adder-subtracter with tentative result correction circuit | |
JPH0479013B2 (nl) | ||
US4441158A (en) | Arithmetic operation circuit | |
US4556948A (en) | Multiplier speed improvement by skipping carry save adders | |
US5070471A (en) | High speed multiplier which divides multiplying factor into parts and adds partial end products | |
US4660165A (en) | Pyramid carry adder circuit | |
US5477480A (en) | Carry look ahead addition method and carry look ahead addition device | |
US4122527A (en) | Emitter coupled multiplier array | |
US5434810A (en) | Binary operator using block select look ahead system which serves as parallel adder/subtracter able to greatly reduce the number of elements of circuit with out sacrifice to high speed of computation | |
US5027311A (en) | Carry select multiplexer | |
JPS61229122A (ja) | 2進減算器 | |
US7024445B2 (en) | Method and apparatus for use in booth-encoded multiplication | |
US5463573A (en) | Multivalued subtracter having capability of sharing plural multivalued signals | |
EP0147836B1 (en) | Precharge-type carry chained adder circuit | |
US5095455A (en) | Binary multiplier circuit with improved inputs | |
JPH01180626A (ja) | 優先順位分解器 | |
JPH07113885B2 (ja) | マルチビット・ディジタル加算器 | |
EP0344226B1 (en) | High-speed digital adding system | |
US5130944A (en) | Divider circuit adopting a neural network architecture to increase division processing speed and reduce hardware components | |
SU1589269A1 (ru) | Комбинационный сумматор | |
KR950015178B1 (ko) | 캐리 체인형 가산기 | |
JPH04283829A (ja) | 全加算器 | |
US6301597B1 (en) | Method and apparatus for saturation in an N-NARY adder/subtractor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A1B | A search report has been drawn up | ||
BV | The patent application has lapsed |