DE3741752A1 - Digitale begrenzerschaltung - Google Patents
Digitale begrenzerschaltungInfo
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- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
- H04N5/20—Circuitry for controlling amplitude response
- H04N5/205—Circuitry for controlling amplitude response for correcting amplitude versus frequency characteristic
- H04N5/208—Circuitry for controlling amplitude response for correcting amplitude versus frequency characteristic for compensating for attenuation of high frequency components, e.g. crispening, aperture distortion correction
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- H03G11/00—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general
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Description
Die Erfindung betrifft eine digitale Begrenzerschaltung,
insbesondere zur Begrenzung der Amplitude eines Videosignals
mit korrigierter Apertur.
Fig. 1 zeigt eine herkömmliche Schaltung zur Verarbeitung
eines beispielsweise von einer Videokamera stammenden Video
signals. Ein Eingangs-Videosignal Si wird in einem Analog-
Digital-Wandler 31 in ein Digitalsignal mit 8 Bit pro
Abtastprobe umgewandelt. Dieses binäre 8-Bit-Videosignal
wird einer Addierschaltung 32 sowie einer Schaltung 33 zur
Erzeugung eines Apertur-Korrektursignals zugeführt. Ein von
dieser abgegebenes binäres Offset-Apertur-Signal S AP mit 8
Bit wird ebenfalls der Addierschaltung 32 zugeführt und in
dieser zu dem Videosignal addiert, so daß ein 9-Bit-Video
signal entsteht, dessen Kantenbereiche betont sind. Es sei
hier angenommen, daß ein Bereich des 8-Bit-Videosignals, der
sich beispielsweise von "00" bis "FF" (hexadezimal)
erstreckt, einem sich von "80" bis "180" (hexadezimal)
erstreckenden Bereich des 9-Bit-Videosignals entspricht.
Es ist deshalb möglich, daß das durch Addition des Apertur-
Korrektursignals S AP zu dem 8-Bit-Videosignal entstehende
9-Bit-Videosignal außerhalb des Bereichs von "80" bis "180"
liegt. Außerdem sind nachgeordnete Schaltungen vorgesehen,
die lediglich 8-Bit-Datenwörter verarbeiten können, die dem
Datenformat des originalen digitalen Videosignals entspre
chen, so daß der durch die Addition der Daten entstandene
"Überschuß" begrenzt werden muß, falls er außerhalb des
zulässigen Bereichs liegt. Zur Bezeichnung dieses Überschu
ßes wird im folgenden auch der Ausdruck "überschreitender
Teil" verwendet.
Zu diesem Zweck wird das 9-Bit-Videosignal von der Addier
schaltung 32 aus einem digitalen Begrenzer 34 zugeführt, in
dem der außerhalb des Bereichs von "80" bis "180" liegende
Teil der Daten amplitudenbegrenzt wird, so daß man 8-Bit-
Datenwörter im Bereich von "00" bis "FF" gewinnt.
Das 8-Bit-Videosignal des digitalen Begrenzers wird, z. B.
über eine Gamma-Korrekturschaltung 35 zur Verarbeitung von
8-Bit-Daten, einem Digital-Analog-Wandler 36 zugeführt, der
ein analoges Videosignal S o abgibt.
Der digitale Begrenzer 34 von Fig. 1 kann eine Schaltung
sein, die eine solche Begrenzung durchführt, daß Datenwör
ter, die größer sind als "180" (hexadezimal), einfach durch
das größtmögliche 8-Bit-Datenwort, d. h. durch "11111111" und
Datenwörter, die kleiner sind als "80", durch das kleinst
mögliche 8-Bit-Datenwort, d. h. durch "00000000" ersetzt
werden. Wenn das so begrenzte Digitalsignal einer Digital-
Analog-Wandlung unterzogen wird, werden in dem ausgegebenen
Analogsignal jedoch hochfrequente Komponenten erzeugt. Falls
in der hinteren Stufe des Digital-Analog-Wandlers eine
Interpolationsschaltung mit "null-dimensionaler" Haltewir
kung verwendet wird, können außerdem aufgrund der von der
Gruppenverzögerung-Charakteristik des Interpolationsfilters
verursachte Phasendrehung möglicherweise in dem Ausgangs
signal Störungen, z. B. Überschwingen, auftreten, falls ein
Signal mit bestimmten Frequenzkomponenten zugeführt wird.
Als digitaler Begrenzer 34 kann auch eine Anordnung in
Betracht gezogen werden, die aus Umwandlungstabellen
besteht, die z. B. in einem ROM oder dgl. gespeichert sind
und eine Eingangs-Ausgangs-Kennlinie (Begrenzerkennlinie)
besitzen, wie sie in Fig. 2 gezeigt ist. Man erkennt aus
Fig. 2, daß der Verlauf der Kurve in der Nähe des Nähe des
oberen Grenzwerts "FF" in Weiß-Richtung und des unteren
Grenzwertes "00" in Schwarz-Richtung verrundet ist, so daß
Überschwingen und Unterschwingen, wie sie bei dem oben
erwähnten digitalen Begrenzer durch das nach der Digital-
Analog-Wandlung wirksame Interpolationsfilter verursacht
werden, unterdrückt werden. Somit wird das Videosignal einer
sogenannten weichen Begrenzung unterzogen.
Bei der vorangehend beschriebenen Anordnung zur weichen
Begrenzung werden die Datenwörter, die zwar noch zwischen
dem oberen und dem unteren Grenzwert, jedoch bereits in der
Nähe dieser Grenzwerte liegen, ebenfalls komprimiert, so daß
die Linearität der Kennlinie beeinträchtigt wird.
Es ist dementsprechend Aufgabe der Erfindung, einen digita
len Begrenzer zu schaffen, der die vorangehend vorgetragenen
Nachteile des Standes der Technik vermeidet und mit dem sich
eine gute weiche Begrenzung durchführen läßt.
Diese Aufgabe wird, ausgehend von einer digitalen Begrenzer
schaltung zur Begrenzung eines digitalen (n + 1)-Bit-Eingangs
signals Bits (n = positive ganze Zahl) derart, daß ein
digitales n-Bit-Ausgangssignal erzeugt wird, mit
- (a) einem Eingangsanschluß (1), dem das digitale (n + 1)-Bit-Eingangssignal zuführbar ist,
gelöst durch
- (b) eine mit den dem höchstwertigen Bit und dem zweit höchstwertigen Bit entsprechenden Komponenten des digitalen Eingangssignals beaufschlagte Signalpegel-Detektoreinrich tung, die feststellt, ob der Pegel L des digitalen Eingangs signals innerhalb des Bereichs 2 n L < 2 n + 1 + 2 n liegt,
- (c) eine mit dem Ausgangssignal der Signalpegel-Detek toreinrichtung beaufschlagte Schaltsignalgeneratorein richtung zur Erzeugung eines Umschaltsignals,
- (d) eine Digitalsignal-Wandlereinrichtung zur Umwand lung des digitalen (n + 1)-Bit-Eingangssignals in ein umgewandeltes Digitalsignal mit n Bit,
- (e) eine Einrichtung zur Erzeugung eines modifizierten Signals, das zusammengesetzt ist aus einem Digitalsignal, das einen der möglichen Extremwerte eines n-Bit-Digitalsignals hat und einem Digitalsignal, das gleich dem Mittelwert aus dem Extremwert und dem umgewandelten Digitalsignal ist und
- (f) eine durch das genannte Umschaltsignal gesteuerte Wähleinrichtung (11) zur Auswahl entweder des modifizierten Signals oder des umgewandelten Signals und zur Ausgabe des gewünschten digitalen n-Bit-Ausgangssignals.
Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfin
dung sind in den Unteransprüchen angegeben.
Im folgenden sei die Erfindung anhand Zeichnungen, in denen
gleiche oder einander entsprechende Teile durchgehen mit
denselben Bezugszeichen versehen sind, näher erläutert:
Fig. 1 zeigt ein Blockschaltbild einer bekannten
Videosignal-Verarbeitungsschaltung,
Fig. 2 zeigt die Eingangs-Ausgangs-Kennlinie eines
digitalen Begrenzers,
Fig. 3 zeigt ein Blockschaltbild eines Ausführungs
beispiels einer Videosignal-Verarbeitungs
schaltung gemäß der Erfindung,
Fig. 4A bis 4L zeigen Diagramme und veranschaulichen
die Verarbeitung eines Eingangssignals durch
die Schaltung von Fig. 3,
Fig. 5 zeigt ein Diagramm, das die Modifizierung der
überschüssigen Daten veranschaulicht,
Fig. 6 zeigt ein Blockschaltbild eines des zweiten
Ausführungsbeispiels der Erfindung,
Fig. 7 zeigt Kennlinien (Dämpfungs- und Verzögerungs
kennlinien) eines Interpolationsfilters,
Fig. 8 zeigt Kennlinien (Frequenz-Kennlinien) eines
Tiefpaßfilters,
Fig. 9 zeigt ein Blockschaltbild einer praktisch aus
geführten Schaltung des in Fig. 6 dargestellten
zweiten Ausführungsbeispiels,
Fig. 10A bis 10J zeigen Zeitdiagramme von Wellenformen
der an Punkten A bis J in Fig. 9 auftretenden
Signale.
Anhand von Fig. 3 sei ein erstes Ausführungsbeispiel
eines digitalen Begrenzers gemäß der Erfindung beschrieben:
Mit 1 ist ein Eingangsanschluß bezeichnet, dem ein
Neun-Bit-Videosignal S ID zugeführt wird, das z. B. von
dem Addierer 32 der Schaltung von Fig. 1 stammt.
Jedes Bit des dem Eingangsanschluß 1 zugeführten Video
signals S ID wird dem D-Eingang eines von neun D-Flip-Flops
zugeführt, die einen Signal-Selektor 2 bilden.
Von den an den Ausgängen der Flip-Flops auftretenden Signalen
liefert der Signal-Selektor 2 an einen seiner Ausgangs
anschlüsse ein 8-Bit-Signal S 2′, das aus Daten-Bits ge
bildet ist, die alle auf den selben Wert gesetzt sind
wie der Wert des höchstwertigen Bit (MSB), d. h. des neunten
Bit des Videosignals S ID . Dieses 8-Bit-Signal S 2′ wird
einem festen Kontakt L eines Schalters 3 zugeführt.
Es hat den Wert "11111111" (entspricht Hexadezimal "FF"),
wenn das MSB der Daten des Videosignals S ID den hohen
Pegelwert, d. h. den Wert "1" hat, hingegen den Wert
"00000000" (entsprechend Hexadezimal "00"), wenn das
MSB der Daten des Videosignals S ID seinen niedrigen Pegel,
d. h. den Wert "0" hat. Mit anderen Worten, das Signal S 2′
wird in Abhängigkeit von dem Wert des MSB des Videosignals
S ID auf den höchsten oder den niedrigsten Wert des
8-Bit-Datenworts gesetzt. An seinem anderen Ausgangs
anschluß liefert der Signal-Selektor 2 ein 8-Bit-Signal
S 2, das aus acht Daten-Bits besteht, die von Komponenten
des 9-Bit-Videosignals S ID mit Ausnahme von dessen
zweithöchstwertigen Bit 2 SB (dem 8. Bit) gebildet sind.
Das 8-Bit-Signal S 2 wird einem festen Kontakt H des
Schalters 3 zugeführt. Das Signal S 2 ist derart gewandelt,
daß der Bereich des 9-Bit-Videosignals S DI von "80" bis
"180" (genau "17F") dem Bereich des 8-Bit-Datenworts von
"00" bis "FF" entspricht.
Der Bereich "80" bis "17F" des 9-Bit-Datenworts kann
im Binär-Kode ausgedrückt werden als "010000000" bis
"101111111", so daß die 8-Bit-Datenwörter, die von
den acht Bits mit Ausnahme des zweithöchstwertigen Bit
2 SB jedes der 9-Bit-Datenwörter gebildet werden,
von "00000000" bis "11111111" oder von "00" bis "FF"
Hexadezimal reichen.
Das Ausgangssignal S 3 des Schalters 3 wird dem
D-Eingang eines D-Flip-Flops 4 zugeführt.
Das an dem Ausgang Q dieses D-Flip-Flops 4 auftretende
Signal, das mit S 4 bezeichnet ist, wird einem festen
Kontakt H eines Schalters 5 zugeführt.
Das an dem zweitgenannten Ausgang des Signal-Selektors 2
auftretende Signal S 2 wird ferner einem Pegeleinsteller 6
zugeführt, in dem sein Signalpegel auf die Hälfte ver
ringert wird. Anschließend wird es einem festen Kontakt L
eines Schalters 7 zugeführt. Außerdem wird das Signal S 2
über einen Inverter 8 einem weiteren Pegeleinsteller 9
zugeführt, der seinen Signal-Pegel auf die Hälfte redu
ziert. Sodann wird das Signal S 2 mit halbem Pegel über
einen Inverter 10 einem festen Kontakt H des Schalters
7 zugeführt. Dem Schalter 7 wird außerdem das Signal S 2′
mit dem niedrigen oder hohen Pegel, das an dem erstge
nannten Ausgang des Signalselektors 2 auftritt, als Um
schaltesignal SW 1 zugeführt. Der Schalter 7 wird auf
seinen Kontakt H geschaltet, wenn das Signal S 2′ den
hohen Pegel "1" hat, hingegen auf den Kontakt L, wenn
das Signal S 2′ den niedrigen Pegel "0" hat.
Wenn das höchstwertige Bit MSB (das neunte Bit) des Video
signals S ID den niedrigen Pegelwert "0" hat, wird auch
das Umschaltesignal SW 1 auf den niedrigen Pegel "0"
gesetzt, so daß der Schalter 7 mit dem Kontakt L verbunden
wird. Infolgedessen gibt der Schalter 7 an seinem Ausgang
ein Signal S 7 ab, das gleich dem Signal ist, dessen Pegel
halb so groß ist wie der des Signals S 2, d. h. ein Daten
wort, das einen Mittelwert zwischen dem unteren Grenz
wert "00000000" ("00" Hexadezimal) des 8-Bit-Datenworts
und dem Signal S 2 darstellt.
Wenn hingegen das höchstwertige Bit MSB (das neunte Bit)
des Videosignals S ID seinen hohen Pegel "1" hat, wird
das Umschaltesignal SW 1 ebenfalls auf den hohen Pegel "1"
gesetzt, so daß der Schalter 7 mit dem Kontakt H verbunden
wird. Infolgedessen liefert der Schalter 7 an seinem Aus
gang das Signal S 7, das durch Invertierung des Signals
S 2, Halbieren seines Pegels und nochmaliges Invertieren
gewonnen wird, d. h. ein Datenwort, das einen Mittelwert
kennzeichnet zwischen dem oberen Grenzwert "11111111"
("FF" Hexadezimal) und dem Signal S 2.
Das Ausgangssignal S 7 des Schalters 7 wird einem festen
Kontakt L des Schalters 5 zugeführt. Das Ausgangssignal S 5
des Schalters 5 wird einem festen Kontakt H eines Schalters
11 zugeführt.
Das Ausgangssignal S 7 des Schalters 7 wird ferner dem
D-Eingang eines D-Flip-Flops 12 zugeführt. Das an dem
Ausgang Q des Flip-Flops 12 auftretende Signal wird dem
D-Eingang eines Flip-Flops 13 zugeführt. Das am Ausgang Q
des Flip-Flops 13 auftretende Signal S 13 wird einem
festen Kontakt L des Schalters 11 zugeführt. Das Ausgangs
signal des Schalters 11 wird einem Ausgangsanschluß 14
als Ausgangs-Videosignal S OD zugeführt.
Das MSB (das neunte Bit) und das 2 SB (das achte Bit)
des an dem Anschluß 1 anliegenden Videosignals S ID werden
einem Exclusiv-ODER-Glied 15 zugeführt, das im folgenden
vereinfacht als EX-OR-Glied bezeichnet wird).
Das Ausgangssignal S 15 des EX-OR-Glieds 15 hat den hohen
Pegel "1", wenn für das Videosignal S ID gilt "0100000000"
≦ S ID < "1100000000" (Hexadezimal "80" ≦ S ID < "180"),
hingegen den niedrigen Pegel "0", wenn das Signal S ID
diese Bedingung nicht erfüllt.
Das Ausgangssignal S 15 des EX-OR-Glieds 15 wird dem
D-Eingang eines D-Flip-Flops 21 zugeführt, das
Bestandteil einer Schaltung 20 zur Erzeugung von Um
schaltesignalen ist. Das an dem Q-Ausgang des Flip-Flops
21 auftretende Signal wird dem D-Eingang eines D-Flip-Flops
22 zugeführt. Das Ausgangssignal S 15 des EX-OR-Glieds 15
und die Signale, die an den Q-Ausgängen der Flip-Flops 21
und 22 auftreten, werden einem ODER-Glied 23 zugeführt,
dessen Ausgangssignal das Umschaltesignal SW 2 des Schalters
3 bildet. Der Schalter 3 ist mit dem Kontakt H verbunden,
wenn das Umschaltesignal SW 2 seinen hohen Pegel "1" hat,
hingegen mit dem Kontakt L, wenn das Umschaltesignal SW 2
den niedrigen Pegel "0" hat.
Das Ausgangssignal S 15 des EX-OR-Glieds 15 sowie ein Signal,
das an dem invertierenden Ausgang des Flip-Flops 21
auftritt, werden einem NAND-Glied 24 zugeführt. Das
Ausgangssignal dieses NAND-Glieds 24 wird dem D-Eingang
eines D-Flip-Flops 25 zugeführt, das an seinem Q-Ausgang
ein Signal liefert, das dem Schalter 5 als Umschalte
signal SW 3 dient. Der Schalter 5 ist mit dem Kontakt H
verbunden, wenn das Umschaltesignal SW 3 seinen hohen
Pegel "1" hat, hingegen mit dem Kontakt L, wenn das
Umschaltsignal SW 3 den niedrigen Pegel "0" hat.
Das an dem Q-Ausgang des Flip-Flops 21 auftretende Signal
und das an dem invertierenden Ausgang des Flip-Flops 22
auftretende Signal werden einem ODER-Glied 26 zugeführt.
Dessen Ausgangssignal wird dem D-Eingang eines D-Flip-Flops
27 zugeführt. Das an dem Ausgang Q des Flip-Flops 27 auf
tretende Signal bildet das Umschaltsignal SW 4 des Schalters
11. Somit ist der Schalter 11 mit dem Kontakt H verbunden,
wenn das Umschaltsignal SW 4 den hohen Pegel "1" hat,
hingegen mit dem Kontakt "L", wenn das Umschaltsignal SW 4
den niedrigen Pegel "0" hat.
Im folgenden sei nun ein Fall betrachtet, in dem das in
Fig. 4A dargestellte Videosignal S ID dem Eingang 1
der vorangehend beschriebenen Videosignal-Verarbeitungs
schaltung von Fig. 1 zugeführt wird.
Es sei zunächst angenommen, daß die durch "x" bezeichneten
Abschnitte in dem Signal S ID von Fig. 4 "A" diejenigen
sind, die der Beziehung "0100000000" ≦ S ID < "1100000000"
("Hexadezimal "80" ≦ S ID < "180") nicht entsprechen und
als amplitudenbegrenzte Abschnitte der Amplitudenbegrenzung
unterworfen werden. Das Ausgangssignal S 15 des EX-OR-Glieds
15 hat dann bei den mit "x" gekennzeichneten Abschnitten
des Signals S ID den niedrigen Pegel "0" und in den
anderen Abschnitten den hohen Pegel "1", wie in Fig. 4B
dargestellt. Infolgedessen hat das von dem ODER-Glied 23
an den Schalter 3 gelieferte Umschaltsignal SW 2 die in
Fig. 4C gezeigte Form, das von dem Flip-Flop 25 an den
Schalter 5 gelieferte Umschaltsignal SW 3 die in Fig. 4D
gezeigte Form und das von dem Flip-Flop 27 an den Schalter
11 gelieferte Umschaltsignal SW 4 die in Fig. 4E darge
stellte Form.
Das an dem einen Ausgang des Signal-Selektors 2 auftretende
Signal S 2 hat dieselbe Wellenform wie das Videosignal
S ID , ist gegenüber diesem jedoch, wie in Fig. 4F gezeigt,
um einen Taktimpuls verzögert. In Fig. 4F entsprechen
die durch ein gestricheltes "x" gekennzeichneten Bereiche
den amplitudenbegrenzten Abschnitten des Videosignals
S ID .
Da der Schalter 3 mit dem Kontakt H verbunden ist, wenn
das Umschaltsignal SW 2 den hohen Pegel "1" hat, hingegen
mit dem Kontakt L, wenn das Umschaltsignal SW 2 den niedrigen
Pegel "0" hat, besitzt das Ausgangssignal S 3 des Schalters
3 die in Fig. 4G dargestellte Form. Im einzelnen stimmt
das Ausgangssignal S 3 mit dem Signal S 2 überein, wenn
das Umschaltsignal SW 2 den hohen Pegel "1" hat, hingegen
mit dem Signal S 2′, wenn das Umschaltsignal SW 2 den
niedrigen Pegel "0" hat.
Das Ausgangssignal S 4 an dem Q-Ausgang des Flip-Flops 4
hat dieselbe Wellenform wie das Ausgangssignal S 3, ist
jedoch gegenüber diesem um einen Taktimpuls verschoben,
wie in Fig. 4H dargestellt.
Wie oben beschrieben wurde, ist das Ausgangssignal S 7
des Schalters 7 ein Mittelwert-Datenwort zwischen dem
unteren Extremwert eines 8-Bit-Datenworts "00000000"
("00" Hexadezimal) und dem Signal S 2, wenn das höchst
wertige Bit MSB (das neunte Bit) des Videosignals S ID
den niedrigen Pegel "0" hat und ein Mittelwert-Datenwort
zwischen dem oberen Extremwert eines 8-Bit-Datenworts
"11111111" ("FF" Hexadezimal) und dem Signal S 2, wenn
das MSB (das neunte Bit) des Videosignals S ID den hohen
Pegel "1" hat.
In Fig. 4I zeigen die durch die Marke "○" das
Mittelwert-Datenwort, das unmittelbar den amplituden
begrenzten Abschnitten des Videosignals aus S ID vorangeht,
und die durch die Marke "⚫" gekennzeichneten Abschnitte
des Mittelwerts-Datenworts, das den genannten Abschnitten
unmittelbar folgt.
Das am Ausgang Q des Flip-Flops 13 erscheinende Ausgangs
signal S 13 hat dieselbe Wellenform wie das Ausgangssignal
S 7 des Schalters 7, ist jedoch, wie in Fig. 4J gezeigt,
um zwei Taktimpulse verzögert.
Da der Schalter 5 mit dem Kontakt H verbunden ist, wenn
das Umschaltsignal SW 3 den hohen Pegel "1" hat, und mit
dem Kontakt L, wenn das Umschaltsignal SW 3 den niedrigen
Pegel "0" hat, hat das Ausgangssignal S 5 des Schalters 5
wie in Fig. 4K gezeigte Form. Im einzelnen ist das
Ausgangssignal S 5 gleich dem Signal S 4, wenn das Um
schaltsignal SW 3 den hohen Pegel "1" hat, hingegen
gleich dem Signal S 7, wenn das Umschaltsignal SW 3 den
niedrigen Pegel "0" hat.
Da der Schalter 11 mit dem Kontakt H verbunden ist,
wenn das Umschaltsignal SW 4 den hohen Pegel "1" hat,
und mit dem Kontakt L, wenn das Umschaltsignal SW 4 den
niedrigen Pegel "0" hat, hat das von dem Schalter 11
an den Ausgangsanschluß 14 gelieferte Videosignal S OD
die in Fig. 4L gezeigte Form. Im einzelnen ist das
Videosignal S OD gleich dem Signal S 5, wenn das Umschalt
signal SW 4 den hohen Pegel "1" hat, hingegen gleich dem
Signal S 13, wenn das Umschaltsignal SW 4 den niedrigen
Pegel "0" hat. Das Ausgangs-Videosignal S OD in Fig. 4L
zeigt, daß nur seine Abschnitte, die den amplitudenbe
grenzten Abschnitten des Eingangs-Videosignals S ID ent
sprechen, in ihrer Amplitude begrenzt sind. Bei einem
amplitudenbegrenzten Abschnitt, der mehr als drei aufein
ander folgende Datenwörter enthält, wird in diesem Fall
das erste Datenwort durch ein (in der Zeichnung durch
das Symbol "○" gekennzeichnetes) "Datenwort" ersetzt,
das den Mittelwert des ihm vorangehenden Datenworts und
das Grenzpegel-Datenwort ersetzt, während das letzte
Datenwort ersetzt wird durch das (durch das Symbol "⚫"
gekennzeichnete) Datenwort, das dem Mittelwert aus den
ihm folgenden Datenwort und dem Grenzpegel-Datenwort
entspricht. Datenwörter, die zwischen dem ersten und
dem letzten Datenwort liegen, werden ersetzt durch das
(durch das Symbol "" gekennzeichnete) Grenzpegel-
Datenwort. Ein amplitudenbegrenzter Abschnitt, der zwei
aufeinander folgende Datenwörter enthält, wird in seinem
ersten Datenwort ersetzt durch ein Datenwort, das dem
Mittelwert aus dem ihm vorangehenden Datenwort und dem
Grenzpegeldatenwort entspricht. Das letzte Datenwort
wird ersetzt durch ein Datenwort, das dem Mittelwert
aus dem im folgenden Datenwort und dem Grenzpegel-Daten
wort entspricht. Ein amplitudenbegrenzter Abschnitt, der
nur ein Datenwort enthält, wird ersetzt durch ein Daten
wort, das dem ihm vorangehenden Datenwort und dem Grenz
pegel-Datenwort entspricht.
Bei dem vorangehend beschriebenen Ausführungsbeispiel der
Erfindung werden das erste und das letzte Datenwort, die
die Grenzpegel überschreiten (Datenwörter, die außerhalb
des Bereichs zwischen "80" und "180" des Eingangs-
Videosignals S ID liegen, bzw. außerhalb des Bereichs
zwischen "00" und "FF" bei dem Signal S 2, das in ein
8-Bit-Signal umgewandelt wurde) ersetzt durch das
Datenwort, das dem Mittelwert aus dem im vorangehenden
Datenwort und dem Grenzpegel-Datenwort bzw. das Datenwort,
das dem Mittelwert aus dem ihm folgenden Datenwort und dem
Grenzpegel-Datenwort entspricht. Das heißt, die Daten werden
"weich" begrenzt. Es sei nun auf Fig. 5 Bezug genommen.
Falls das Datenwort vor Durchführung der Amplitudenbe
grenzung mit "x" bezeichnet ist, wird es durch ein mit
"⚫" bezeichnetes Datenwort ersetzt, d. h., die Daten
werden amplitudenbegrenzt oder weich begrenzt. Daten,
die innerhalb des Bereichs zwischen dem oberen und dem
unteren Grenzpegel liegen, werden nicht der Amplituden
begrenzung unterworfen, so daß die Gefahr einer Störung
der Linearität, die beim Stand der Technik besteht,
ausgeschaltet ist.
Bei dem vorangehend beschriebenen Ausführungsbeispiel
wird der amplitudenbegrenzte Abschnitt, der nur ein
übergroßes Datenwort enthält, durch ein Datenwort
ersetzt, das dem Mittelwert aus dem im vorangehenden
Datenwort und dem Grenzpegel-Datenwort entspricht.
Alternativ kann das Datenwort auch ersetzt werden durch
ein Datenwort, das dem Mittelwert aus dem im folgenden
Datenwort und dem Grenzpegel-Datenwort entspricht.
Bei dem obigen Ausführungsbeispiel wurde der Fall be
schrieben, daß ein 9-Bit-Videosignal S ID dem Eingang
zugeführt wird und ein 8-Bit-Videosignal S OD ausgegeben
wird. Die vorliegende Erfindung läßt sich generell auch
auf den Fall anwenden, indem ein (n + 1)-Bit-Videosignal
eingegeben und ein n-Bit-Videosignal ausgegeben wird.
Im folgenden sei anhand von Fig. 6 bis 10 ein zweites
Ausführungsbeispiel der Erfindung beschrieben.
Fig. 6 zeigt ein Blockschaltbild, das das Prinzip des
zweiten Ausführungsbeispiels darstellt. Ein beispielsweise
aus acht Bit gebildetes digitales Videosignal, das enem
Eingang 101 zugeführt wird und ein 8-Bit-Blendenkorrektur
signal, das einem Eingang 102 zugeführt wird, werden in
einer Addierschaltung 103 addiert. Das durch diese
Addition gebildete Signal ist ein 9-Bit-Signal und wird
einem Wandler 104 zugeführt. Falls das durch Addition
gebildete 9-Bit-Signal den Hexadezimalwert "180" über
steigt oder den Hexadezimalwert "80" unterschreitet, wird
es in der Weise begrenzt, daß das über "180" liegende
Signal durch den Maximalwert des 8-Bit-Datenworts ("11111111")
und das unter "80" liegende Signal durch den Minimalwert
des 8-Bit-Datenworts ("00000000") ersetzt wird. Es ist
deshalb möglich, als Wandler 40 einen bekannten Begrenzer
zu verwenden. Das Ausgangssignal des Wandlers 40 wird
über ein digitales Tiefpaßfilter 105, einem Eingang eines
Wählers 106 und direkt dem anderen Eingang dieses Wählers
106 zugeführt.
Das von der Addierschaltung 103 ausgegebene 9-Bit-Signal
wird außerdem einem Detektor 107 zugeführt, der den Über-
oder Unterschreiten der Hexadezimalwerte "180" bzw. "80"
erfaßt (überschreitende Daten) und ein Detektorsignal
ausgibt, wenn diese Bedingung erfüllt ist. Wenn dem Wähler
106 das Detektorsignal des Detektors 107 zur
Erfassung der überschreitenden Daten zuge
führt wird, wird er auf einen mit dem Tiefpaßfilter 105
verbundenen Kontakt umgeschaltet und liefert an den
Ausgangsanschluß 108 das ausgewählte Signal.
Die Schaltungsanordnung von Fig. 6 besitzt, obwohl dies
nicht dargestellt ist, z. B. eine Gamma-Korrekturschaltung,
falls 8-Bit-Datenwörter verarbeitet werden. Diese Gamma-
Korrekturschaltung ist hinter dem Ausgang 108 angeordnet.
Die Schaltungsanordnung von Fig. 6 ist ferner mit einem
Digital-Analog-Wandler ausgestattet, der hinter der Gamma-
Korrekturschaltung angeordnet ist. Es handelt sich um die
gleichen Schaltungsteile, wie sie in Fig. 1 durch die
Bezugszeichen 35 bzw. 36 angedeutet sind. In der hinteren
Stufe des Digital-Analog-Wandlers ist ein (nicht darge
stelltes) Interpolationsfilter vorgesehen, das die in
Fig. 7 dargestellten Dämpfungs- und Gruppenverzögerungs
kennlinien hat. In der obengenannten Schaltungs
anordnung sollte das Tiefpaßfilter 105 eine Filterkurve
haben, die der durchgezogenen Linie a in Fig. 8 entspricht.
Zwischen 30 MHz und 48 MHz liegende Signalkomponenten, die
in dem Interpolationsfilter ein Überschwingen und ähnliche
Erscheinungen verursachen würden, werden durch das Tief
paßfilter 105 derart gedämpft, daß solche Störungen nicht
auftreten, wenn das Signal dem Interpolationsfilter zuge
führt wird.
Wenn in diesem Fall das Eingangssignal immer durch das
Tiefpaßfilter 105 läuft, wird seine Linearität beein
trächtigt. Der Wähler 106 wählt jedoch nur während der
Perioden, in denen der Detektor 107 das Auftreten von
den obengenannten Bereich überschreitenden Datenwörtern
feststellt, das Signal am Ausgang des Tiefpaßfilters
105 aus, während im Normalzustand das Signal des Wandlers
104 direkt an den Ausgangsanschluß gegeben wird.
So wird ein Signal, das durch die Addition Daten ver
ursachen würde, die außerhalb des obengenannten Bereichs
liegen, auf das 8-Bit-Datenwort begrenzt und an den
Ausgangsanschluß 108 gegeben. Zusätzlich werden durch
die Phasenkennlinie des Interpolationsfilters erzeugte
überschwingende Komponenten durch das Tiefpaßfilter 105
gedämpft. Auch das Ausgangssignal des Wandlers 104 wird
durch das Tiefpaßfilter 105 geführt, wenn es außerhalb
des Bereichs liegende Datenwörter erzeugt, während es
an diesem Tiefpaßfilter 105 vorbeigeführt wird, wenn
das Signal innerhalb des Bereichs liegt, so daß die
Linearität unter normalen Umständen nicht beeinträchtigt
wird. Dementsprechend läßt sich stets eine geeignete
Signalverarbeitung durchführen.
Falls das Tiefpaßfilter 105 die in Fig. 8 als gebrochene
Linie b dargestellte Kennlinie hat, kann das Ausgangs
signal des Wandlers 104 unabhängig vom Signalzustand
immer dem Tiefpaßfilter 105 zugeführt werden. Es ist
jedoch äußerst schwierig, mit einem digitalen Tiefpaß
filter eine solche Kennlinie zu realisieren. Fig. 9 zeigt
eine in der Praxis realisierbare Schaltungsanordnung des
zweiten Ausführungsbeispiels.
In Fig. 9 wird das Ausgangssignal des Wandlers 104 über
eine aus Verzögerungsschaltungen DL 151 bis 154 bestehende
Reihenschaltung einer Addierschaltung 155 zugeführt.
Die Verzögerungsschaltungen DL verzögern das ihnen zuge
führte Signal jeweils um eine Taktperiode. Das Ausgangs
signal der Addierschaltung 155 wird über eine Multipli
zierschaltung 156 (die im speziellen Beispiel aus einer
einfachen Bit-Schiebeschaltung bestehen kann, einer
Addierschaltung 157 zugeführt). Die Multiplizierschaltung 156
multipliziert das ihr zugeführte Signal mit dem Faktor
1/2. Das Ausgangssignal der Verzögerungsschaltung 152
wird außerdem der Addierschaltung 155, und das Ausgangs
signal der Verzögerungsschaltung 153 der Addierschaltung
157 zugeführt. Das Ausgangssignal der Addierschaltung 157
wird einer Multiplizierschaltung 158 zugeführt, die es
mit dem Faktor 1/2 multipliziert. Das Ausgangssignal
der Multiplizierschaltung 158 wird dann einer Ver
zögerungsschaltung 159 zugeführt, in der es um eine
Taktperiode verzögert wird. Die beschriebenen Schaltungen
153 bis 159 bilden das in Fig. 6 dargestellte digitale
Tiefpaßfilter. Dieses Tiefpaßfilter 105 ist derart
konstruiert, daß die Ausgangssignale der Verzögerungs
schaltungen 152, 153 und 154 mit Koeffizienten im
Gewichtsverhältnis 1 : 2 : 1 multipliziert und dann addiert
werden. Das Ausgangssignal der Verzögerungsschaltung
159 wird den Eingang L des Wählers 106 zugeführt. Dem
anderen Eingang H des Wählers 106 wird das Ausgangs
signal der Verzögerungsschaltung 154 zugeführt. Somit
ist in der Ausgangssignalleitung des Tiefpaßfilters 105
die Verzögerungsschaltung 159 wirksam, während die das
Tiefpaßfilter 105 überbrückende Signalleitung keine
Verzögerungsschaltung enthält, so daß man sich als
Äquivalent vorstellen kann, daß das Signal, welches
das Tiefpaßfilter 105 umgeht, d. h. daß dem Eingang H
des Wählers 106 zugeführte Signal von dem Verbindungs
punkt zwischen den Verzögerungsschaltungen 153 und 154
stammt. Man kann sich auch vorstellen, daß das Ausgangs
signal des Tiefpaßfilters 105 den Mittelwert darstellt
aus dem Signal an dem Verbindungspunkt zwischen den
Verzögerungsschaltungen 153 und 154 und jeweils einem
Abtastprobensignal, das dem Signal an dem Verbindungspunkt
vorangeht oder ihm nachfolgt. Es wurde oben erwähnt, daß
das Ausgangssignal des Tiefpaßfilters 105 nur dann ge
wählt wird, wenn das Eingangssignal zu einem außerhalb
des zulässigen Bereichs liegenden Datenwort wird, und
daß dieses außerhalb des Bereichs liegende Datenwort
ersetzt wird durch den Maximal- bzw. den Minimalwert
("11111111" bzw. "00000000") des 8-Bit-Datenworts und
dieses Ersatzwort dem Tiefpaßfilter 105 zugeführt wird.
Dementsprechend ist das am Ausgang des Tiefpaßfilters
105 erscheinende Signal ein Mittelwert aus dem Minimal-
bzw. Maximalwert des 8-Bit-Datenworts und der ihm
vorangehenden bzw. nachfolgenden Signalprobe.
Die beiden höchstwertigen Bits werden von der Addier
schaltung 103 einem EX-OR-Glied 172 zugeführt, das
einen Detektor zur Erfassung der Periode darstellt,
in der die außerhalb des zulässigen Bereichs liegenden
Datenwörter auftreten. Es entspricht damit dem EX-OR-Glied
15 von Fig. 3. Das Ausgangssignal des EX-OR-Glieds 171,
d. h. das Detektorsignal zur Kennzeichnung von außerhalb
des zulässigen Bereichs liegenden Datenwörtern wird
einer Serienschaltung zugeführt, die aus Verzögerungs
schaltungen 172 bis 174 besteht, die das Eingangssignal
jeweils um eine Taktperiode verzögern. Das Ausgangssignal
der Verzögerungsschaltung 174 und das Ausgangssignal
des EX-OR-Glieds 171 werden einem NAND-Glied 175 zuge
führt, während die Ausgangssignale der Verzögerungs
schaltungen 172 und 174 einem NAND-Glied 176 zugeführt
werden. Außerdem werden das Ausgangssignal der Ver
zögerungsschaltung 173 sowie das Ausgangssignal des
NAND-Gliedes 176 einem ODER-Glied 177, und die Aus
gangssignale der Verzögerungsschaltungen 172 und 173
sowie das Ausgangssignal des NAND-Glieds 175 einem
ODER-Glied 178 zugeführt. Das Ausgangssignal des ODER-
Glieds 178 wird einer Verzögerungsschaltung 179 zuge
führt, in der es um eine Taktperiode verzögert wird.
Das Ausgangssignal der Verzögerungsschaltung 179 und
das Ausgangssignal des ODER-Glieds 178 werden einem
UND-Glied 180 zugeführt. Das Ausgangssignal des UND-Glieds
180 sowie ein Signal von einem Eingangs-Anschluß 181
werden einem ODER-Glied 182 zugeführt. Die Ausgangs
signale der ODER-Glieder 182 und 187 werden einem
UND-Glied 183 zugeführt. Das Ausgangssignal des UND-
Glieds 183 sowie ein Signal von einem Anschluß 184
werden einem ODER-Glied 185 zugeführt. Das Ausgangs
signal des ODER-Glieds 185 wird einer Verzögerungs
schaltung 186 zugeführt, in der es um eine Taktperiode
verzögert wird. Das Ausgangssignal der Verzögerungs
schaltung 186 dient zur Umschaltung eines Wählers
188 zwischen einem Kontakt H, an dem das Ausgangs
signal der Verzögerungsschaltung 174 anliegt, und
einem Kontakt L, an dem über einen Anschluß 187 das
Hochpegelsignal "H" anliegt.
Das von dem Wähler 188 ausgewählte Signal wird einer
Reihenschaltung zugeführt, die aus Verzögerungs
schaltungen 189 und 190 mit der Verzögerungszeit
von einer Taktperiode gebildet ist. Das Signal aus
dem Wähler 188 und die Ausgangssignale der Verzögerungs
schaltungen 189 und 190 werden sämtlich einem UND-Glied
191 zugeführt. Dessen Ausgangssignal und ein an einem
Anschluß 192 anliegendes Signal werden einem ODER-Glied
193 zugeführt, dessen Ausgangssignal zur Steuerung des
Wählers 106 dient.
Im folgenden sei die Wirkungsweise der von den Schaltungen
171 bis 193 gebildeten Schaltung zur Erzeugung des Um
schaltsignals erläutert, wobei ein Fall unterstellt wird,
in dem das 9-Bit-Digitalsignal aus der Addierschaltung
103 nacheinander für eine, zwei und drei Taktperioden
ein außerhalb des zulässigen Bereichs liegendes Daten
wort wird und das Ausgangssignal des EX-OR-Glieds 171
die in Fig. 10A gezeigte Form hat. Aus dem in Fig. 10A
gezeigten Signal, d. h. dem Ausgangssignal des EX-OR-Glieds
171 entstehen an den Schaltungspunkten B bis J in dem
Blockschaltbild von Fig. 9B in Fig. 10B bis 10J dar
gestellten und jeweils mit denselben Kennbuchstaben
bezeichneten Signale.
Der Wähler 106 wird von dem in Fig. 10J gezeigten Signal
derart gesteuert, daß das das Tiefpaßfilter umgehende
Signal ausgewählt wird, wenn dieses Signal den
hohen Pegel hat, hingegen das von dem Tiefpaßfilter aus
gegebene Signal, wenn das Signal von Fig. 10J den
niedrigen Pegel hat.
In Fig. 10G bis 10J ergeben sich die mit durchgezogenen
Linien gezeichneten Wellenformen, wenn die den Anschlüssen
181, 184 und 192 zugeführten Signale allen den niedrigen
Pegel haben. Wenn somit das außerhalb des zulässigen
Bereichs liegende Datenwort kontinuierlich während mehr
als drei Taktperioden auftritt, wählt der Wähler 106
das Signal aus dem Tiefpaßfilter.
Wie man aus Fig. 10J erkennt, dauert das Signal mit
tiefem Pegel während fünf Taktperioden an und entspricht
dem in Fig. 10A dargestellten Signal, das angibt, daß
die außerhalb des zulässigen Bereichs liegenden Daten
während mehr als drei Taktperioden andauern. Deshalb
wird das Signal aus dem Tiefpaßfilter für die fünf
Taktperioden ausgewählt, die jeweils eine den drei
Taktperioden der außerhalb des zulässigen Bereichs
liegenden Datenwörter vorangehende Taktperiode und eine
ihnen nachfolgende Taktperiode umfassen. Wie aus dem
Vergleich von Fig. 10A und Fig. 10J erkennbar ist,
sind die drei mittleren Taktperioden des aus insgesamt
fünf Taktperioden mit niedrigem Pegel bestehenden Signal
abschnitts von Fig. 10J um vier Taktperioden gegenüber
den drei Taktperioden von Fig. 10A verzögert. Dies ge
schieht deshalb, um die mittleren drei Taktperioden mit
dem Ausgangssignal des Wandlers 104 zu synchronisieren,
das durch die Verzögerungsschaltungen 151, 152, 153 und 154
oder 151, 152, 153 und 159 um vier Taktperioden verzögert
wird.
Es kann sich übrigens als besser herausstellen, Perioden,
in denen die Linearität beeinträchtigt ist, zu verringern,
indem ein geringfügiges Überschwingen toleriert wird.
Deshalb wird bei der in Fig. 9 dargestellten Schaltungs
anordnung das Tiefpaßfilter 105 immer umgangen, wenn
dem Anschluß 192 das Hochpegelsignal "H" zugeführt wird.
Wenn den Anschlüssen 192 und 184 hingegen Niedrigpegel
signale "L" bzw. Hochpegelsignale "H" zugeführt werden,
falls außerhalb des zulässigen Bereichs liegende Daten
wörter nur während einer Taktperiode detektiert werden,
wird das Ausgangssignal des Tiefpaßfilters 105 für
drei Taktperioden ausgewählt, welche die der Periode mit
außerhalb des Bereichs liegenden Daten vorangehende und
die ihr nachfolgende Taktperiode umfassen. Wenn hin
gegen den Anschlüssen 184 und 192 des Niedrigpegelsignal
"L" und dem Anschluß 181 das Hochpegelsignal "H" zugeführt
wird, falls die außerhalb des zulässigen Bereichs liegenden
Daten für zwei aufeinander folgende Taktperioden detektiert
werden, wird das Ausgangssignal des Tiefpaßfilters 105
ausgewählt. Bei dem vorangehend beschriebenen zweiten
Ausführungsbeispiel der Erfindung werden überschwingende
Komponenten, die durch die Phasenkennlinie des Interpola
tionsfilters erzeugt werden, durch die Filterschaltung
gedämpft, und die Filterschaltung wird dann in die
Signalverarbeitung einbezogen, wenn außerhalb des zu
lässigen Bereichs liegende Datenwörter detektiert werden,
im anderen Fall hingegen umgangen. Dementsprechend wird
die Linearität unter normalen Umständen nicht beeinträchtigt,
so daß die Signalverarbeitung stets zufriedenstellend ausge
führt werden kann.
Außerdem werden das erste und das letzte Datenwort,
die den zwischen dem oberen und dem unteren Grenzpegel
liegenden Bereich überschreiten, ersetzt durch einen
Mittelwert aus dem Datenwort, das dem ersten überschrei
tenden Datenwort voran geht und dem oberen oder unteren
Grenzpegel-Datenwort bzw. einen Mittelwert aus dem dem
letzten überschreitenden Datenwort folgenden Datenwort
und dem oberen oder unteren Grenzwert-Datenwort, wodurch
ein guter Funktionsablauf mit weicher Begrenzung und
ohne Beeinträchtigung der Linearität erzielt wird.
Claims (2)
1. Digitale Begrenzerschaltung zur Begrenzung eines digita
len (n + 1)-Bit-Eingangssignals Bits (n = positive ganze Zahl)
derart, daß ein digitales n-Bit-Ausgangssignal erzeugt wird,
mit
- (a) einem Eingangsanschluß (1), dem das digitale (n + 1)- Bit-Eingangssignal (S ID ) zuführbar ist,
gekennzeichnet durch
- (b) eine mit den dem höchstwertigen Bit (MSB) und dem zweithöchstwertigen Bit (2 SB) entsprechenden Komponenten des digitalen Eingangssignals beaufschlagte Signalpegel- Detektoreinrichtung (15), die feststellt, ob der Pegel L des digitalen Eingangssignals innerhalb des Bereichs 2 n L < 2 n + 1 + 2 nliegt, (c) eine mit dem Ausgangssignal der Signalpegel- Detektoreinrichtung (15) beaufschlagte Schaltsignal generatoreinrichtung (20) zur Erzeugung eines Umschalt signals (SW 4), (d) eine Digitalsignal-Wandlereinrichtung zur Umwandlung des digitalen (n + 1)-Bit-Eingangssignals in ein umgewandeltes Digitalsignal mit n Bit,(e) eine Einrichtung zur Erzeugung eines modifizierten Signals, das zusammengesetzt ist aus einem Digitalsignal, das einen der möglichen Extremwerte ("11111111" oder "00000000") eines n-Bit-Digitalsignals hat und einem Digitalsignal, das gleich dem Mittelwert aus dem Extremwert und dem umgewandelten Digitalsignal ist, und(f) eine durch das genannte Umschaltsignal gesteuerte Wähleinrichtung (11) zur Auswahl entweder des modifizierten Signals oder des umgewandelten Signals und zur Ausgabe des gewünschten digitalen n-Bit-Ausgangssignals. 2. Digitale Begrenzerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Signalpegel-Detektoreinrichtung ein EXKLUSIV-ODER-Glied (15) enthält.3. Digitale Begrenzerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Digitalsignal-Wandlereinrichtung einen Bit-Selektor (2) enthält, der n Bits des digitalen Eingangssignals auswählt, unter denen sich das zweithöchst wertige Bit (2 SB) des digitalen (n + 1)-Bit-Eingangssignals nicht befindet.4. Digitale Begrenzerschaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Einrichtung zur Einrichtung zur Erzeugung des modifizierten Signals folgende Teile enthält: einen ersten Multiplizierer (6) zur Multiplikation des umgewandelten Digitalsignals mit dem Faktor 1/2, einen ersten Inverter (8) zur Invertierung des umgewan delten Digitalsignals, einen zweiten Multiplizierer (9) zur Multiplikation des Ausgangssignals des ersten Inverters mit dem Faktor 1/2, einen zweiten Inverter (10) zur Invertierung des Aus gangssignals des zweiten Multiplizierers, sowie einen Wähler (7) zum Auswählen des Ausgangs signals des ersten Multiplizierers oder des zweiten Inver ters mit Hilfe des höchstwertigen Bits (Umschaltsignal SW 1) des digitalen Eingangssignals.5. Digitale Begrenzerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Digitalsignal-Wandlereinrichtung einen Bit-Wandler enthält zur Umwandlung eines Digital signals, dessen Pegel zwischen 2n und 2n + 1 + 2n liegt, in das genannte umgewandelte Digitalsignal, zur Umwandlung eines Digitalsignals, dessen Pegel kleiner ist als 2n, in den kleinstmöglichen Wert des n-Bit-Digitalsignals und zur Umwandlung eines Digitalsignals, dessen Pegel größer ist als 2n + 1 + 2n in den größtmöglichen Wert des n-Bit-Digitalsignals.6. Digitale Begrenzerschaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Einrichtung zur Erzeugung des modi fizierten Digitalsignals ein digitales Tiefpaßfilter (105) enthält, dem das umgewandelte Digitalsignal zuführbar ist und das das modifizierte Digitalsignal abgibt.7. Digitale Begrenzerschaltung nach Anspruch 6, dadurch gekennzeichnet, daß das digitale Tiefpaßfilter eine erste und eine zweite Verzögerungsschaltung enthält, die ein Eingangssignal jeweils um eine Taktperiode des digitalen Eingangssignals verzögern, sowie eine Addiereinrichtung zum Addieren des Eingangssignals der ersten Verzögerungsschal tung, des Eingangssignals der zweiten Verzögerungsschaltung und des Ausgangssignals der zweiten Verzögerungsschaltung im Verhältnis 1 : 2 : 1, derart daß am Ausgang der Addiereinrich tung das das modifizierte Signal erhalten wird.
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