Hintergrund der Erfindung
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Die Erfindung betrifft eine Signaleingangsschaltung, die ein
externes Steuersignal erhält, und insbesondere eine derartige
Schaltung mit Signalverriegelungsfunktion.
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Eine Signaleingangsschaltung ist zwischen einem
Eingangsanschluß, der mit einem externen Steuersignal versorgt wird, und
einer internen Schaltung, die das Steuersignal beispielsweise
zum Zweck der Signalformung des Steuersignals verwendet,
vorgesehen. Falls die Signaleingangsschaltung ferner eine
Signalverriegelungsfunktion aufweist, sind solche Nachteile
vorhanden, daß die Zuführungsspanne des Steuersignals kurz ist und
die Zuführungs-Zeitsteuerung des Steuersignals hinsichtlich
eines anderen oder anderer externer Steuersignale nicht
beschränkt ist.
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Ein Prototyp einer Signaleingangsschaltung, die vom Erfinder
zum Zweck der Signalverriegelungsfunktion berücksichtigt
wurde, umfaßt zwei Inverter, die in Kaskade gekoppelt sind,
und einen Schalter, der aus einem Transistor besteht. Der
Schalter ist zwischen den Eingangsanschluß und das
Eingangsende des ersten Inverters geschaltet, und das
Ausgangsende des zweiten Inverters ist mit der internen Schaltung
und ferner mit einem Steuerende des erstes Schalters
verbunden.
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Wenn ein dem Eingangsanschluß zugeführtes Steuersignal am
Ausgangsende des zweiten Inverters erscheint, wird es zum ersten
Schalter rückgekoppelt, so daß der erste Schalter
ausgeschaltet wird. Der Eingangsanschluß wird dadurch vom ersten
Inverter getrennt. Der Pegel am Eingangsende des ersten Inverters
wird kapazitiv durch die damit verbundene Streukapazität
gehalten, und aus diesem Grunde halten der erste und der zweite
Inverter ihre Ausgangspegel. Das zugeführte Steuersignal wird
somit durch die Signaleingangsschaltung verriegelt. Aufgrund
dessen darf das Steuersignal verschwinden, bevor der Betrieb
der internen Schaltung beendet ist.
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Als Resultat der Erforschung dieses Prototyps der
Signaleingangsschaltung hat der Erfinder entdeckt, daß diese Schaltung
in einen Defektzustand kommt, indem er die Aufnahme des
Steuersignals verweigert, wenn ein Versorgungsschalter
eingeschaltet wird, um eine Versorgungsspannung den Invertern
zuzuführen. Desweiteren, wenn der Versorgungsschalter ausgeschaltet
wird, um die Versorgungsspannung von den Invertern zu
entfernen, arbeiten sie nicht. Dementsprechend werden alle
elektrischen Ladungen an den jeweiligen Enden der Inverter und des
Schalters abgeleitet. Wenn der Entladungspegel am
Steueranschluß des Schalters ihn ausschaltet, wird der
Ausschaltzustand des Schalters durch die Rückkopplungsschleife
einschließlich der Inverter in Abhängigkeit vom Einschalten der
Versorgungsspannung aufrechterhalten. Im Ergebnis trennt die
Signaleingangsschaltung den Eingangsanschluß und verweigert
die Annahme des Steuersignals.
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Eine Eingangsschaltung gemäß dem Oberbegriff des Anspruchs 1
ist aus "ELECTRONICS", Band 46, Nr. 24, 22. November 1973,
Seite 119, bekannt. Diese Schaltung dient der Initialisierung
einer TTL-Speichervorrichtung, wenn die Spannungsversorgung
eingeschaltet wird. Zu diesem Zweck ist eine
Initialisierungsschaltung aus einem Schmitt-Trigger-Inverter und einem
normalen Inverter zwischen die Speichervorrichtung und eine
Integrationsschaltung
geschaltet. Diese Schaltung besitzt jedoch
keine Verriegelungsfunktion.
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US-A-3 851 316 beschreibt einen Ringoszillator zur Erzeugung
eines Auffrischungs-Anforderungssignals in einem Zyklus, der
eine Temperaturabhängigkeit aufweist. Dieser Ringoszillator
umfaßt eine ungerade Anzahl von Invertern und führt somit
keine Signalverriegelungsfunktion durch.
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Es ist dementsprechend eine Aufgabe der Erfindung eine
verbesserte Signaleingangsschaltung mit einer
Signalverriegelungsfunktion zu schaffen.
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Eine weitere Aufgabe der Erfindung liegt in der Schaffung
einer Signaleingangsschaltung, die mit einer Rücksetzschaltung
versehen ist, die auf das Einschalten der Versorgungsspannung
anspricht.
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Diese Aufgaben werden durch eine Signaleingangsschaltung
gelöst, die in Anspruch 1 definiert ist; die abhängigen
Ansprüche betreffen weitere Entwicklungen der Erfindung.
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Eine erfindungsgemäße Signaleingangsschaltung umfaßt einen
Eingangsanschluß, der mit einem Steuersignal versorgt wird,
einen ersten Knoten, einen Schalter, der zwischen den
Eingangsanschluß und den ersten Knoten geschaltet ist, einen
Ausgangsknoten, einen ersten und einen zweiten Inverter, die in
Kaskade zwischen den ersten und den Ausgangsknoten geschaltet
sind, eine Einrichtung zur Zuführung eines Pegels des
Ausgangsknotens an den Schalter, eine Einrichtung zur Zuführung
einer Versorgungsspannung an den ersten und den zweiten
Inverter und eine Einrichtung, die abhängig ist von der Zuführung
einer Versorgungsspannung, um den Ausgangsknoten auf einen
Pegel zu bringen, der den Schalter leitend werden läßt.
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Der Schalter wird durch den Pegel am Ausgangsknoten gesteuert,
welcher Pegel einen derartigen Wert annimmt, daß er den
Schalter
nichtleitend werden läßt, wenn die Versorgungsspannung
nicht zugeführt wird. Der Pegel am Ausgangsknoten wird
zwangsweise auf einen Wert geändert, der den Schalter leitend werden
läßt, in Abhängigkeit von der Zuführung der
Versorgungsspannung. Der Schalter wird somit leitend geschaltet, so daß ein
am Eingangsanschluß anliegendes Signal zum ersten Knoten
übertragen werden kann.
Kurzbeschreibung der Zeichnungen
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Die obige und weitere Aufgaben, Merkmale und Vorteile der
Erfindung werden aus der folgenden Beschreibung in Verbindung
mit den beigefügten Zeichnungen deutlich, in denen
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Fig. 1 ein Schaltungsdiagramm einer ersten Ausführungsform
der Erfindung ist;
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Fig. 2 ein Zeitablaufdiagramm zur Erläuterung des Betriebs
der Schaltung der Fig. 1 ist;
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Fig. 3 ein Schaltungsdiagramm einer in Fig. 1 dargestellten
Verzögerungsschaltung ist;
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Fig. 4 ein Blockdiagramm eines dynamischen
Halbleiterspeichers mit wahlfreiem Zugriff ist, der in der ersten
Ausführungsform der Erfindung verwendet wird;
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Fig. 5 ein Schaltungsdiagramm einer zweiten Ausführungsform
der Erfindung ist; und
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Fig. 6 ein Schaltungsdiagramm einer dritten Ausführungsform
gemäß der Erfindung ist.
Detaillierte Beschreibung der Erfindung
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Im folgenden wird die Erfindung im Detail mit Bezug auf die
Zeichnungen erläutert, in denen alle
Isolier-Feldeffekttransistoren vom N-Kanaltyp sind und alle logischen Schaltungen und
Blocks aus Isolier-Feldeffekttransistoren zusammengesetzt
sind. Die Erfindung ist jedoch nicht auf derartige
Konstruktionen beschränkt.
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Bezugnehmend auf Fig. 1 wird ein Steuersignal CIN einem
Eingangsanschluß 1 zugeführt, der seinerseits mit einer
Anwendungsschaltung 4 über eine Signaleingangsschaltung 10 gemäß
einer ersten Ausführungsform der Erfindung verbunden ist. Die
Signaleingangsschaltung 10 umfaßt drei Transistoren Q&sub1; bis Q&sub3;,
zwei Inverter 2 und 3 und eine Verzögerungsschaltung 6. Der
Source-Drain-Weg des Transistors Q&sub1; ist zwischen den
Eingangsanschluß 1 und einen ersten Knoten N&sub1; geschaltet, der
seinerseits mit dem Eingangsende des Inverters 2 verbunden ist. Das
Ausgangsende des Inverters 2 und das Eingangsende des
Inverters 3 sind gemeinsam mit einem zweiten Knoten N&sub2; verbunden.
Das Ausgangsende des Inverters 3 ist mit einem dritten Knoten
N&sub3; verbunden, der seinerseits mit dem Eingangsende der
Anwendungsschaltung 4 und ferner mit dem Gate des Transistors Q&sub1;
verbunden ist. Die Source-Drain-Wege der Transistoren Q&sub2; und
Q&sub3; sind parallel zwischen den Knoten N&sub2; und einen Massepunkt
geschaltet. Das Gate des Transistors Q&sub2; ist mit der
Anwendungsschaltung 4 verbunden, um davon ein Betriebsendesignal
OPEND zu erhalten. Das Signal OPEND wird erzeugt, wenn die
Schaltung 4 ihren Schaltungsbetrieb basierend auf dem
Steuersignal CIN beendet. Der Knoten N&sub2; ist ferner mit dem Gate des
Transistors Q&sub3; über die Verzögerungsschaltung 6 verbunden. Die
Inverter 2 und 3 und die Anwendungsschaltung 4 empfangen eine
Versorgungsspannung Vcc, die einen positiven Wert annimmt,
über einen Versorgungsanschluß 5.
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Die Anwendungsschaltung 4 beginnt ihren Schaltungsbetrieb
synchron mit der Änderung des ihrem Eingangsende zugeführten
Signals vom hohen Pegel zum niedrigen Pegel. Bei der folgenden
Beschreibung nimmt der hohe Pegel den Vcc-Pegel und niedrige
Pegel den Massepegel ein. Wenn das der Schaltung 4 zugeführte
Signal den hohen Pegel einnimmt oder dahin zurückkehrt, wird
die Schaltung 4 rückgesetzt und nimmt ihren Anfangszustand
ein. Aufgrund dessen, falls die Signaleingangsschaltung 10
weggelassen wird, um den Eingangsanschluß 1 direkt mit dem
Eingangsende der Anwendungsschaltung 4 zu verbinden, sollte
das Steuersignal CIN auf niedrigem Pegel gehalten werden, bis
die Schaltung 4 das Betriebsendesignal OPEND erzeugt.
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Um eine derartige Beschränkung zu vermeiden erfaßt die
Signaleingangsschaltung 10 den Pegel des Steuersignals CIN und
verriegelt seinen unteren Pegel, bis das Signal OPEND erzeugt
wird. Wenn das Steuersignal CIN auf hohem Pegel ist, wird der
Transistor Q&sub1; in einen Einschaltzustand gebracht. Aufgrund
dessen nehmen die Knoten N&sub1;, N&sub2; und N&sub3; den hohen Pegel, den
niedrigen Pegel bzw. den hohen Pegel ein, wie in Fig. 2
dargestellt ist.
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Wenn das Steuersignal CIN sich zu einem ersten Zeitpunkt T&sub1;,
der in Fig. 2 dargestellt ist, auf den niedrigen Pegel ändert,
nimmt der Knoten N&sub1; in Abhängigkeit davon den niedrigen Pegel
ein, so daß die Knoten N&sub2; und N&sub3; jeweils auf hohen bzw.
niedrigen Pegel geändert werden. Die Anwendungsschaltung 4 beginnt
damit ihren Schaltungsbetrieb. Der niedrige Pegel am Knoten N&sub3;
wird zum Gate des Transistors Q&sub1; rückgekoppelt und schaltet
ihn aus. Der Eingangsanschluß wird somit vom Knoten N&sub1;
getrennt. Aufgrund dessen kehrt das Steuersignal CIN zurück zum
hohen Pegel, bevor das Signal OPEND erzeugt wird, wie in Fig.
2 dargestellt ist. Da der niedrige Pegel am Knoten N&sub1; durch
die damit verbundene Streukapazität gehalten wird, behalten
die Knoten N&sub2; und N&sub3; ihren hohen Pegel bzw. niedrigen Pegel.
Daß bedeutet, daß der niedrige Pegel des Steuersignals CIN
verriegelt wird. Wenn die Anwendungsschaltung 4 ihren
Schaltungsbetrieb beendet und das Signal OPEND zu einem zweiten
Zeitpunkt T&sub2; in Fig. 2 erzeugt, wird der Transistor Q&sub2;
eingeschaltet, so daß der Knoten N&sub2; auf den niedrigen Pegel
entladen wird. Der Knoten N&sub3; wird durch den Inverter 3 auf hohen
Pegel gebracht. Der Transistor Q&sub1; wird dadurch eingeschaltet
und verbindet den Eingangsanschluß 1 mit dem Knoten N&sub1;, der
dann auf hohen Pegel geladen wird. Auf diese Weise wird der
Pegel-Verriegelungsbetrieb der Signaleingangsschaltung 10
gelöscht,
und die Schaltung 10 wartet auf eine folgende Änderung
des Signals CIN auf den niedrigen Pegel.
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Die Verzögerungsschaltung 6 antwortet auf den hohen Pegel am
Knoten N&sub2; und erzeugt ein Verzögerungssignal SD von hohem
Pegel nachdem eine vorgegebene Verzögerungsspanne verstrichen
ist. Diese Verzögerungsspanne ist derart ausgebildet, daß sie
langer ist als eine Zeitspanne vom ersten Zeitpunkt T&sub1; zum
zweiten Zeitpunkt T&sub2; oder eine Zeitspanne, die die
Anwendungsschaltung 4 erfordert, um ihren Betrieb, der durch die
Zuführung des Steuersignals CIN begonnen wurde, zu beenden.
Desweiteren antwortet die Verzögerungsschaltung 6 auf die Änderung
am Knoten N&sub2; vom hohen Pegel zum niedrigen Pegel und setzt
ihren Signal-Verzögerungsbetrieb momentan zurück.
Dementsprechend wird das Signal DS in einem fort laufenden Betriebs
zustand von der Verzögerungsschaltung 6 nicht erzeugt. Die
Verzögerungsschaltung 6 kann vom Invertertyp sein, der ein
invertiertes Signal des seinem Eingangsende zugeführten Signals
nach einer Verzögerungsspanne ab der Zuführung des Signals an
sein Eingangsende ausgibt. In diesem Fall ist das Eingangsende
der Verzögerungsschaltung 6 nicht mit dem Knoten (d. h. N&sub2;),
mit dem der Transistor Q&sub3; verbunden ist, sondern mit einem
Knoten (d. h. N&sub1; oder N&sub3;) verbunden, der einen zum Pegel am
Knoten N&sub2; gegenüberliegenden Pegel einnimmt.
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Wenn ein Versorgungsschalter (nicht dargestellt) zum Zeitpunkt
T&sub3; der Fig. 2 ausgeschaltet wird, um die Versorgungsspannung
Vcc vom Anschluß 5 zu entfernen, arbeiten die
Anwendungsschaltung 4 und die Inverter 2 und 3 nicht, und das Steuersignal
CIN verschwindet, um den Eingangsanschluß 1 auf den niedrigen
Pegel zu ändern. Dementsprechend werden die Knoten N&sub1; und N&sub2;
auf natürliche Weise entladen, so daß alle Knoten N&sub1; bis N&sub3;
den niedrigen Pegel einnehmen, wie in Fig. 2 dargestellt ist.
Der Transistor Q&sub1; wird damit ausgeschaltet.
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Der Versorgungsschalter wird zu einem vierten Zeitpunkt T&sub4;
eingeschaltet, um die Versorgungsspannung Vcc dem Anschluß 5
zuzuführen. Zu diesem Zeitpunkt, da der Knoten N&sub3; den
niedrigen Pegel einnimmt, nimmt der Transistor Q&sub1; den
Ausschaltzustand ein. Aus diesem Grunde hält der Knoten N&sub1; den niedrigen
Pegel, unabhängig vom Pegel des Steuersignals CIN. Da die
Inverter 2 und 3 die Versorgungsspannung Vcc erhalten, ändert
der Inverter 2 den Knoten N&sub2; auf hohen Pegel, und der Inverter
3 hält den Knoten N&sub3; auf niedrigem Pegel, wie in Fig. 2
dargestellt ist. Aufgrund dessen wird der Transistor Q&sub1; im
Ausschaltzustand gehalten. Da die Anwendungsschaltung 4 durch das
Eingangssignal mit hohem Pegel im Initialzustand gehalten
wird, führt sie ihren vorgegebenen Schaltungsbetrieb nicht aus
und erzeugt das Signal OPEND nicht. Aufgrund dessen weist die
Signaleingangsschaltung 10 das Steuersignal in Abhängigkeit
vom Einschalten der Versorgungsspannung ab. Aufgrund dessen
arbeitet die Schaltung 4 nicht.
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Um eine derartige Defektbedingung zu löschen, sind die
Verzögerungsschaltung 6 und der Transistor Q&sub3; vorgesehen. Wenn die
Signaleingangsschaltung den oben beschriebenen Defektzustand
einnimmt, wird der Knoten N&sub2; auf hohem Pegel gehalten, und
aufgrund dessen erzeugt die Verzögerungsschaltung 6 das
Verzögerungssignal DS mit hohem Pegel zu einem fünften Zeitpunkt
T&sub5;, wie in Fig. 2 dargestellt ist. Der Transistor Q&sub3; wird
dadurch eingeschaltet und entlädt den Knoten N&sub2;. Der Inverter 3
ändert den Knoten N&sub3; auf hohen Pegel, der an den Transistor Q&sub1;
rückgekoppelt wird. Dementsprechend wird der Transistor Q&sub1;
eingeschaltet, und der Knoten N&sub1; nimmt in Abhängigkeit vom
Steuersignal CIN mit hohem Pegel den hohen Pegel ein. Die
Inverter 2 und 3 halten die Knoten N&sub2; und N&sub3; auf dem niedrigen
Pegel bzw. dem hohen Pegel. Wenn der Knoten N&sub2; sich auf den
niedrigen Pegel ändert, wird das Signal DS momentan auf
niedrigen Pegel invertiert. Die Anwendungsschaltung 4 wird damit
in den Intitialzustand gebracht.
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Wenn sich das Steuersignal CIN zu einem Zeitpunkt T&sub6; auf
niedrigen Pegel ändert, verriegelt die Signaleingangsschaltung 10
diesen niedrigen Pegel und trennt den Eingangsanschluß 1 von
der Schaltung 4. Zu einem Zeitpunkt T&sub7; wird das Signal OPEND
von der Schaltung 4 erzeugt, so daß die
Signaleingangsschaltung auf eine folgende Änderung des Steuersignals CIN auf den
niedrigen Pegel wartet, wie in Fig. 2 dargestellt ist.
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Falls gewünscht, kann ein dritter Inverter zugefügt werden,
dessen Eingangsende dem zweiten Knoten N&sub2; und dessen
Ausgangsende mit dem ersten Knoten N&sub1; verbunden ist. Das
bedeutet, daß der zweite Inverter 2 und der zugefügte dritte
Inverter eine Flip-Flop-Schaltung bilden. Es ist möglich, einen
Transistor gemeinsam für die Transistoren Q&sub2; und Q&sub3; zu
verwenden. Zu diesem Zweck ist ein ODER-Tor vorgesehen, das die
Signale DS und OPEND erhält und dessen Ausgangssignal dem Gate
des Transistors zugeführt wird, dessen Source-Drain-Weg
zwischen den Knoten N&sub2; und Masse geschaltet ist.
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Wie in Fig. 3 dargestellt ist, umfaßt die
Verzögerungsschaltung 6 sieben Inverter 61 bis 67, einen Kondensator C&sub1; und
einen Transistor Q&sub4;. Die Inverter 61 bis 66 sind in Kaskade
zwischen das Eingangsende und das Ausgangsende der Schaltung 6
geschaltet. Der Kondensator C&sub1; und der Transistor Q&sub4; sind
parallel zwischen das Ausgangsende des Inverters 64 und den
Massepunkt geschaltet, und der Inverter 67 ist zwischen das
Ausgangsende des Inverters 62 und das Gate des Transistors Q&sub4;
geschaltet. Die Leitfähigkeit des Transistors Q&sub4; ist deutlich
groß ausgelegt. Aufgrund dessen reagiert die Schaltung 6 auf
den hohen Pegel am Knoten N&sub2; und erzeugt das Signal DS mit
hohem Pegel nach einer Zeitverzögerung, die durch die
Torverzögerungen der entsprechenden Inverter und den Kondensator C&sub1;
bestimmt ist. Wenn der Knoten N&sub2; sich auf niedrigen Pegel
ändert, wird der Kondensator C&sub1; schnell entladen und invertiert
das Signal DS momentan auf den niedrigen Pegel.
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Bezugnehmend auf Fig. 4 ist ein Halbleiterspeicher mit
wahlfreiem Zugriff dargestellt, der die erste Ausführungsform der
Erfindung verwendet. Dieser Speicher ist von der Bauart mit
Mehrfachadresse und als integrierte Schaltungsvorrichtung 100
hergestellt. Adreßsignale Ao bis Ai werden jeweils den Adreß-
Eingangsanschlüssen 101-o bis 101-i zugeführt. Wenn ein
Zeilenadreß-Abtastsignal RAS, das einem
Zeilenabtast-Eingangsanschluß 103 zugeführt wird, sich auf niedrigen Pegel ändert,
erzeugt ein-Zeitsteuergenerator 121 ein erstes
Adreß-Verriegelungssignal AL&sub1;, ein Zeilendekoder-Freigabesignal AE und ein
Lese-Freigabesignal SE. In Abhängigkeit vom Signal AL&sub1; nimmt
ein Adreßpuffer 110 die Adreßsignale Ao bis Ai als
Zeilenadreßinformation und führt sie zu einem Multiplexer 111.
Beim Datenlesen oder Datenschreiben wählt der Multiplexer 111
die Daten vom Puffer 110. Ein Speicherzellenfeld 113 umfaßt
eine Vielzahl von Wort- und Zahlenleitungen und eine Vielzahl
von Speicherzellen (alles nicht dargestellt). Jede der
Speicherzellen ist von der sogenannten Ein-Transistor-
Speicherzellen-Bauart aus einem Transistor und einem
Kondensator und ist zwischen eine der Wortleitungen und eine der
Zahlenleitungen geschaltet. Das Ausgangssignal des Multiplexers
111 wird einem Zeilenadreß-Dekoder 112 zugeführt, der durch
ein Signal XE gespeist wird, so daß eine der Wortleitungen
durch den Dekoder 112 in Abhängigkeit von der Zeilenadresse
ausgewählt wird. Ein Leseverstärker 114 wird durch das Signal
SE gespeist und frischt die Speicherzellen, die mit der
ausgewählten Wortleitung verbunden sind, auf. Wenn ein
Spaltenadreß-Abtastsignal CAS, das einem Anschluß 104 zugeführt
wird, sich nach der Änderung des Signals RAS auf den niedrigen
Pegel ändert, erzeugt der Zeitsteuergenerator 122 ein zweites
Adreß-Verriegelungssignal AL&sub2; und ein
Spaltendekoder-Freigabesignal YE. Der Adreßpuffer 110 verriegelt die Adreßsignale
Ao bis Ai als Spalten-Adreßdaten in Abhängigkeit vom Signal
AL&sub2; und liefert sie über den Multiplexer 111 an einen
Spaltendekoder 115. Da der Dekoder 115 durch das Signal YE betrieben
wird, wird eine der Zahlenleitungen in Abhängigkeit vom
Spalten-Adreßdatum ausgewählt. Als Ergebnis wird eine der
Speicherzellen bezeichnet. Beim Datenschreiben nimmt ein
Schreib-Freigabesignal WE, das einem Anschluß 105 zugeführt
wurde, einen niedrigen Pegel ein, und ein Eingangsdatum DIN
wird einem Eingangsanschluß 107 zugeführt. Eine Lese/Schreib-
Steuerung 120 antwortet auf das Schreib-Freigabesignal WE vom
Generator 121 und schreibt das Datum DIN in die bezeichnete
Speicherzelle. Beim Datenlesen nimmt das Signal WE einen
hohen Pegel ein, so daß der Generator 121 das
Lese-Freigabesignal RE erzeugt. Dementsprechend liest die Steuerung 120 das
in der bezeichneten Speicherzelle gespeicherte Datum und führt
es einem Ausgangsanschluß 106 als Ausgangs-Datensignal DOUT
zu. Der Speicher 100 umfaßt einen Versorgungsanschluß 108, der
eine Versorgungsspannung Vcc empfängt, und ein Masseanschluß
109, der mit Masse verbunden ist.
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Da Ladungen, die in dem Kondensator jeder Speicherzelle
gespeichert sind, durch einen Leckstrom abgeleitet werden, muß
jede Speicherzelle zyklisch in einem Daten-Haltemodus
aufgefrischt werden. Zu diesem Zweck umfaßt der Speicher ferner
eine interne Auffrischschaltung aus einem
Auffbrisch-Zeitgebergenerator 119 und einem internen Adreßzähler 116 und wird
über ein Auffrischsignal RFSH, das einem Anschluß 102
zugeführt wird, gesteuert. Der Auffrisch-Zeitgebergenerator 119
antwortet auf eine Änderung vom hohen Pegel zum niedrigen
Pegel eines Signals, das seinem Eingangsende zugeführt wird, und
erzeugt ein Auffrisch-Steuersignal RFC und ein
Adressen-Auswahlsignal AS. Der Zeitgebergenerator 121 antwortet auf das
Signal RFC und erzeugt nur die Signale XE und SE. Der
Multiplexer 111 wählt das Datum des internen Zählers 116 anstatt
des Puffers 110 in Abhängigkeit vom Signal AS und führt es dem
Zeilendekoder 112 zu. Im Ergebnis wird eine der Wortleitungen
durch den Dekoder 112 in Abhängigkeit von dem Datum des
Zählers 116 ausgewählt, und die mit der ausgewählten Wortleitung
verbundenen Speicherzellen werden aufgefrischt. Wenn der
Auffrischbetrieb beendet ist, erzeugt der Generator 119 ein
Zähler-Steuersignal RC und ein Auffrisch-Endsignal RFEND. In
Abhängigkeit von dem Signal RC ändert der Zähler 116 seinen
Zählwert um 1.
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Der Auffrischvorgang durch die interne Auffrischschaltung darf
nicht während der Zeitspanne des Datenlesens und des
Datenschreibens
ausgeführt werde. Aus diesem Grund tritt eine
Beschränkung auf, daß das Auffrischsignal RFSH zugeführt werden
sollte, nachdem die Zeilen- und Spalten-Abtastsignale RAS und
CAS auf hohen Pegel zurückgekehrt sind.
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Um diese Beschränkung zu vermeiden, sind eine
Signaleingangsschaltung 117 gemäß der Erfindung und eine Torschaltung 118
vorgesehen. Die Signaleingangsschaltung 117 weist den gleichen
Aufbau wie die Schaltung 10 der Fig. 1 auf, mit Ausnahme des
einen Punktes, daß die Verzögerungsschaltung 6 ferner mit
einem Verzögerungs-Steuersignal DC vom Zeitgebergenerator 121
versorgt wird, und aufgrund dessen sind ihre Bauelemente mit
den gleichen Bezugsziffern und Symbolen versehen, um ihre
weitere Beschreibung zu-unterlassen. Das Ausgangssignal der
Schaltung 117 wird einem ersten Eingangsende der Torschaltung
zugeführt, deren zweites Eingangsende ein
Auffrisch-Freigabesignal RFE erhält, das vom Generator 121 erzeugt wird, wenn
Datenlese- oder Datenschreibvorgänge beendet sind. Da das
Signal RFSH durch die Schaltung 117 verriegelt wird, kann es
sich auf den niedrigen Pegel ändern während einer Zeitspanne,
in der das Datenlesen oder das Datenschreiben ausgeführt wird.
Das Signal DC wird erzeugt, wenn das Datenlesen oder das
Datenschreiben ausgeführt wird und deaktiviert die
Verzögerungsschaltung 6. Aufgrund dessen wird das auf niedrigen Pegel
verriegelte Ausgangssignal der Schaltung 117 dem Tor 118
zugeführt, aber zu diesem Zeitpunkt wird das Signal RFE nicht
erzeugt, und das Tor 118 überträgt das auf niedrigen Pegel
verriegelte Signal nicht an den Auffrisch-Zeitgebergenerator 119.
Dementsprechend wird das Auffrischen nicht ausgeführt. Nach
Beendigung des .Datenlesens oder des Datenschreibens wird das
auf niedrigem Pegel verriegelte Signal dem
Auffrisch-Zeitgebergenerator 119 zugeführt, so daß der interne
Auffrischvorgang durchgeführt wird. Wenn das Auffrischen beendet ist, wird
das Signal RFEND erzeugt und setzt die
Signalseingangsschaltung 117 zurück.
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Da desweiteren die Signaleingangsschaltung 117 den Transistor
Q&sub3; und die Verzögerungsschaltung 6 aufweist und die
Verzögerungsschaltung 6 direkt nach dem Einschalten der
Versorgungsspannung aktiviert wird, tritt ein Defektzustand, in dem ihr
Ausgangssignal auf niedrigem Pegel gehalten wird, der mit
Bezug auf die Fig. 1 und 2 erläutert wurde, nicht auf. Der
Auffrisch-Zeitgebergenerator 119 wird zurückgesetzt und nimmt
seinen Anfangszustand an durch den hohen Pegel, der von der
Schaltung 117 über das Tor 118 abgeleitet wurde.
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Bezugnehmend auf Fig. 5 wird eine zweite Ausführungsform der
Erfindung im folgenden beschrieben, wobei die gleichen
Bauteile wie in Fig. 1 mit den gleichen Bezugsziffern und
-symbolen versehen sind. In Fig. 5 ist der Source-Drain-Weg des
Transistors Q&sub3; zwischen den Anschluß 5 und den Knoten N&sub3;
geschaltet, und eine Verzögerungsschaltung 6' ist zwischen den
Knoten N&sub3; und das Gate des Transistors Q&sub3; geschaltet. Die
Verzögerungsschaltung 6' antwortet auf den niedrigen Pegel am
Knoten N&sub3; und erzeugt ein Verzögerungssignal DS mit hohem
Pegel, nachdem die Anwendungsschaltung 4 das Betriebs-
Endsignal OPEND erzeugt hat. Dementsprechend wird der
obengenannte Defektzustand, der direkt nach dem Einschalten
der Versorgungsspannung auftritt, vermieden.
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Eine dritte Ausführungsform der Erfindung ist in Fig. 6
dargestellt, bei der der Source-Drain-Weg des Transistors Q&sub3;
zwischen den Anschluß 5 und den ersten Knoten N&sub1; geschaltet
ist und wobei die Verzögerungsschaltung 6' zwischen den Knoten
N&sub1; und das Gate des Transistors Q&sub3; geschaltet ist.
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Die in den Fig. 5 und 6 dargestellte Verzögerungsschaltung 6'
kann durch Zufügung eines Inverters auf der Seite des Eingangs
des Inverters 61 (vgl. Fig. 3) oder zwischen die Inverter 61
und 62 gebildet werden.
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Die Erfindung ist nicht auf die oben beschriebenen
Ausführungsformen beschränkt, sondern kann geändert und
modifiziert werden: Beispielsweise kann der Transistor Q&sub3; der
Fig. 1 mit dem Anschluß 5 und dem ersten Knoten N&sub1; oder dem
dritten Knoten N&sub3; verbunden sein. Desweiteren kann der
Transistor Q&sub3; der Fig. 1 durch den Pegel am Knoten N&sub1; oder N&sub2;
gesteuert werden, wie in Fig. 5 und 6 dargestellt ist.