DE3545474A1 - Einrichtung zum verbinden von 8- und 16-stelligen moduln mit einem 16-stelligen mikroprozessorsystem - Google Patents
Einrichtung zum verbinden von 8- und 16-stelligen moduln mit einem 16-stelligen mikroprozessorsystemInfo
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- DE3545474A1 DE3545474A1 DE19853545474 DE3545474A DE3545474A1 DE 3545474 A1 DE3545474 A1 DE 3545474A1 DE 19853545474 DE19853545474 DE 19853545474 DE 3545474 A DE3545474 A DE 3545474A DE 3545474 A1 DE3545474 A1 DE 3545474A1
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- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
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Description
Einrichtung zum Verbinden von 8- und 16-stelligen
Moduln mit einem 16-stelligen Mikroprozessorsystem
Die Erfindung betrifft eine Einrichtung zum verbinden
von S- und 16-stelligen Moduln mit einen 16-stelligen
Mikroprozessorsystem, welche in 16-stelligen Mikroprozessor-Einrichtungen und Computern Anwendung findet.
Aus der BG-PS 65 418 ist eine Einrichtung zum Verbinden
eines 16-stelligen Mikroprozessorsystems mit 3-stelligen
T.Tpduln bekannt, das ein 16-stellif~es Mikroprozessorsystem
enthält, dessen erste Hälfte der informations-Ein-
und Ausgänge mit der einen Hälfte der informations-Ein- und Ausgänge eines doppeltgerichteten primären Datenpuffers
in Verbindung steht, während die zv/eite Hälfte seiner Informations-Ein- und Ausgänge an die eine
Hälfte der informations-Ein- und Ausgänge eines doppeltgerichteten
sekundären Datenpuffers angeschlossen ist. Die Adressen-Ausgänge des 16-stelligen Mikroprozessorsystems
sind mit den Informations-Eingängen eines einseitig gerichteten Adressen-Puffers verbunden, dessen Ausgänge
an die Adressen-Eingänge der S-stelligen Moduln angeschlossen sind* die Informations-Ein- und Ausgänge
der letzteren steven in verbindung mit der anderen Hälfte
der Tnforraations-Ein- und Ausgänge des doppeltgericl:-
teten primären Datenpuffers und des doppeltgerichteten TJroschalt-Datenpuffers, dessen eine pTälfte von Ir.formations-Ein-
und Ausgängen an die zweite Hälfte der Tnformations-Ein- und Ausgänge des 16-stelligen Mikroprozessorsystems
angeschlossen ist. Die erste Hälfte der Informations-Ein- und Ausgänge des Systems ist mit den
Informations-Ausgängen eines Pufferregisters verbunden,
BAD ORIGINAL
dessen Informations-Eingänge mit der einen Hälfte der informations-Ein- und Ausgänge des doppeltgerichteten
primären Datenpuffers in verbindung stehen. Der Ausgang zur Steuerung des doppelten Zyklus des 16-stelligen Mikroprozessorsystems
ist mit dem gleichnamigen Eingang der Steuerschaltung verbunden, deren Ausgang zur Eingabe
wartender Takte an den gleichnamigen Eingang des Mikroprozessorsystems
angeschlossen ist. Die Ausgänge zur steuerung- der Datenpuffer der Steuerschaltung stehen in
verbindung mit den Steuereingängen des doppeltgerichteten primären Datenpuffers, des Pufferregisters, des doppeltgerichteten
umschaltungs-Datenpuffers und des doppeltgerichteten
sekundären Datenpuffers. Der Steuerausgang zur
Modifikation der Adresse der Steuerschaltung ist mit dem Steuereingang der Schaltung zur Modifikation der Adresse
verbunden, deren Adressen-Eingang an die Adressen-Ausgänge des 16-stelligen Mikroprozessorsystems angeschlossen
ist, während ihr Ausgang mit den Iniormations-Eingängen
des einseitig gerichteten Adressen-puffers verbunden ist,
dessen Ausgänge an den Adressen-Eingang der Steuerschaltung
angeschlossen sind,deren Ausgang zur Steuerung des Adressen-Puffers mit dem Steuereingang des einseitig gerichteten
Adressen-puffers in Verbindung steht, während
der s^euereingang zur Eingabe eine' zusätzlichen Wartens
mit dem gleichnamigen Steuerausgang der 8-stelligen Moduln verbunden ist.
Die steuerschaltung enthält eine Einheit zur Steuerung des doppelten Zyklus, deren Steuerausgänge mit einer
Einheit zur Eingabe wartender Takte, einer Einheit zur Steuerung der Datenpuffer und einer Einheit zur Steuerung
der Adressen-Puffer in verbindung stehen.
BAD ORIGINAL
Die Einheit zur Steuerung des doppelten Zyklus folgt und unterscheidet den Typ der von dem 16-stelligen Mikroprozessor-System
vorgegebenen Instruktion. Bei einer Instruktion mit einem Byte-Austausch werden die Einheit zur
Eingabe wartender Takte, die Einheit zur Steuerung der Adressen-Schaltungen und die Schaltung zur Modifikation
der Adresse nicht aktiviert. Die den Adressen-Ausgängen
des 16-stelligen Mikroprozessor-Systems zugeführte Adresse
wird ohne Änderung über den einseitig gerichteten
1C Adressenpuffer zu den Adressen-Eingängen der 8-stelligen
Moduln übertragen. Bei einer geradzahligen Adresse wird die erste Hälfte der informations-Ein- und Ausgänge des
16-stelligen Mikroprozessor-Systems über den primären doppeltgerichteten D^tenpuffer an die Informations-Ein-
und Ausgange der 8-stelligen Moduln angeschlossen. Bei einer ungeradzahligen Adresse des Bytes wird die zweite
Hälfte der informations-Ein- und Ausgänge des 16-stelligen
Mikroprozessor-Systems über den doppeltgerichteten Uraschaltungs-Datenpuffer an die informations-Ein- und
Ausgänge der 8-stelligen Moduln angeschlossen. Bei Instruktionen mit einem Wortaustausch aktiviert die Einheit
zur Steuerung des doppelten Zyklus die Einheit zur Eingabe wartender Takte, welche das 16-stellige "ikrcprozessor-Systen
in einer "iartezustanä vernetz".;. Disser Zustand
dauert so viele Takte, wieviel für die Ausführung des zusätzlichen Zyklus eines BC'te-Austcusches erforderlich
sind. Gleichzeitig werden die Bedingungen für die Eingabe eines zusätzlichen Wartens beachtet, die den 8-stelligen
Moduln zum Ausführen eines Einseizyklus des Byte-Austausches notwendig sind. Die Einheit zur Steuerung
des doppelten Zyklus erfüllt ihre Funktionen durch die Einheit zur steuerung der Datenpuffer und die Einheit
zur Steuerung der Adressen-Schaltungen.
BAD ORIGINAL
Während des ersten Zyklus wird die Adresse von den Adressen-Ausgängen
des 16-stelligen Mikroprozessor-Systems
über den einseitig gerichteten Adressen-Puffer ohne Änderung
den Adressen-Eingängen der 8-stelligen Moduln zugeführt. Bei einer Aufzeichnungsinstruktion sichert
die Einheit zur Steuerung der Datenpuffer die Übertragung
des sich an der ersten Hälfte der Informations-Ausgänge
des 16-stelligen Mikroprozessor-Systems befindenden Byte zu den Informations-Eingängen der 8-stelligen Moduln über
den doppeltgerichteten primären Datenpuffer. Bei einer Leseinstruktion gewährleistet die Einheit zur Steuerung
der Datenpuffer die Speicherung des sich an den Informations-Ausgängen der 8-stelligen Moduln im Pufferregister
befindenden Bytes, nachdem sie es durch den doppeltgerichteten primären Datenpuffer durchgelassen hat.
Der zweite Austauschzyklus wird komplett von der Einheit
zur Steuerung des doppelten Zyklus gesteuert. In diesem wird die Adresse in der Schaltung zur Modifikation der
Adresse geändert, was die Wahl und die Behandlung des zweiten Bytes des Wortes sichert. Die modifizierte Adresse
wird über den einseitig gerichteten Adressenpuffer den Adressen-Eingängen der 8-stelligen Moduln zugeführt.
Bei einer Aufzeichnungsinstruktion gewährleistet die Einheit zur Steuerung der Datenpuffer das Übertragen des
an der zweiten Hälfte der Informations-Ausgänge des 16-stelligen
Mikroprozessor-Systems befindlichen Bytes über
den doppeltgerichteten Umschaltungs-Datenpuffer zu den
Informations-Eingängen der 8-stelligen Moduln. Bei einer
Leseinstruktion führt die Einheit zur Steuerung der Datenpuffer das Byte, welches sich an den Informations-Ausgängen
der 8-stelligen Moduln befindet, über den doppeltgerichteten Umschaltungspuffer der zweiten Hälfte
der Informations-Eingänge des 16-stelligen Mikroprozessor-Systems
zu. Zu gleicher Zeit wird durch das Pufferregister das in ihm während des ersten Zyklus gespeicherte
Datenbyte zu der ersten Hälfte der Informations-Eingänge
des 16-stelligen Mikroprozessor-Systems übertragen. Seitens der 8-stelligen Moduln wird der Austausch mit
dem 16-stelligen Mikroprozessor-System nur über Bytes vollbracht, unabhängig von den Forderungen der zu erfüllenden
Instruktion für einen Byte-Austausch oder einen Wortaustausch.
Die Nachteile dieser Einrichtung bestehen in der linearen Verteilung der Adressen und darin, daß ein Wortaustausch
mit dem 16-stelligen Mikroprozessor-System nur für einen Teil der 8-stelligen Moduln möglich ist. Die restlichen
8-stelligen Moduln sind auf Operationen nur mit einem Byte-Austausch und nichtlinearer Verteilung ihrer Adressen
begrenzt, was von dem 16-stelligen Mikroprozessor-System erfordert wird. Ein weiterer Nachteil der Einrichtung
ist die kleine Wortaustausch-Geschwindigkeit zwischen dem 16-stelligen Mikroprozessor-System und den
16-stelligen Moduln.
Aufgabe der Erfindung ist es, eine Einrichtung zum Verbinden von 8-stelligen Moduln und 16-stelligen Moduln
mit einem 16-stelligen Mikroprozessor-System zu schaffen, die eine lineare Verteilung der Adressen und eine
Möglichkeit für einen Wortaustausch aller an das 16-stellige Mikroprozessor-System angeschlossenen Moduln,
sowie auch eine höhere Wortaustausch-Geschwindigkeit mit den 16-stelligen Moduln gewährleistet.
Diese Aufgabe wurde mit einer Einrichtung zum Verbinden von 8-stelligen und 16-stelligen Moduln an ein Mikroprozessor-System
gelöst, welche einen 16-stelligen Mikroprozessor enthält, dessen erste Hälfte von Informations-Ein-
und Ausgängen mit der einen Hälfte der Informations-Ein- und Ausgänge eines doppeltgerichteten primären Datenpuffers
und der einen Hälfte der Informations-Ein- und Ausgänge eines doppeltgerichteten Rückumschaltungs-Datenpuffers
in Verbindung steht, während die andere Hälfte Informations-Ein- und Ausgänge an die eine Hälfte
der Informations-Ein- und Ausgänge eines doppeltgerichteten sekundären Datenpuffers und die eine Hälfte der Informations-Ein-
und Ausgänge eines doppeltgerichteten geraden Umschaltungs-Datenpuffers angeschlossen ist. Die
andere Hälfte der Informations-Ein- und Ausgänge des doppeltgerichteten primären Daten-Puffers ist mit der
anderen Hälfte der Informations-Ein- und Ausgänge eines doppeltgerichteten geraden Umschaltungs-Datenpuffers verbunden
und ist die erste Hälfte der Informations-Ein- und Ausgänge des 16-stelligen Mikroprozessor-Systems,
an das die Informations-Ein- und Ausgänge der einen Hälfte
der 8-stelligen Moduln und die erste Hälfte der Informations-Ein-
und Ausgänge der 16-stelligen Moduln angeschlossen sind. Die andere Hälfte der Informations-Ein-
und Ausgänge des doppeltgerichteten sekundären Datenpuffers steht in Verbindung mit der anderen Hälfte der Informations-Ein-
und Ausgänge des doppeltgerichteten Rückumschaltungs-Datenpuffers
und ist die zweite Hälfte der Informations-Ein- und Ausgänge des 16-stelligen Mikroprozessor-Systems,
an das die Informations-Ein- und Ausgänge der anderen Hälfte der 8-stelligen Moduln und die zweite
Hälfte der Informations-Ein- und Ausgänge der 16-stelli-
gen Moduln angeschlossen sind. Die Adressen-Ausgänge des 16-stelligen Mikroprozessors sind mit den Informations-Eingängen
eines einseitig gerichteten Adressen-Puffers verbunden, dessen Ausgänge an die Adressen-Eingänge der
8-stelligen und 16-stelligen Moduln angeschlossen sind.
Die erste Hälfte der Informations-Eingänge des 16-stelligen
Mikroprozessors steht in Verbindung mit den Daten-Ausgängen eines Puffer-Registers, dessen Informations-Eingänge
an die eine Hälfte der Informations-Ein- und
Ausgänge eines doppeltgerichteten primären Datenpuffers angeschlossen sind. Der Ausgang zur Steuerung des doppelten
Zyklus des 16-stelligen Mikroprozessors ist mit dem gleichnamigen Eingang der Steuerschaltung verbunden, deren
Ausgang zur Eingabe wartender Takte an den gleichnamigen Eingang des 16-stelligen Mikroprozessors angeschlossen
ist. Der Steuerausgang zur Modifikation der Adresse der Steuerschaltung steht in Verbindung mit der Schaltung
zur Modifikation der Adresse, deren Eingang mit den Adressen-Ausgängen des 16-stelligen Mikroprozessors verbunden
ist; ihr Adressen-Ausgang ist an die Informations-Eingänge
des einseitig gerichteten Adressen-Puffers angeschlossen. Die Adressen-Ausgänge des einseitig gerichteten
Adressen-Puffers sind die Adressen-Ausgänge des 16-stelligen Mikroprozessor-Systems und sind an den Adressen-Eingang
der Steuerschaltung angeschlossen, deren Ausgang zur Steuerung des Adressen-Puffers mit dem Steuereingang
des einseitig gerichteten Adressen-Puffers in Verbindung steht, während der Eingang zur Eingabe eines
zusätzlichen Wartens an die gleichnamigen Steuerausgänge der 8-stelligen und 16-stelligen Moduln angeschlossen
ist.
Die Steuerschaltung enthält eine Einheit zur Steuerung
des doppelten Zyklus, deren Steuerausgänge mit einer Einheit zur Eingabe wartender Takte, einer Einheit zur
Steuerung der Datenpuffer und mit einer Einheit zur Steuerung der Adressen-Schaltungen in Verbindung stehen. Die
Steuereingänge der Einheit zur Steuerung des doppelten Zyklus sind ein Eingang zur Verriegelung der Steuerschaltung,
welcher mit dem Steuerausgang der Einheit zur Verriegelung des Steuerns, mit einem Eingang "Steuerung des
doppelten Zyklus" der Steuerschaltung und mit einem Eingang zur Eingabe eines zusätzlichen Wartens der Steuerschaltung
verbunden ist. Die Steuereingänge der Einheit zur Verriegelung des Steuerns sind ein Eingang zur Freigabe
der Steuerschaltung und Eingang zur Steuerung des doppelten Zyklus der Steuerschaltung. Die Ausgänge der
Einheit zur Steuerung der Datenpuffer sind Ausgänge für die Wahl der Puffer der Steuerschaltung und sind mit den
gleichnamigen Eingängen der Schaltung zum Koordinieren der Steuerung der Datenpuffer verbunden.
Die Schaltung zum Koordinieren der Steuerung der Datenpuffer enthält eine Einheit zum Erkennen der Stellung
des 8-stelligen Moduls und eine Einheit zum Erkennen
der Modulart. Die Eingänge für die Wahl des Puffers der Schaltung zum Koordinieren der Steuerung der Datenpuffer
sind Informationseingänge der Einheit zum Erkennen der
Stellung des 8-stelligen Moduls. Der Adressen-Eingang der Schaltung zum Koordinieren der Steuerung der Datenpuffer
ist ein Informations-Eingang der Einheit zum Erkennen
der Modulart, dessen zusätzliche Ausgänge für
3Ό die Wahl des Puffers mit der Einheit zum Erkennen der
Stellung des 8-stelligen Moduls in Verbindung stehen.
Der Steuereingang zum Erkennen der Stellung des 8-stelligen
Moduls der Schaltung zum Koordinieren der Steuerung der Datenpuffer ist an die gleichnamigen Steuerausgänge
der 8-stelligen Moduln angeschlossen und ist ein Steuereingang der Einheit zum Erkennen der Stellung des
8-stelligen Moduls. Der Steuereingang zum Erkennen der Modulart steht in Verbindung mit den gleichnamigen Steuerausgängen
für die Modulart aller Moduln, deren Informations-Ein- und Ausgänge an die Informations-Ein- und Ausgänge
des 16-stelligen Mikroprozessor-Systems angeschlossen
sind. Die Steuerausgänge der Einheit zum Erkennen der Stellung der 8-stelligen Moduln sind Steuerausgänge
für die Steuerung der Datenpuffer der Schaltung zum Koordinieren der Steuerung der Datenpuffer und sind mit den
Steuereingängen der Datenpuffer verbunden sowie mit dem Steuereingang des Pufferregisters. Der Steuerausgang der
Schaltung für Koordinieren der Steuerung der Datenpuffer "Freigabe" ist an den gleichnamigen Eingang der Steuerschaltung
angeschlossen.
Die Vorteile der vorliegenden Erfindung bestehen darin, daß alle an das 16-stellige Mikroprozessor-System angeschlossenen
Moduln eine lineare Adressenverteilung und die Möglichkeit sowohl für einen Byte-Austausch, als
auch für einen Wortaustausch haben können. Ein weiterer Vorteil der Erfindung ist, daß eine optimale Geschwindigkeit
des Wortaustausches zwischen dem 16-stelligen Mikroprozessor-System und den 16-stelligen Moduln gewährleistet
wird, so daß eine leichtere Programmierung der 16-stelligen Mikroprozessor-Systeme ermöglicht wird.
Anhand der Zeichnung wird ein Ausführungsbeispiel der
erfindungsgemäßen Einrichtung erläutert. Es zeigen:
Fig. 1 ein Blockschaltbild einer Einrichtung zum Verbinden 8- und 16-stelliger Moduln mit einem 16-stelligen
Mikroprozessor-System,
Fig. 2 ein Blockschaltbild der Steuerschaltung und Fig. 3 ein Blockschaltbild der Schaltung zum Koordinieren
der Steuerung der Datenpuffer.
Die Einrichtung zum Verbinden 8- und 16-stelliger Moduln
mit einem 16-stelligen Mikroprozessor-System enthält erfindungsgemäß
einen 16-stelligen Mikroprozessor 1, dessen erste Hälfte von Informations-Ein- und Ausgängen mit
der ersten Hälfte der Informations-Ein- und Ausgänge eines doppeltgerichteten primären Datenpuffers 2 und der
einen Hälfte der Informations-Ein- und Ausgänge eines doppeltgerichteten Rückschaltungs-Datenpuffers 3 in Verbindung
steht. Die zweite Hälfte der Informations-Ein- und Ausgänge des 16-stelligen Mikroprozessors 1 ist an
die eine Hälfte der Informations-Ein- und Ausgänge eines doppeltgerichteten sekundären Datenpuffers 4 und an die
eine Hälfte der Informations-Ein- und Ausgänge eines doppelt gerichteten geraden Umschaltungs-Datenpuffers 5 angeschlossen.
Die andere Hälfte der Informations-Ein- und Ausgänge des doppeltgerichteten primären Datenpuffers 2 ist mit der anderen Hälfte der Informations-Ein-
und Ausgänge des doppeltgerichteten geraden Umschaltungs-Datenpuffers 5 verbunden und ist die erste Hälfte der
Informations-Ein- und Ausgänge des 16-stelligen Mikroprozessor-Systems
6, an das die Informations-Ein- und Ausgänge der 8-stelligen Moduln 7 und die erste Hälfte
der Informations-Ein- und Ausgänge der 16-stelligen Moduln
8 angeschlossen sind. Die andere Hälfte der Informations-Ein-
und Ausgänge des doppeltgerichteten sekundären Datenpuffers 4 steht in Verbindung mit der anderen
Hälfte der Informations-Ein- und Ausgänge des doppeltgerichteten
Rückschaltungs-Datenpuffers 3 und ist die zweite Hälfte der Informations-Ein- und Ausgänge des 16-stelligen
Mikroprozessor-Systems 6, an das die Informations-Ein- und Ausgänge der 8-stelligen Moduln 9 und die zweite
Hälfte der Informations-Ein- und Ausgänge der 16-stelligen
Moduln 8 angeschlossen sind. Die Adressenausgänge des 16-stelligen Mikroprozessors 1 sind mit den Informations-Eingängen
eines einseitig gerichteten Adressenpuffers 10 verbunden, dessen Ausgänge an die Adressen-Eingänge
der 8-stelligen und 16-stelligen Moduln 7, 8 und 9 angeschlossen sind, deren Informations-Ein- und
Ausgänge mit der ersten und zweiten Hälfte der Informations-Ein- und Ausgänge des 16-stelligen Mikroprozessor-Systems
6 in Verbindung stehen.
Die erste Hälfte der Informations-Ein- und Ausgänge des
16-stelligen Mikroprozessors 1 ist mit den Datenausgängen eines Puffer-Registers 35 verbunden, dessen Informations-Eingänge
an die eine Hälfte der Informations-Ein- und Ausgänge des doppeltgerichteten primären Datenpuffers
2 angeschlossen sind. Der Ausgang 11 zur Steuerung des doppelten Zyklus des 16-stelligen Mikroprozessors 1
steht in Verbindung mit dem gleichnamigen Eingang der Steuerschaltung 12, deren Ausgang 13 zur Eingabe wartender
Takte an den Steuereingang des 16-stelligen Mikroprozessors 1 angeschlossen ist. Der Steuerausgang 14 zur
Modifizierung der Adresse der Steuerschaltung 12 ist mit der Schaltung 15 zur Modifikation der Adresse verbunden,
deren Adressen-Eingang 36 an die Adressen-Ausgänge des 16-stelligen Mikroprozessors 1 angeschlossen ist, während
ihr Adressen-Ausgang 16 mit den Adressen-Eingängen
des einseitig gerichteten Adressen-Puffers 10 in Verbindung
steht. Die Adressen-Ausgänge des einseitig gerichteten Adressen-Puffers 10 sind an den Adressen-Eingang
der Steuerschaltung 12 angeschlossen, deren Ausgang 18
zur Steuerung des Adressen-Puffers mit dem Steuereingang des einseitig gerichteten Adressen-Puffers 10 verbunden
ist, während der Eingang 19 zur Eingabe eines zusätzlichen Wartens mit den gleichnamigen Steuerausgängen der
8-stelligen und der 16-stelligen Moduln 7, 8 und 9 in
Verbindung steht.
Die Steuerschaltung 12 (Fig. 2) enthält eine Einheit 20 zur Steuerung des doppelten Zyklus 20, deren Steuerausgänge
mit einer Einheit 21 zur Eingabe wartender Takte, einer Einheit 22 für Steuerung der Datenpuffer und einer
Einheit 23 zur Steuerung der Adressen-Schaltungen in Verbindung stehen. Die Steuer-Eingänge der Einheit 20 zur
Steuerung des doppelten Zyklus sind ein Eingang für Verriegelung der Steuerschaltung 23, welcher mit dem gleichnamigen
Steuerausgang der Einheit 24 zur Verriegelung der Steuerung, dem Eingang 11 zur Steuerung des doppelten
Zyklus der Steuerschaltung 12 und dem Eingang 19 zur Eingabe eines zusätzlichen Wartens der Steuerschaltung
12 verbunden ist. Die Steuereingänge der Einheit 24 zur Verriegelung der Steuerung sind der Eingang 25 zur Freigäbe
und der Eingang 11 zur Steuerung des doppelten Zyklus der Steuerschaltung 12. Die Ausgänge der Einheit
22 zur Steuerung der Datenpuffer sind Ausgänge 26 für die Pufferwahl der Steuerschaltung 12 und sind an die
gleichnamigen Eingänge der Schaltung 27 zum Koordinieren der Steuerung der Datenpuffer angeschlossen.
Die Schaltung 27 (Fig. 3) zum Koordinieren der Steuerung der Datenpuffer enthält eine Einheit 28 zum Erkennen
der Stellung des 8-stelligen Moduls 7 und eine Einheit 29 zum Erkennen der Modulart. Die Eingänge 26 für
die Pufferwahl der Schaltung 27 zum Koordinieren der Steuerung der Datenpuffer sind Informations-Eingänge der
Einheit 28 zum Erkennen der Stellung des 8-stelligen Moduls. Der Adressen-Eingang 17 der Schaltung 27 für das
Koordinieren der Steuerung der Datenpuffer ist ein Informations-Eingang
der Einheit 29 zum Erkennen der Modulart, deren zusätzliche Eingänge 30 für die Pufferwahl an die
Einheit 28 zum Erkennen der Stellung des 8-stelligen Moduls angeschlossen sind. Der Steuereingang 31 zum Erkennen
der Stellung des 8-stelligen Moduls der Schaltung 27 zum Koordinieren der Steuerung der Datenpuffer ist
an den Steuerausgang der 8-stelligen Moduln 7 und 9 angeschlossen und ist ein Steuereingang der Einheit 28 zum
Erkennen der Stellung des 8-stelligen Moduls. Der Steuereingang 32 zum Erkennen der Modulart ist mit den Steuerausgängen
für die Modulart der 8-stelligen und 16-stelligen Moduln 7, 8 und 9 verbunden, deren Informations-Ein-
und Ausgänge mit den Informations-Ein- und Ausgängen des 16-stelligen Mikroprozessor-Systems in Verbindung
stehen. Die Steuerausgänge der Einheit 28 zum Erkennen der Stellung der 8-stelligen Moduln sind Steuerausgänge
der Datenpuffer 33 der Schaltung 27 zum Koordinieren der Steuerung der Datenpuffer und sind mit den
Steuereingängen der Datenpuffer 2, 5, 3 und 4 sowie mit dem Steuereingang des Pufferregisters 35 verbunden. Der
Steuerausgang 25 für die Freigabe der Schaltung 27 zum Koordinieren der Steuerung der Datenpuffer ist an den
gleichnamigen Eingang der Steuerschaltung 12 angeschlossen.
Die Einrichtung zum Verbinden der 8-stelligen und der
16-stelligen Moduln mit einem 16-stelligen Mikroprozessor-System
arbeitet wie folgte. Die Einheit 20 zur Steuerung des doppelten Zyklus beobachtet und erkennt die Art
der vom 16-stelligen Mikroprozessor-System 1 zugeführten Operation. Bei einer einen Byte-Austausch erfordernden
Operation aktiviert die Einheit 20 zur Steuerung des doppelten Zyklus die Einheit 21 zur Eingabe wartender
Takte nicht. Dasselbe betrifft auch die Einheit 34 für die Steuerung der Adressen-Schaltungen. Bei einem Byte-Austausch
wird die den Adressen-Ausgängen des 16-stelligen Mikroprozessors 1 zugeführte Adresse über den einseitig
gerichteten Adressenpuffer 10 ohne Änderung den Adressen-Eingängen der 8-stelligen und der 16-stelligen
Moduln 7, 8 und 9 übertragen, d.h. daß die Schaltung zur Modifikation der Adresse nicht aktiviert wird.
Die Einheit 22 zur Steuerung der Datenpuffer steuert die Ausgänge 26 für die Wahl des Puffers, welche an die
Schaltung 27 zum Koordinieren der Steuerung der Datenpuffer angeschlossen sind. In Abhängigkeit vom Zustand
der Eingänge 26 für die Wahl des Puffers werden am Eingang 32 zum Erkennen der Modulart und am Eingang 31 zum
Erkennen der Stellung des 8-stelligen Moduls durch die Schaltung 27 zum Koordinieren der Steuerung der Datenpuffer
unterschiedliche Gruppen doppeltgerichteter Datenpuffer gesteuert. Wenn bei einem Byte-Austausch der 8-stellige
Modul 7 gewählt wird, dessen Informations-Ein- und Ausgänge mit der ersten Hälfte Informations-Ein-
und Ausgänge des 16-stelligen Mikroprozessor-Systems 6 in Verbindung stehen, wird durch die Einheit 28 zum Erkennen
der Stellung des 8-stelligen Moduls in Abhängig-
keit von der Adresse freigegeben (wirksam gemacht), daß die Daten über den primären doppeltgerichteten Datenpuffer
2 bei einer geradzahligen Adresse des 8-stelligen Moduls 7 dem letzteren übertragen werden oder bei
einer ungeradzahligen Adresse des 8-stelligen Moduls 7 über den doppeltgerichteten Umschaltungs-Datenpuffer 5.
Wenn bei einem Byte-Austausch der 8-stellige Modul 9 gewählt wird, dessen Informations-Ein- und Ausgänge mit
der zweiten Hälfte der Informations-Ein- und Ausgänge des
16-stelligen Mikroprozessor-Systems 6 verbunden sind,
wird durch die Einheit 28 zum Erkennen der Stellung des 8-stelligen Moduls in Abhängigkeit von der Adresse freigegeben,
daß die Daten dem 8-stelligen Modul 9 über den doppeltgerichteten Rückschaltungs-Datenpuffer 3 bei einer
geradzahligen Adresse des 8-stelligen Moduls 9 oder bei einer ungeradzahligen Adresse des 8-stelligen Moduls
9 über den doppeltgerichteten Rückschaltungs-Datenpuffer 3 zugeführt werden. Wenn bei einem Byte-Austausch der
16-stellige Modul 8 gewählt wird, wird das Steuersignal
32 aktiviert, demzufolge die Einheit 29 zum Erkennen der Modulart wirksam macht, daß die Daten über den doppeltgerichteten
primären Datenpuffer 2 bei einer geradzahligen Adresse des 16-stelligen Moduls 8 oder über
den doppeltgerichteten sekundären Datenpuffer 4 bei einer ungeradzahligen Adresse des 16-stelligen Moduls 8
übertragen werden. Das Steuersignal 31 wird aktiviert, wenn der gewählte 8-stellige Modul mit der zweiten Hälfte
der Informations-Ein- und Ausgänge des 16-stelligen Mikroprozessor-Systems
6 verbunden ist.
Bei Operationen, welche einen Wortaustausch (zwei Bytes) erfordern, wird die Einheit 21 zur Eingabe wartender Takte
durch die Einheit 20 zur Steuerung des doppelten Zyklus
aktiviert, welche den 16-stelligen Mikroprozessor 1 in
einen Wartezustand versetzt. Dieser Zustand dauert so viele Takte, wieviel für die Ausführung des zweiten zusätzlichen
Zyklus eines Byte-Austausches erforderlich sind. Gleichzeitig werden die Bedingungen für die Eingabe
eines zusätzlichen Wartens überwacht, was für die 8-stelligen Moduln 7 und 9 zur Ausführung eines Zyklus des
Byte-Austausches notwendig ist. Bei den einen Wortaustausch erfordernden Operationen wird durch den 16-stelligen
Modul 8 das Steuersignal 7 aktiviert, zufolge dessen die Schaltung 22 zum Koordinieren der Steuerung der Datenpuffer
mittels Aktivierung des Steuergangs 25 für die Freigabe die Steuerschaltung 12 verriegelt und die Zuführung
der Daten zu oder von den Informations-Ein- und Ausgängen des 16-stelligen Moduls 8 über den doppeltgerichteten
primären Datenpuffer 2 und über den doppeltgerichteten sekundären Datenpuffer 4 ermöglicht.
Bei einem Wortaustausch mit einem 8—stelligen Modul werden
zwei Zyklen eines Byte-Austausches in einer von der eingegebenen Operation bestimmten Richtung ausgeführt.
Die während des ersten Zyklus den Adressen-Ausgängen des 16-stelligen Mikroprozessors 1 zugeführte Adresse wird
über den einseitig gerichteten Adressenpuffer 10 ohne Änderung zu den Adressen-Eingängen der 8- und der 16-stelligen
Moduln 7, 8 und 9 übertragen. Bei einer Schreiboperation (Aufzeichnen) aktiviert die Einheit 22 zur
Steuerung der Datenpuffer die Ausgänge 26 zur Wahl des Pufiers, welche an die Schaltung 27 zum Koordinieren
der Steuerung der Datenpuffer angeschlossen sind. In Abhängigkeit vom Zustand der Eingänge 26 für die Wahl
des Puffers, des Steuereingangs 32 für die Modulart und des Steuereingangs 31 zum Erkennen der Stellung des 8-
BAD ORIGINAL
stelligen Moduls der Schaltung 27 zum Koordinieren der
Steuerung der Datenpuffer werden die Daten den Informations-Ein- und Ausgängen der 8- und der 16-stelligen
Moduln 7, 8 und 9 über unterschiedliche doppeltgerichtete Datenpuffer zugeführt. Wenn ein 8-stelliger Modul 7
gewählt wird, werden die Daten zu seinen Informations-Ein- und Ausgängen über den doppeltgerichteten primären
Datenpuffer 2 zugeführt. Wenn der 8-stellige Modul 9 gewählt wird, werden die Daten zu seinen Informations-Ein-
und Ausgängen über den doppeltgerichteten Rückschaltungs-Datenpuffer
3 übertragen. Bei einer Lese-Operation sichern die Einheit 22 zur Steuerung der Puffer
und die Einheit 27 zum Koordinieren der Steuerung der Datenpuffer die Speicherung des Daten-Bytes, das
sich an den Informations-Ausgängen der 8-stelligen Moduln
7 oder 9 im Pufferregister 35 befindet, nachdem es durch den doppeltgerichteten primären Datenpuffer 2 durchgelassen
wird, falls der 8-stellige Modul gewählt wird, oder über den Rückschaltungs-Datenpuffer 3, wenn der
8-stellige Modul 9 gewählt wird.
Der zweite Austauschzyklus wird im ganzen durch die Einheit 20 zur Steuerung des doppelten Zyklus gesteuert.
In diesem Zyklus wird die Modifikation der Adresse in der Schaltung 15 zur Modifikation der Adresse vollbracht,
was die Wahl und Bedienung des zweiten Bytes des Wortes gewährleistet. Die modifizierte Adresse wird über den
einseitig gerichteten Adressenpuffer 10 den Adressen-Eingängen der 8- und der 16-stelligen Moduln 7, 8 und
9 zugeführt. Bei einer Schreiboperation sichern die Steuereinheit 22 der Puffer und die Schaltung 27 zum
Koordinieren der Steuerung der Datenpuffer 27 die Über-
tragung des sich an der zweiten Hälfte der Informations-Ein-
und Ausgänge des 16-stelligen Mikroprozessors 1 befindenden
Bytes zu den 8-stelligen Moduln über den doppeltgerichteten geraden Umschaltungs-Datenpuffer 5, wenn
der 8-stellige Modul 7 gewählt wird, oder über den doppeltgerichteten
primären Datenpuffer 4, wenn der 8-stellige Modul 9 gewählt wird.
Bei einer Leseoperation sichert die Einheit 22 zur Steuerung der Datenpuffer und die Schaltung 27 zum Koordinieren
der Steuerung der Datenpuffer die Übertragung des sich an den Informations-Ausgängen der 8-stelligen Moduln 7
und 9 befindenden Bytes zu der zweiten Hälfte der Informations-Ein-
und Ausgänge des 16-stelligen Mikroprozessors 1 über den doppeltgerichteten geraden Umschaltungs-Datenpuffer
5, wenn der 8-stellige Modul 7 gewählt wird, oder über den doppeltgerichteten sekundären Datenpuffer
4, wenn der 8-stellige Modul 9 gewählt wird. Gleichzeitig wird vom Pufferregister 35 das in ihm während des
ersten Austauschzyklus gespeicherte Byte der ersten Hälfte
der Informations-Ein- und Ausgänge des 16-stelligen Mikroprozessors 1 zugeführt. Auf diese Weise erhält der
16-stellige Mikroprozessor 1 an seinen Informations-Ein-
und Ausgängen am Ende des zweiten Zyklus das ganze Wort.
- Leerseite -
Claims (3)
- FüNER EBBINGHAUS FITJCKPATENTANWÄLTE EUROPEAN PATENT ATTORNEYS 'MARIAHILFPLATZ 2 4 3, MÜNCHEN 9O ^ R A R A 7 APOSTADRESSE: POSTFACH 95 0160, D-8OOO MÖNCHEN 95 H vj H- / HDSO "ISOT" DEAB-33427.020. Dezember 1985Einrichtung zum Verbinden von 8- und 16-stelligen Moduln mit einem 16-stelligen Mikroprozessorsystemρ ?, tentansprüche) Einrichtung zum Verbinden von 8-steiligen (7,9) und 16-stelligen Moduln (8) mit einem Mikroprozessor-System (6), welche einen 16-stelligen Mikroprozessor (1) enthält, dessen erste Hälfte der informations-Ein- und Ausgänge mit der einen Hälfte der Informations-Ein- und Ausgänge eines doppeltgerichteten primären Datenpuffers (2) in verbindung steht, dessen zweite TTälfte seiner informations-Ein- und Ausgänge ist an die eine TTälfte der Inf ormations-Ein- und Ausgänge eines doppeltgerichteten sekundären Da^enpuffers (4) und an die eine Hälfte der informations-Ein- und Ausgänge eines doppeltgerichteten geraden umschaltungsdatenpuffers (5) angeschlossen, dessen andere Hälfte seiner inforraations-Ein- und Ausgänge mit der anderen Hälfte der informations-Ein- und Ausgängeeines doppeltgerichteten sekundären Datenpuffers (4), mit den Informations-Ein- und Ausgängen der einen Hälfte der 8-stelligen Moduln (7, 9) und mit der ersten Hälfte der Informations-Ein- und Ausgänge der 16-stelligen Moduln (8) in verbindung steht, deren zweite Hälfte der Informations-Ein- und Ausgänge an die Informations-Ein- und Ausgänge der anderen Hälfte der 8-stelligen Moduln (7, 9) und an die andere Hälfte der Informations-Ein- und Ausgänge des doppeltgerichteten sekundären Datenpuffers (4) angeschlossen ist, während die Adresseneingänge der 8- und der 16-stelligen Moduln (7, 8, 9) mit den Adressenausgängen eines einseitig gerichteten Adressenpuffers (10) verbunden sind, dessen Informations-Eingänge an die Adressen-Ausgänge des 16-stelligen Mikroprozessors (1) angeschlossen sind, dessen erste Hälfte seiner Informations-Ein- und Ausgänge mit den Daten?.v.s~".::gen eines Pufferregisters (35) in Verbindung steht, dessen Informations-Eingänge an die erste Hälfte der informations-Ein- und Ausgänge des doppeltgerichteten primären Datenpuffers (2) angeschlossen sind, wobei der Steuerausgang zur Steuerung des doppelten Zyklus des 16-stelligen Mikroprozessors (1) mit dem gleichnamigen Eingang (11) einer Steuerschaltung (12) verbunden ist, deren Ausgang (13) zur Eingabe wartender (Takte an den gleichnamigen Eingang des 16-stelligen Mikroprozessors (1) angeschlossen ist, während der Steuerausgang (14) zur Änderung der .Adresse der Steuerschaltung mit der Schaltung (15) zur Modifizierung der Adresse in Verbindung steht, deren Adresseneingang (36) mit den Adressen-Ausgängen des 16-stelligen Mikroprozessors (1) verbunden, und deren Adressenausgang (16) an die Adresseneingänge des einseitigBAD ORIGINALgerichteten Adressenpuffers (10) angeschlossen ist, dessen Ausgänge mit dem Adresseneingang (17) der Steuerschaltung ^I ~) verbunden sind, deren Ausgang (13) zur Steuerung des Adressenpuffers mit dem Steuereingang des einseitig gerichteten Adressenpuffers (10) in verbindung steht, während der Eingang (19) zur Eingabe eines zusätzlichen Wartens an den gleichnamigen Steuerausgang der 8- und der 16-stelligen Moduln (7, 8, 9- angeschlossen ist, dadurch gekennzeichnet , daß die erste Hälfte der informations-Ein- und Ausgänge des 16-stelligen Mikroprozessors (1) auch mit der einen Hälfte der Informations-Ein- und Ausgänge eines doppeltgerichteten Rückschaltungspuffers (3) verbunden ist, dessen andere Hälfte seiner Informations-Ein- und Ausgänge an die zweite Hälfte der Informations-Ein- und Ausgänge des 16-stelligen Mikroprozessorsystems (6) angeschlossen ist, während die Ausgänge (26) für die pufferwähl der Steuerschaltung (12) mix den gleichnaaigen Eingängen einer Schaltung (27) zum Koordinieren der steuerung der Datenpuffer in Verbindung stehen, deren Steuereingang (31) zum Ernennen der Stellung des 8-stelligen Moduls an den gleichnamigen Steuerausgang der 8-stelligen "oduln (7, 9) angeschlossen und deren Steuereingan" (32) sv.r: Erkennen de:: vodulart mit dem gleichnamigen Steuerausgang der S-stelligen und der 16-stelligen Moduln (7, 8, 9) verbunden ist, wobei der Adresseneingang (17) der Schaltung (27) zum Koordinieren der Steuerung der Datenpuffer mit den Ausgängen des einseitig gerichteten Adressenpuffers (10) in Verbindung steht, ihr Steuerausgang (25) zur Freigabe an den gleichnamigenBAD ORIGINALEingang der Steuerschaltung (12) angeschlossen ist und die Ausgänge (33) für die Steuerung der Datenpuffer der Schaltung (27) zum Koordinieren der Steuerung der Datenpuffer mit den Steuereingängen des doppeltgerichteten primären Datenpuffers (2), des doppeltgerichteten geraden umschaltungs-Datenpuffers (5), des doppeltgerichteten Rückschaltungs-patenpuffers (3), des doppeltgerichteten sekundären Datenpuffers (4) und des Pufferregisters (55) in Verbindung stehen.
- 2) Einrichtung nach Anspruch 1, dadurch gekennzeichnet , da:?: die schaltung (27) zum Koordinieren der Steuerung der Datenpuffer eine Einheit (29) zum Erkennen der Modulart enthält, deren Adresseneingang (17) ein Adresseneingan^ der Schalten?; (27) zum Koordinieren der Steuerv.nj de ")at9npr.ffer ist, deren Steuereinheit (~2) f.^r die Modulart mit ihren: Ausgang (25) zur Freigabe und mit den gleichnamigen Steuereingängen der Einheit (29) zum Erkennen der Modulart und der Einheit (28) sum Erkennen der Stellung des B-stelligen Moduls (7, 9) in Verbindung steht, dessen zusätzliche Eingänge (30) für die pafferwähl an die Einheit (29) zum Erkennen der Hrdulart angeschlossen sind, während der Steuereingang(31) zum Erkennen der Stellung des 3-stelligen Moduls der Schaltung (27) zum Koordinieren der Steuerung der Datenpuffer ein Steuereingang der Einheit (26) zum Erkennen der stellung des S-stelligen Moduls ist, dessen Informations-Eingänge Eingänge (26) f'r die ' pafferwahl der Schaltung (27) zum Koordinieren der Steuerung der Datenpuffer sind, deren Ausgänge (33)BAD ORIGINALzur steuerung der puffer Steuerausgänge der Einheit (23) zum Erkennen der Stellung des 8-stelligen Moduls sind.
- 3) Einrichtung nach Anspruch 1, dadurch gekennzeichnet , daß die Steuerschaltung (12) eine Einheit (24) zur Verriegelung der Steuerung enthält, deren Steuereingang (25) zur Freigabe der gleichnamige Steuereingang der steuerschaltung (12) ist, daß der Steuereingang (11) für die Steuerung des doppelten Zyklus an den gleichnamigen Steuereingang der Einheit (20) zur Steuerung des doppelten Zyklus angeschlossen ist und der Ausgang (23) zur Verriegelung i.er Steuerschaltung mit dem gleichnamigen Eingang der Einheit (20) zur Steuerung des doppelten Zyklus in Ye r"b indung s ten t.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| BG8568832A BG39765A1 (en) | 1985-02-14 | 1985-02-14 | Device for connecting 8- degree and 16- degree modules to 16- degree microprocessor system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE3545474A1 true DE3545474A1 (de) | 1986-08-14 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19853545474 Withdrawn DE3545474A1 (de) | 1985-02-14 | 1985-12-20 | Einrichtung zum verbinden von 8- und 16-stelligen moduln mit einem 16-stelligen mikroprozessorsystem |
Country Status (9)
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|---|---|
| US (1) | US4845611A (de) |
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| GB (1) | GB2171230B (de) |
| GR (1) | GR860370B (de) |
| HU (1) | HU201165B (de) |
| IT (1) | IT1200165B (de) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3835297A1 (de) * | 1987-10-16 | 1989-05-18 | Hitachi Ltd | Adressenbus-steuereinrichtung |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6226561A (ja) * | 1985-07-26 | 1987-02-04 | Toshiba Corp | パ−ソナルコンピユ−タ |
| BG45007A1 (de) * | 1987-03-19 | 1989-03-15 | Khristo A Turlakov | |
| US4965723A (en) * | 1987-10-23 | 1990-10-23 | Digital Equipment Corporation | Bus data path control scheme |
| IT1223225B (it) * | 1987-12-04 | 1990-09-19 | Infotronic Spa | Scheda elettronica adattatrice per grafica ad altissima risoluzione |
| JPH01248256A (ja) * | 1988-03-30 | 1989-10-03 | Toshiba Corp | 入出力制御方式 |
| US5165037A (en) * | 1988-09-09 | 1992-11-17 | Compaq Computer Corporation | System for controlling the transferring of different widths of data using two different sets of address control signals |
| US5109332A (en) * | 1988-09-09 | 1992-04-28 | Compaq Computer Corporation | System for controlling the transferring of different widths of data using two different sets of address control and state information signals |
| US5159679A (en) * | 1988-09-09 | 1992-10-27 | Compaq Computer Corporation | Computer system with high speed data transfer capabilities |
| DE3900348A1 (de) * | 1989-01-07 | 1990-07-12 | Diehl Gmbh & Co | Universelles bus-system |
| CA2008071A1 (en) * | 1989-01-27 | 1990-07-27 | Jeffrey S. Watters | Pump bus to avoid indeterminacy in reading variable bit field |
| US5168562A (en) * | 1989-02-21 | 1992-12-01 | Compaq Computer Corporation | Method and apparatus for determining the allowable data path width of a device in a computer system to avoid interference with other devices |
| US5179691A (en) * | 1989-04-12 | 1993-01-12 | Unisys Corporation | N-byte stack-oriented CPU using a byte-selecting control for enhancing a dual-operation with an M-byte instruction word user program where M<N<2M |
| CA1326715C (en) * | 1989-07-10 | 1994-02-01 | Paul R. Culley | Computer system with simplified master requirements |
| US5220651A (en) * | 1989-10-11 | 1993-06-15 | Micral, Inc. | Cpu-bus controller for accomplishing transfer operations between a controller and devices coupled to an input/output bus |
| JPH03186928A (ja) * | 1989-12-16 | 1991-08-14 | Mitsubishi Electric Corp | データ処理装置 |
| JPH0484253A (ja) * | 1990-07-26 | 1992-03-17 | Mitsubishi Electric Corp | バス幅制御回路 |
| US5388227A (en) * | 1990-08-14 | 1995-02-07 | Nexgen Microsystems | Transparent data bus sizing |
| JPH04157550A (ja) * | 1990-10-22 | 1992-05-29 | Toshiba Corp | パーソナルコンピュータシステム |
| US5274763A (en) * | 1990-12-28 | 1993-12-28 | Apple Computer, Inc. | Data path apparatus for IO adapter |
| US5537624A (en) * | 1991-02-12 | 1996-07-16 | The United States Of America As Represented By The Secretary Of The Navy | Data repacking circuit having toggle buffer for transferring digital data from P1Q1 bus width to P2Q2 bus width |
| US5473766A (en) * | 1991-09-11 | 1995-12-05 | Compaq Computer Corp. | Signal routing circuit for interchangeable microprocessor socket |
| US5511229A (en) * | 1991-09-13 | 1996-04-23 | Matsushita Electric Industrial Co., Ltd. | Data processing system having a switching network connecting multiple peripheral devices using data paths capable of different data bus widths |
| US5363489A (en) * | 1991-12-30 | 1994-11-08 | At&T Bell Laboratories | Auxiliary circuit for complementing the signaling of incompatible protocol systems |
| JPH05260045A (ja) * | 1992-01-14 | 1993-10-08 | Ricoh Co Ltd | デ−タ端末装置の通信方法 |
| US5450547A (en) * | 1992-10-01 | 1995-09-12 | Xerox Corporation | Bus interface using pending channel information stored in single circular queue for controlling channels of data transfer within multiple FIFO devices |
| EP0597601A1 (de) * | 1992-11-13 | 1994-05-18 | National Semiconductor Corporation | Speicherbusschnittstelle mit erwägter Breiteninstellung |
| US5630099A (en) * | 1993-12-10 | 1997-05-13 | Advanced Micro Devices | Non-volatile memory array controller capable of controlling memory banks having variable bit widths |
| US5835960A (en) * | 1994-01-07 | 1998-11-10 | Cirrus Logic, Inc. | Apparatus and method for interfacing a peripheral device having a ROM BIOS to a PCI bus |
| JP3454294B2 (ja) * | 1994-06-20 | 2003-10-06 | インターナショナル・ビジネス・マシーンズ・コーポレーション | マルチプル・バス情報処理システム及びブリッジ回路 |
| US5742282A (en) * | 1995-02-28 | 1998-04-21 | Eastman Kodak Company | 16 bit address access using 8 bit registers |
| KR100449721B1 (ko) * | 2002-05-20 | 2004-09-22 | 삼성전자주식회사 | 서로 다른 데이터 버스 폭을 갖는 장치들을 위한인터페이스 및 이를 이용한 데이터 전송방법 |
| DE10346570A1 (de) * | 2003-10-07 | 2005-05-19 | Siemens Ag | Bussystem und Buscontroller für elektronische Systeme |
| US20070073932A1 (en) * | 2005-09-13 | 2007-03-29 | Alcatel | Method and apparatus for a configurable data path interface |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0023568A2 (de) * | 1979-07-30 | 1981-02-11 | International Business Machines Corporation | Daten-Schnittstellen-Mechanismus zum Verbinden Bit-paralleler Datensammelschienen verschiedener Bit-Breiten |
| US4371928A (en) * | 1980-04-15 | 1983-02-01 | Honeywell Information Systems Inc. | Interface for controlling information transfers between main data processing systems units and a central subsystem |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3905023A (en) * | 1973-08-15 | 1975-09-09 | Burroughs Corp | Large scale multi-level information processing system employing improved failsaft techniques |
| US3914747A (en) * | 1974-02-26 | 1975-10-21 | Periphonics Corp | Memory having non-fixed relationships between addresses and storage locations |
| US4181934A (en) * | 1976-12-27 | 1980-01-01 | International Business Machines Corporation | Microprocessor architecture with integrated interrupts and cycle steals prioritized channel |
| US4513390A (en) * | 1979-06-08 | 1985-04-23 | Planning Research Corporation | System for digital transmission and synthesis of integrated data |
| US4533992A (en) * | 1982-02-22 | 1985-08-06 | Texas Instruments Incorporated | Microcomputer having shifter in ALU input |
| US4586131A (en) * | 1982-02-22 | 1986-04-29 | Texas Instruments Incorporated | Microcomputer having data move circuits for within-memory shift of data words |
| US4494187A (en) * | 1982-02-22 | 1985-01-15 | Texas Instruments Incorporated | Microcomputer with high speed program memory |
| US4630198A (en) * | 1984-02-21 | 1986-12-16 | Yuan Houng I | Intelligent stand-alone printfile buffer with paging control |
-
1985
- 1985-02-14 BG BG8568832A patent/BG39765A1/xx unknown
- 1985-12-05 CU CU02485A patent/CU21986A1/es unknown
- 1985-12-20 CS CS859650A patent/CS965085A2/cs unknown
- 1985-12-20 GB GB08531500A patent/GB2171230B/en not_active Expired
- 1985-12-20 DE DE19853545474 patent/DE3545474A1/de not_active Withdrawn
- 1985-12-31 IT IT49003/85A patent/IT1200165B/it active
-
1986
- 1986-01-14 HU HU86180A patent/HU201165B/hu not_active IP Right Cessation
- 1986-02-07 GR GR860370A patent/GR860370B/el unknown
- 1986-02-14 US US06/829,756 patent/US4845611A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0023568A2 (de) * | 1979-07-30 | 1981-02-11 | International Business Machines Corporation | Daten-Schnittstellen-Mechanismus zum Verbinden Bit-paralleler Datensammelschienen verschiedener Bit-Breiten |
| US4371928A (en) * | 1980-04-15 | 1983-02-01 | Honeywell Information Systems Inc. | Interface for controlling information transfers between main data processing systems units and a central subsystem |
Non-Patent Citations (1)
| Title |
|---|
| US-Z: Computer Design, January 1985, S. 187 - 194, 196, 198 * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3835297A1 (de) * | 1987-10-16 | 1989-05-18 | Hitachi Ltd | Adressenbus-steuereinrichtung |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2171230A (en) | 1986-08-20 |
| BG39765A1 (en) | 1986-08-15 |
| HUT39893A (en) | 1986-10-29 |
| CU21986A1 (es) | 1992-06-05 |
| US4845611A (en) | 1989-07-04 |
| CS965085A2 (en) | 1990-06-13 |
| GR860370B (en) | 1986-06-04 |
| IT8549003A0 (it) | 1985-12-31 |
| IT1200165B (it) | 1989-01-05 |
| GB2171230B (en) | 1989-01-11 |
| GB8531500D0 (en) | 1986-02-05 |
| HU201165B (en) | 1990-09-28 |
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