DE3541038C2 - Direktgekoppelte Halbleiterlogikschaltung - Google Patents

Direktgekoppelte Halbleiterlogikschaltung

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Description

Die Erfindung betrifft eine direktgekoppelte Halbleiterlogikschaltung.
Eine Schaltung mit den Merkmalen des Oberbegriffs von Anspruch 1 ist in den nicht vorveröffentlichten Offenlegungsschriften DE 34 41 306 A1 und DE 33 25 873 A1 zu älteren Anmeldungen beschrieben. Es ist ein Halbleiterschaltkreis, der aus einer direktgekoppelten FET-Logikschaltung (DCFL) mit einem Sperrschicht-Feldeffekttransistor (J-FET) als Schalter bzw. Torschaltung besteht.
Eine DCFL benötigt zur Bildung einer Torschaltung nur eine geringe Anzahl von Elementen und ist daher für umfangreiche Logikschaltungen geeignet.
Fig. 1 zeigt das Beispiel einer konventionellen DCFL- Schaltung. In dieser DCFL-Schaltung sind zwei Inverter 11 und 21 direkt gekoppelt. Die Inverter 11 und 21 bestehen aus J-FETs 12 und 22 mit GaAs-Halbleitern und Widerständen 13 und 23. Bei dieser Anordnung ist der Widerstand des gesperrten J-FETs 12 normalerweise erheblich höher als der des Widerstandes 13, so daß der Hight(H)-Pegel der Ausgangsspannung des J-FETs 12, d. h. die Eingangsspannung des J-FETs 22, praktisch den gleichen Betrag wie die Spannung VDD der (nicht gezeigten) Stromversorgung annimmt.
Wenn ein ringförmig angeordneter Oszillator aus einer oben beschriebenen DCFL aufgebaut, und eine Laufzeitverzögerung (τ pd) pro Schaltstufe gemessen wird, so wächst τ pd proportional zur Spannung VDD entsprechend der durchgezogenen Kurve in Fig. 2. Wenn dagegen Schottky- Sperrschicht-Feldeffekttransistoren anstatt der J-FETs 12 und 22 eingesetzt werden, dann bleibt τ pd konstant, auch wenn die Spannung VDD wächst, wie die gestrichelte Linie in Fig. 2 zeigt.
Man nimmt an, daß dies durch einen Trägerspeichereffekt eines Kanals verursacht wird, oder daß das Substrat des J-FETs 22 angereichert wird, sobald die H-Pegel-Eingangsspannung des J-FETs 22 höher wird, als die Durchlaßspannung (Vf = 1,0 V) an einem pn-Übergang. In einem konventionellen Beispiel, wie es oben erwähnt wurde, wird sowohl τpd als auch der Stromverbrauch höher, wenn eine höhere Spannung VDD als 1,5 V angelegt wird, was nachteilig ist.
Aus diesem Grund muß die Spannung VDD zwischen z. B. 1,0 und 1,4 V liegen, d. h. die Einhaltung der Spannung VDD wird kritisch. Zusätzlich steigt in manchen J-FETs, je nach Substratbeschaffenheit, die Spannung VDD im Bereich von 1,2 V stark an. Für diesen Fall wird die Anforderung an die Spannung VDD wesentlich strenger. Mit anderen Worten besteht infolge des schwierigen Schaltungsentwurfs nur ein geringer Spielraum hinsichtlich zulässiger Schwankungen der Spannung VDD.
Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiterschaltung der eingangs genannten Art so weiterzubilden, daß trotz einfachen Aufbaus die Laufzeitverzögerung bei Änderung der Spannung der Stromversorgung nicht anwächst und deswegen die Schwankungsbreite der von der Stromversorgung gelieferten Spannung groß sein kann.
Die Lösung der gestellten Aufgabe ist im kennzeichnenden Teil des Patentanspruchs 1 angegeben. Vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen zu entnehmen.
Die direktgekoppelte Halbleiterlogikschaltung nach der Erfindung besitzt mehrere Schaltstufen, die mit Sperrschicht- Feldeffekttransistoren bestückt sind. Der Sperrschicht- Feldeffekttransistor einer Schaltstufe ist direkt mit dem Sperrschicht-Feldeffekttransistor der nächstfolgenden Schaltstufe verbunden.
Es ist eine Diode als Spannungs-Klemmelement vorgesehen, das die Ausgangsspannung einer Stufe, die zugleich die Eingangsspannung des Sperrschicht-Feldeffekttransistors der nachfolgenden Stufe darstellt, so festhält, daß sie unterhalb der Durchlaß- bzw. Durchbruchspannung des pn- Übergangs der nachfolgenden Stufe bleibt.
In einer Halbleiterschaltung gemäß der vorliegenden Erfindung wird die Ausgangsspannung des J-FETs einer ersten Schaltstufe, die zugleich die Eingangsspannung des J-FETs einer zweiten Schaltstufe ist, auf eine Spannung unterhalb der Durchbruchsspannung eines pn-Übergangs begrenzt, so daß ein Trägerspeichereffekt am J-FET der nachfolgenden Schaltstufe nicht auffällig in Erscheinung tritt, wenn die Spannung der Stromversorgung schwankt.
Die Zeichnung stellt Ausführungsbeispiele der Erfindung dar. Es zeigen:
Fig. 1 einen Schaltungsaufbau einer konventionellen Halbleiterschaltung,
Fig. 2 ein Diagramm der Laufzeitverzögerung der konventionellen Halbleiterschaltung in Abhängigkeit der Spannung VDD, und
Fig. 3 und 4 Schaltungsaufbauten entsprechend einer ersten und einer zweiten Ausführungsform gemäß der vorliegenden Anmeldung.
Die Halbleiterschaltungen entsprechend der ersten und zweiten Ausführungsform der vorliegenden Anmeldung zur Anwendung bei zweistufigen Invertern werden anhand der Fig. 3 und 4 näher beschrieben.
Fig. 3 zeigt die erste Ausführungsform der Halbleiterschaltung. Diese Schaltung kann praktisch genauso aufgebaut sein wie die konventionelle Schaltung nach Fig. 1, außer daß die Basisanschlüsse der J-FETs 12 und 22 in Fig. 3 mit einer festen (nicht dargestellten) Stromquelle über Schottky-Potentialdioden (SBD) 14 und 24 verbunden sind.
Wenn auch das Schottky-Potential etwas von der Art des Substrates abhängig ist, beträgt die Durchbruchspannung Vf der SBDs 14 und 24 allgemein etwa 0,6 V. Wird eine höhere Spannung als 0,6 V in Durchlaßrichtung angelegt, fließt ein Strom durch die SBDs 14 und 24.
Bemißt man die Spannung VGG einer Stromversorgungsquelle auf etwa 1,4 V, so bleibt eine Eingangsspannung zum J-FET 22 von etwa 1,0 V erhalten, wenn nur die SBD 24 einen ausreichenden Strom übernimmt. Wenn also mit anderen Worten die Betriebsspannung VDD angewachsen ist und die Ausgangsspannung des J-FETs 12 1,0 V übersteigt, fließt der Strom durch die Diode SBD 24, so daß die Ausgangsspannung vom J-FET 12 als auch die Eingangsspannung vom J-FET 22 auf etwa 1,0 V konstant gehalten werden.
Es wird also erreicht, daß die Eingangsspannung des J-FETs 22 bei steigender Spannung VDD infolge der Spannung Vf des pn-Übergangs heruntergeregelt wird. Der Trägerspeichereffekt am J-FET 22 tritt nicht mehr merklich in Erscheinung und die Laufzeitverzögerung τpd des Inverters 21 wird nicht erhöht.
Beim ersten Ausführungsbeispiel wird also der Gate-Anschluß des J-FETs 12 mit der stabilisierten Stromversorgung über die SBD 14 verbunden. Immer wenn die Eingangsspannung des J-FETs 12 1,0 V übersteigt, wird soviel Strom durch die SBD 14 fließen, daß die Eingangsspannung auf etwa 1,0 V geregelt wird. Als Folge davon tritt der Trägerspeichereffekt im J-FET 12 nicht mehr merklich in Erscheinung, so daß einem Anwachsen von τpd des Inverters 11 vorgebeugt wird.
Fig. 4 zeigt eine zweite Ausführungsform der Schaltung nach der vorliegenden Anmeldung. Diese Schaltung ist genauso aufgebaut wie die Schaltung nach Fig. 3, außer daß in Fig. 4 keine stabilisierte Stromversorgungsquelle vorgesehen ist, und daß die SBDs 14 und 24 jeweils zwischen den Drain- und Gate-Anschlüssen der J-FETs 12 und 22 liegen. Der LOW(L)-Pegel einer Eingangsspannung am J-FET 12 beträgt 0,2 V und Vf der SBDs 14 und 24 0,7 V.
Wenn gemäß dieser zweiten Schaltung die Spannung VDD anwächst und die Ausgangsspannung des J-FETs 12 0,9 v übersteigt, so fließt ein Strom in SBD 14, so daß die Ausgangsspannung am J-FET 12 bzw. die Eingangsspannung am J-FET 22 auf 0,9 V geregelt wird. Der Trägerspeichereffekt tritt nicht mehr nennenswert am J-FET 22 in Erscheinung, so daß die Laufzeitverzögerung τpd des Inverters 21 nicht anwächst.
In der zweiten Ausführungsform liegt die Diode SBD 24 zwischen Drain- und Gate-Anschluß des J-FETs 22. Es fließt daher, wenn die Ausgangsspannung am J-FET 22 0,9 V übersteigt, ein Strom in SBD 24, um die Ausgangsspannung auf etwa 0,9 V zu halten.
Die Schaltung nach dem zweiten Ausführungsbeispiel benötigt keine stabilisierende Stromversorgung und begnügt sich mit einem wesentlich einfacheren Schaltungskonzept. Die Spannung Vf der SBDs 14 und 24 bestimmt direkt die Logikamplitude, d. h. die Differenz zwischen dem H-Pegel und dem L-Pegel. Um die Logikamplitude zu erhöhen, sollte man die Spannung Vf der SBDs 14 und 24 größer machen als die, die oben beim ersten Ausführungsbeispiel beschrieben wurde.
Wenn man die positive Spannung Vf der SBDs 14 und 24 erhöht, kann der H-Pegel des J-FETs 12 so eingestellt werden, daß er etwa der Spannung Vf des pn-Übergangs entspricht, indem man den L-Pegel des J-FETs 12 erniedrigt und gleichzeitig die Spannung VDD erhöht. Es können also ohne Erhöhung von τpd die Arbeitspunkt festgelegt werden.
Der H-Pegel am Ausgang des J-FETs 12 bzw. die Eingangsspannung des J-FETs 22 wird im ersten und im zweiten Ausführungsbeispiel geregelt. Immer wird der L-Pegel vom Verhältnis des Widerstandes 13 zu dem Widerstand des J-FETs 12 bestimmt. Daher kann der L-Pegel unabhängig vom H-Pegel festgelegt werden.
Im ersten und im zweiten Ausführungsbeispiel werden die SBDs 24 und 14 als Elemente zum Stabilisieren der Ausgangsspannung des J-FETs 12 und für schnelle Operationen der J-FETs 12 und 22 verwendet, wobei GaAs eingesetzt wird. Es können deshalb auch Flächendioden oder ähnliche Dioden an Stelle der SBDs 24 und 14 verwendet werden, wenn schnelle Operationen nicht erforderlich sind.
Die Widerstände 13 und 23 als passive Elemente werden im ersten und im zweiten Ausführungsbeispiel als Lastelemente für die Inverter 11 und 21 verwendet. Es können stattdessen auch aktive Elemente wie FETs usw. verwendet werden.
Erstes und zweites Ausführungsbeispiel der vorliegenden Anmeldung beziehen sich auf zweistufige Inverter. Die Erfindung kann außer auf Inverter auch auf andere Torschaltungen angewendet werden.
Wie oben gezeigt wurde, tritt bei der Halbleiterschaltung nach der vorliegenden Anmeldung der Trägerspeichereffekt bei einem J-FET einer nachfolgenden Schaltstufe nicht mehr nennenswert in Erscheinung, wenn die Spannung der Stromversorgung schwankt.
Da auch die Laufzeitverzögerung bei Änderung der Spannung der Stromquelle nicht anwächst, kann die Spannung der Stromquelle groß, in weiten Grenzen schwanken, was zu einem einfacheren Schaltungsaufbau führt.

Claims (9)

1. Halbleiterschaltung mit mehreren Schaltstufen, die jeweils einen Sperrschicht-Feldeffekttransistor aufweisen, die direkt miteinander gekoppelt sind, gekennzeichnet durch eine Klemmschaltung zur Klemmung einer als Eingangsspannung eines Sperrschicht-Feldeffekttransistors (22) einer nachfolgenden Schaltstufe (21) dienenden Ausgangsspannung eines Sperrschicht- Feldeffekttransistors (12) einer vorhergehenden Schaltstufe (11) auf einen Wert unterhalb der Durchlaßspannung eines pn-Übergangs der nachfolgenden Schaltstufe (21).
2. Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Klemmschaltung eine zwischen einem GATE-Anschluß des nachfolgenden Sperrschicht-Feldeffekttransistors (22) und einer spannungsstabilen Stromversorgungsquelle liegenden Diode (24) enthält.
3. Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Klemmschaltung eine zwischen einem DRAIN-Anschluß und einem GATE-Anschluß des nachfolgenden Sperrschicht-Feldeffekttransistors (22) liegende Diode (24) enthält.
4. Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß jede Schaltstufe einen Inverter enthält.
5. Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß
  • a) ein erster Sperrschicht-Feldeffekttransistor (J-FET) (12) mit dem einen Ende seines Kanals über einen Lastwiderstand (13) mit einer ersten Spannungsquelle (VDD) sowie mit dem gegenüberliegenden Ende des Kanals mit einer Referenzspannungsquelle verbunden ist,
  • b) ein zweiter J-FET (22) mit dem einen Ende seines Kanals über einen Lastwiderstand (23) mit derselben ersten Spannungsquelle (VDD) sowie mit dem gegenüberliegenden Ende seines Kanals mit derselben Referenzspannungsquelle verbunden ist, wobei ein Ausgangssignal über dem Lastwiderstand (23) des zweiten J-FETs (22) abgenommen wird,
  • c) das GATE des zweiten J-FETs (22) direkt mit der Verbindungsleitung zwischen dem Lastwiderstand (13) und dem ersten J-FET (12) verbunden ist,
  • d) das GATE des ersten J-FETs (12) den Eingang der Schaltung darstellt, und daß
  • - je eine Schottky-Potentialdiode (14 und 24) mit ihrer Anode mit dem GATE des ersten (12) bzw. des zweiten (22) J-FETs und mit ihrer Kathode mit einer zweiten Spannungsquelle (VGG) verbunden ist, deren Potential höher als das Referenzpotential der Referenzspannungsquelle ist.
6. Halbleiterschaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Durchlaßspannung der Schottky-Potentialdiode in Durchlaßrichtung etwa 0,6 Volt und die Spannung der zweiten Spannungsquelle etwa 0,4 Vol gegenüber dem Referenzpotential beträgt.
7. Halbleiterschaltung nach Anspruch 1 und mit den Merkmalen a) bis d) von Anspruch 5, dadurch gekennzeichnet, daß
  • - je eine Schottky-Potentialdiode (14 und 24) mit ihrer Kathode mit dem GATE des ersten (12) bzw. zweiten (22) J-FETs und mit ihrer Anode mit dem anderen Ende des Kanals des jeweiligen J-FETs verbunden ist.
8. Halbleiterschaltung nach Anspruch 1 und mit den Merkmalen a) bis d) von Anspruch 5, dadurch gekennzeichnet, daß
  • - je eine Diode (14 und 24) mit ihrer Anode mit dem GATE des ersten (12) bzw. zweiten (22) J-FETs und ihre Kathode mit einer ersten Spannungsquelle verbunden ist, um dadurch die Eingangsspannung zwischen dem GATE und dem gegenüberliegenden Ende des Kanals des zweiten J-FETs (22) auf etwa 1 Volt zu stabilisieren.
9. Halbleiterschaltung nach Anspruch 1 und mit den Merkmalen a) bis d) von Anspruch 5, dadurch gekennzeichnet, daß
  • - je eine Diode (14 und 24) mit ihrer Kathode mit dem GATE des ersten (12) bzw. zweiten (22) J-FETs und ihre Anode mit dem gegenüberliegenden Ende des jeweiligen Kanals verbunden ist, um dadurch die Eingangsspannung zwischen dem GATE und dem gegenüberliegenden Ende des zweiten J-FETs (22) auf ungefähr 0,9 Volt zu stabilisieren.
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