DE3435355C2 - - Google Patents
Info
- Publication number
- DE3435355C2 DE3435355C2 DE19843435355 DE3435355A DE3435355C2 DE 3435355 C2 DE3435355 C2 DE 3435355C2 DE 19843435355 DE19843435355 DE 19843435355 DE 3435355 A DE3435355 A DE 3435355A DE 3435355 C2 DE3435355 C2 DE 3435355C2
- Authority
- DE
- Germany
- Prior art keywords
- memory
- gate
- control gate
- arrangement according
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000002161 passivation Methods 0.000 claims description 2
- 230000005855 radiation Effects 0.000 description 5
- 238000010894 electron beam technology Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/57—Protection from inspection, reverse engineering or tampering
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
Die Erfindung betrifft eine MOS-Speicheranordnung mit elek
trisch programmierbaren Speicherzellen vom Floating-Gate-
Typ, wie in dem Oberbegriff des Patentanspruches 1 be
schrieben.
Aus der Zeitschrift "Electronics", February 28, 1980,
S. 113 bis 117 ist eine Speicheranordnung mit elektrisch
programmierbaren Speicherzellen (E2 PROM) vom Floating-
Gate-Typ beschrieben. Derartige Speicherzellen bestehen
bekanntlich aus zwei Gattern, einem Speicher- und einem
darüberliegenden Steuergate. Durch Anlegen einer positiven
oder negativen Programmierspannung wird aufgrund eines
Tunneleffektes eine Entladung bzw. Ladung der Speicher
zelle erreicht.
Der Speicherinhalt kann einer auf Bestrahlung, beispiels
weise durch Elektronen- oder Röntgenstrahlen, beruhenden
Analyse unterzogen werden. So ist es möglich, mit einem
elektrischen Potentialsondenverfahren, beispielsweise durch
Abtasten des Speicherfeldes mit einem Elektronenstrahl und
durch Untersuchung des Potentialkontrastes, indirekt
Schlüsse auf den Ladungs- bzw. Programmierzustand von
Speicherzellen des Floating-Gate-Typs zu ziehen.
Es gibt jedoch Anwendungsfälle für Speicherschaltungen, in
welchen eine Analyse des Speicherinhalts für Unberechtigte
verhindert werden muß. Anwendungsbeispiele dafür sind
Sicherheits- und Zugriffssysteme, Abrechnungs- und Regis
triersysteme und Debit- und Kreditsysteme, bei welchen
sog. Chipkarten eingesetzt werden. Auf jeder dieser Karten
sind dabei Daten gespeichert, die vor jeder Anwendung der
Karte geprüft werden, und die einen Mißbrauch der Karte
verhindern sollen. Die Möglichkeit einer Speicheranalyse in
betrügerischer Absicht kann daher die Zuverlässigkeit des
betreffenden Systems gefährden.
Aufgabe der Erfindung ist es, eine gattungsgemäße Speicher
anordnung anzugeben, bei der eine Speicheranalyse mit Hilfe
einer Abtastung mit Elektronenstrahlen nicht möglich ist.
Diese Aufgabe wird dadurch gelöst, daß die Steuerelektrode
die Speicherelektrode nicht voll überdeckt.
Die bei einer Analyse verwendeten Elektronen-, Röntgen- oder
sonstige Strahlung kann auf diese Weise das Speichergate
unmittelbar erreichen und dessen Ladungszustand ändern.
Dieser Effekt beruht darauf, daß die Elektronen des
Floating-Gates aus der Strahlung Energie aufnehmen, die zur
Initialisierung des Tunneleffektes ausreicht. Die Erfindung
hat somit den Vorteil, daß der Ladungszustand des Speicher
gates durch das Analyseverfahren selbst verändert wird,
und dadurch die ursprüngliche Information nicht mehr er
kennbar ist.
Weiterbildungen der Erfindung ergeben sich aus den Unter
ansprüchen.
Im folgenden wird die Erfindung anhand zweier Ausführungs
beispiele weiter beschrieben.
Fig. 1 und 4 zeigen jeweils eine Ansicht einer Speicher
zelle.
Fig. 2, 3 und 5 zeigen jeweils Querschnitte der Speicher
zellen gemäß Fig. 1 bzw. 4.
Die in den Figuren gezeigten Speicherzellen weisen einen
Drainbereich 1, einen Sourcebereich 2, ein Floating-Gate 3,
(Speichergate) ein Steuergate 4, Siliciumoxidschichten 8
sowie ein p-dotiertes Siliciumsubstrat 7 auf. Außenan
schlüsse sind mit 11 bezeichnet. Die in den Fig. 2, 3 bzw.
5 wiedergegebenen Ansichten stellen Querschnitte entlang
der Linien II/II, III/III bzw. V/V dar. Wie die Figuren
weiter zeigen, weist das Substrat 7 zwei n⁺-dotierte Wannen
9a, 9b auf, welche den Drain- bzw. Source-Bereich 1, 2
bilden. Über einen zwischen beiden liegenden Kanal 10 ist
ein Gateoxid 8 aufgebracht, von welchem ein Floating-Gate 3
aus Polysilicium umgeben ist.
Darüber liegt ein mit einem Anschluß 11 versehenes Steuer
gate 4, welches gemäß Querschnitt II/II im Bereich von
Source 1 und Drain 2 das die Speicherelektrode bildende
Floating-Gate 3 vollkommen überdeckt. Wie die Querschnitte
entlang III/III und V/V zeigen, gibt es jedoch andere
Bereiche, in welchen das Steuergate 4 das Floating-Gate 3
nicht voll überdeckt, d. h. ein Teil liegt unmittelbar unter
einer abschließenden, isolierenden Oxidschicht 8a.
Im ersten Beispiel (Fig. 1, 3) wird dies dadurch erreicht,
daß das Floating-Gate 3 einen zungenförmigen Ansatz 5 auf
weist, welcher aus der Überdeckung durch das Steuergate 4
herausgeführt ist. Floating-Gate 3 und Steuergate 4 sind an
dieser Stelle also nicht überlappt. In dem Beispiel der
Fig. 4 und 5 weist das Steuergate 4 ein Fenster 6 auf,
unter welchem ein Teil des Floating-Gates 3 liegt. Durch
beide beispielhaften Anordnungen ist also gewährleistet,
daß eine auf die Speicherzelle gerichtete Strahlung vom
Steuergate 4 nicht vollkommen abgeschirmt wird, sondern auf
das Floating-Gate 3 einwirken kann.
Um die Speicherzelle im Betrieb vor einer Entladung durch
Streulicht, beispielsweise bei einem Scheibentest, zu
schützen, ist sie mit einer über dem Gateoxid 8 liegenden
Passivierungsschicht 12 versehen, die für normales Licht
undurchlässig ist. Sie kann beispielsweise aus Silicium
nitrid Si2N3 bestehen. Bei einer mißbräuchlichen Entfernung
zur Durchführung einer Speicheruntersuchung sind die frei
liegenden Bereiche des Speichergates der Umladung durch die
Bestrahlung zugänglich.
Eine erfindungsgemäße Speicheranordnung ist aus einer Viel
zahl derartiger Speicherzellen aufgebaut. Die Erfindung um
faßt ferner eine Speicheranordnung, welche nur teilweise
mit Speicherzellen der oben beschriebenen Art bestückt ist.
Claims (4)
1. MOS-Speicheranordnung mit elektrisch programmierbaren
Speicherzellen vom Floating-Gate-Typ, die jeweils über
einem Speichergate (3) ein Steuergate (4) aufweisen, und
bei denen durch Anlegen einer positiven oder negativen
Programmierspannung aufgrund eines Tunneleffektes eine Ent
ladung bzw. Ladung der jeweiligen Speicherzelle erreicht
wird, dadurch gekennzeichnet, daß
zumindest bei einem Teil der Speicherzellen das Speicher
gate (3) nicht voll vom Steuergate (4) abgeschirmt ist.
2. Speicheranordnung nach Anspruch 1, dadurch
gekennzeichnet, daß das Speichergate (3) das
Steuergate (4) wenigstens an einer Stelle (5) überlappt.
3. Speicheranordnung nach einem der Ansprüche 1 oder 2,
dadurch gekennzeichnet, daß das
Steuergate (4) oberhalb des Speichergates (3) ein Fenster
(6) aufweist.
4. Speicheranordnung nach einem der Ansprüche 1 bis 3,
gekennzeichnet durch eine zumindest
partielle lichtundurchlässige Passivierungsschicht (12)
über dem nicht abgedeckten Teil (5) des Speichergates (3).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19843435355 DE3435355A1 (de) | 1984-09-26 | 1984-09-26 | Speicheranordnung mit speicherzellen vom floating-gate-typ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19843435355 DE3435355A1 (de) | 1984-09-26 | 1984-09-26 | Speicheranordnung mit speicherzellen vom floating-gate-typ |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3435355A1 DE3435355A1 (de) | 1986-04-03 |
DE3435355C2 true DE3435355C2 (de) | 1992-09-17 |
Family
ID=6246426
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19843435355 Granted DE3435355A1 (de) | 1984-09-26 | 1984-09-26 | Speicheranordnung mit speicherzellen vom floating-gate-typ |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE3435355A1 (de) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4665426A (en) * | 1985-02-01 | 1987-05-12 | Advanced Micro Devices, Inc. | EPROM with ultraviolet radiation transparent silicon nitride passivation layer |
US5576988A (en) * | 1995-04-27 | 1996-11-19 | National Semiconductor Corporation | Secure non-volatile memory array |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2706205A1 (de) * | 1977-02-14 | 1978-08-17 | Siemens Ag | N-kanal-speicher-fet |
-
1984
- 1984-09-26 DE DE19843435355 patent/DE3435355A1/de active Granted
Also Published As
Publication number | Publication date |
---|---|
DE3435355A1 (de) | 1986-04-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE112004000248B4 (de) | SONOS-Flash-Speichereinrichtungen und Verfahren zum Schützen einer SONOS-Flash-Speichereinrichtung vor UV-induzierter Aufladung | |
EP0169941B1 (de) | Monolithisch integrierte Halbleiterschaltung | |
EP0178512B1 (de) | MOS-Schaltung mit einem E2-PROM | |
DE4440539A1 (de) | Programmierbarer Halbleiterspeicher | |
DE68909350T2 (de) | Hochintegrierte EPROM-Speicheranordnung mit einer quadratischen Gitterorganisation und mit einem verbesserten Kopplungsfaktor. | |
DE2810597A1 (de) | Elektrische bauelementstruktur mit einer mehrschichtigen isolierschicht | |
DE10213812A1 (de) | Leitungsüberführung für einen Halbleiter-Detektor | |
DE69030168T2 (de) | Schaltung zum Einbringen von Identifizierungsinformation auf einer Schaltungsmikroplatte | |
DE102019106603A1 (de) | Struktur und Verfahren zum Verhindern einer Silizid-Verunreinigung während der Herstellung von Mikroprozessoren mit eingebettetem Flash-Speicher | |
DE69830867T2 (de) | Halbleiteranordnung mit einer leitenden Schutzschicht | |
EP1198797B1 (de) | Halbleiterspeicher-chipmodul | |
DE3044983A1 (de) | Integrierte schaltungsanordnung mit transistorelementen | |
DE3809999A1 (de) | Kartenleser-anschlusseinheit fuer ic-karten | |
EP1114460B1 (de) | Halbleiterchip mit oberflächenabdeckung | |
DE69204829T2 (de) | Integrierte Schaltung mit vollständigem Schutz gegen Ultraviolettstrahlen. | |
DE3435355C2 (de) | ||
EP0414316A2 (de) | Integrierte Schaltung | |
DE60028111T2 (de) | Ferroelektrischer Speicher | |
EP0221351B1 (de) | Integrierte Halbleiterschaltung mit einem elektrisch leitenden Flächenelement | |
DE69937629T2 (de) | Datenträger ausgestattet mit datenverarbeitungsmöglichkeiten und laufenden spitzenmuster-unterdrückungsmöglichkeiten | |
WO2004109591A1 (de) | Chipkartenmodul | |
DE2713876A1 (de) | Ladungsgekoppeltes element (ccd) | |
DE68911441T2 (de) | Anordnung mit einer elektronischen Schaltung, montiert auf einem biegsamen Träger, geschützt gegen elektrostatische Entladungen, und biegsame Karte mit dieser Anordnung. | |
DE69821409T2 (de) | Halbleiteranordnung mit Sicherheitsschaltung zum Verhindern illegalen Zugriffs | |
DE19941684B4 (de) | Halbleiterbauelement als Verzögerungselement |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8110 | Request for examination paragraph 44 | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |