DE3341766A1 - Verfahren und vorrichtung zum zeitlichen koordinieren von daten - Google Patents

Verfahren und vorrichtung zum zeitlichen koordinieren von daten

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DE3341766A1 DE19833341766 DE3341766A DE3341766A1 DE 3341766 A1 DE3341766 A1 DE 3341766A1 DE 19833341766 DE19833341766 DE 19833341766 DE 3341766 A DE3341766 A DE 3341766A DE 3341766 A1 DE3341766 A1 DE 3341766A1
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Description

Tektronix, Inc. München, 18. November 1983
Beaverton, Oregon 97077 str-zö 1Λ 436
Verfahren und Vorrichtung zum zeitlichen
Koordinieren von Daten
Die Erfindung betrifft ein Verfahren und eine Vorrichtung zum zeitlichen Koordinieren von Daten, welche mit. einem Testinstrument gewonnen werden mit. entsprechenden Daten, welche durch ein anderes Testinstrument gewonnen sind.
In einer durch einen Mikroprozessor gesteuerten Schaltung führt der Mikroprozessor eine Reihe von in einem Speicher vorgegebenen Befehlen aus. Als Ergebnis der Befehlsausführung durch den Mikroprozessor wird eine Vielzahl von Funktionen durch die anderen in der Schaltung vorhandenen Bauteile ausgeführt. Häufig wird ein Testinstrument, wie beispielsweise ein Emulator, anstelle des Mikroprozessors verwendet, um die Funktion des Mikroprozessors zu emulieren. Der Emulator weist einen Speicher zum Speichern eines Satzes eines Binär-Codes auf, welcher die Befehle gibt, die durch den Mikroprozessor ausgeführt werden. Zusätzlich wird ein weiteres Testinstrument wie beispielsweise ein Logikanalysator verwendet, um die durch die anderen Komponenten in der Schaltung ausgeführten Funktionen zu prüfen und eine Vielzahl von Binär-Daten anzuzeigen, welche für diese Funktionen repräsentativ sind.
Es ist zur Zeit aber keine Vorrichtung bekannt, welche in der Lage ist, einen Satz von Binär-Codes zu gewinnen, welcher reprä- ^O sentativ ist für den Satz von durch den Mikroprozessor ausgeführten Befehlen und die Vielzahl binärer, die genannten Funktionen anzeigender Daten und daneben in der Lage ist, die Sätze von Binär-Codes mit der Vielzahl von Binär-Daten zu deren Analyse und
A·
Ol Interpretation gegenseitig in Beziehung zu setzen und in chronologischer Reihenfolge zeitlich zu koordinieren.
Dementsprechend liegt der vorliegenden Erfindung die Aufgabe zugründe, eine Vorrichtung und ein Verfahren bereitzustellen, mittels derer es möglich ist, von einem Testinstrument gewonnene Daten mit denjenigen eines anderen Testinstrument.es zeitlich zu koordinieren.
Darüber hinaus soll es mittels der vorliegenden Erfindung möglich sein, die durch die bestimmten Testinstrumente gewonnenen, zeitlich koordinierten Daten auf einem Display anzuzeigen.
Die erfindungsgemäße Vorrichtung zur Lösung dieser Aufgabe weist folgende Merkmale auf:
Erste Einrichtungen zum Gewinnen eines ersten Datensatzes;
zweite Einrichtungen zum Gewinnen eines anderen Datensatzes;
Einrichtungen, welche auf die Gewinnung des ersten Datensatzes ansprechen und ein Identifiziersignal erzeugen, wobei ein dem Identifiziersignal entsprechender Identifizierer dem ersten Datensatz und dem zweiten Datensatz zugeordnet ist; und
Einrichtungen, welche mit den genannten ersten und zweiten Einrichtungen zum Aufnehmen des ersten Datensatzes, des zweiten Datensatzes und des diesem entsprechenden Identifizierers verbunden sind, um den zweiten Datensatz mit dem ersten Datensatz unter Verwendung des entsprechenden Identifizierers zeitlich zu koordinieren .
Das erfindungsgemäße Verfahren zur Lösung dieser Aufgabe sieht folgende Schritte vor:
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Gev/innung eines ersten Datensatzes;
Gewinnung eines zweiten Datensatzes;
Markierung eines jeden gewonnenen zweiten Datensatzes mit einem
Ol Identifizierer in Ansprache auf die Gewinnung eines der ersten Datensätze, welcher mit dem Identifizierer markiert wird; und
Anordnung des mit dem Identifizierer markierten zweiten Datensatzes in chronologischer Reihenfolge in bezug auf den ersten Datensatz, welcher ebenfalls mit dem Identifizierer versehen ist.
Gemäß der Erfindung wird also ein Satz von Binär-Codes gewonnen, welcher die Befehle wiedergibt, welche in der üblichen Schaltung mittels eines Mikroprozessors ausgeführt werden. Bei der Gewinnung eines jeden der Binär-Codes wird ein Zählschritt in einem Zähler erzeugt, welcher diese Datengewinnung anzeigt. Die Vielzahl der Binär-Daten wird unabhängig vom Satz der Binär-Codes gewonnen. Der Satz von Binär-Codes und die Vielzahl von Binär-Daten sind jeweils mit einem Zählschritt in der Zähleinrichtung verbunden.
Ein Minicomputer empfängt den gewonnenen Satz von Binär-Codes und die gewonnene Vielzahl binärer Daten einschließlich der entsprechenden Zählschritte. Ein einem Binär-Code entsprechender Zählschritt ist dem gleichen Zählschritt zugeordnet, welcher einer Gruppe von Binär-Daten entspricht. Wird diese Zuordnung durchgeführt, so ist die Gruppe von Binär-Daten, welche die Funktionen anzeigt, die durch die anderen Bauteile in der Schaltung ausgeführt werden, zeitlich koordiniert (auf einem Display) mit den Binär-Codes, welche die Ausführung der entsprechenden Befehle durch den Mikroprozessor anzeigen. Im Ergebnis ist es also möglich, nach Ausführung eines Befehles durch den Mikroprozessor einer Prototyp-Schaltung, einfach auf einem Display die Vorgänge zu bestimmen und zu analysieren, welche zwischen den anderen Bauteilen der Schaltung in Ansprache auf die Ausführung der Befehle seitens des Mikroprozessors stattgefunden haben.
Ol Nachfolgend ist ein Ausführungsbeispiel der Erfindung anhand der Zeichnung im einzelnen beschrieben. Dabei zeigt bzw. zeigen:
Fig. 1 eine erfindungsgemäße Vorrichtung zum zeitlichen Koordinieren von Daten, welche durch ein Testinstrument gewonnen sind, mit den entsprechenden Daten, welche durch ein anderes Testinstrument gewonnen sind;
Fig. 2 den Aufbau des Zustandstasters, welcher ein Bauteil der in Fig. 1 gezeigten Vorrichtung ist;
Fig. 3A-3B schematisch das erfindungsgemäße Verfahren; und
Fig. 4· die Anzeige in einem Display, welches mit der erfindungsgemäßen Vorrichtung verbunden ist.
In Fig. 1 ist eine Vorrichtung dargestellt, mittels derer die mit einem Testinstrument gewonnenen Daten mit denjenigen Daten, welche durch ein anderes Testinstrument gewonnen werden, zeitlich koordiniert werden können. Eine durch einen Mikroprozessor gesteuerte Prototyp-Schaltung 10 würde normalerweise einen Mikroprozessor 1OA und einen damit verbundenen Schaltkreis 1OB verwenden, um gewisse Funktionen unter Steuerung des Mikroprozessors 1OA auszuführen.
Anstelle des Mikroprozessors 1OA kann in der Prototyp-Schaltung 10 auch ein Emulator 12 eingesetzt werden, um die Funktionen des Mikroprozessors 1OA nachzubilden. Der Emulator 12 weist einen Abtaster auf, weLcher in den Sockel einsteckbar ist, in welchem der Mikroprozessor 1OA innerhalb der Prototyp-Schaltung 10 angeordnet ist. Ein typischer Emulator, welcher die Funktionen des in Fig· 1 gezeigten Emulators 12 ausführen kann, ist das von der Firma Tektronix geführte Modell "8540". Der Emulator 12 weist eine Steuerbox 12A, einen Emulatorabschnitt 12B und einen Trigger-Ablauffolge-Analysator 12C auf.
Ol Eine Vielzahl von mit einem Logikanalysator 14 verbundenen Tastern ist mit den Bauteilen im Schaltkreis 1OB der Prototyp-Schaltung 10 verbunden, wobei der Logikanalysator zum Prüfen der durch die Bauteile des Schaltkreises 1OB ausgeführten Funktionen dient. Der Logikanalysator 14 gewinnt eine Vielzahl von Binär-Daten, welche die durch die entsprechenden Bauteile ausgeführten Funktionen anzeigen, und zeigt diese Vielzahl von Binär-Daten auf einem Display (Anzeigen vorrichtung) 14A an. Als Logikanalyscitor 14 ist beispielsweise der Typ Tektronix DAS-9100 verwendbar.
Der zum Emulator 12 gehörende Trigger-Ablauffolge-Analysator 12C ist mit dem Zustandstaster 16 an dessen Ausgangsanschluß verbunden. Ein Ausgangsanschluß des Zustandstasters 16 ist weiterhin mit dem Logikanalysator 14 verbunden. Gemäß Fig. 2 weist der Zustandsanalysator 16 weiterhin einen Zähler 16A auf, welcher mit dem Trigger-Ablauffolge-Analysator 12C über dessen einen Ausgangsanschluß verbunden ist. Der Zähler 16A ist mit einem Ausgangsanschluß mit dem Logikanalysator 14 verbunden. Ein weiterer Ausgangsanschluß des Trigger-Ablauffolge-Analysators 12C ist mit dem Ausgangsanschluß des Zählers 16A verbunden. Ein Ausgangssignal des Zählers 16A weist sieben Bits auf. Ein Ausgangssignal des weiteren Ausgangsanschlusses des Trigger-Ablauffolge-Analysators weist ein Binär-Bit auf. Im Ergebnis wird also das von dem Zustandstaster 16 erzeugte Ausgangssignal sieben Bits aufweisen, welche das Ausgangssignal des Zählers 16A repräsentieren, auf welche ein achtes Bit folgt, welches das Ausgangssignal des weiteren ' Ausgangsanschlusses des Trigger-Ablauffolge-Analysators 12C repräsentiert.
Gemäß Fig. 1 sind sowohl ein Ausgangsanschluß des Emulators 12 als auch ein Ausgangsanschluß des Logikanalysators 14 mit dem Minicomputer 18 verbunden. Als Minicomputer 18 ist beispielsweise das Modell "Tektronix 8560" verwendbar. Der Minicomputer 18 koordiniert einen Satz von Binär-Codes, welcher vom Logikanalysa-
Ol tor 14 erhalten wird mit einer Vielzahl von Binär-Daten, welche vom Emulator 12 erhalten werden, und zeigt die zeitlich koordinierten Daten auf einem mit ihm verbundenen Display 20 an.
Die Funktion der in Fig. 1 gezeigten Vorrichtung wird in Fig. 3A erläutert. In Fig. 3 sind beispielhaft die durch den Emulator 12 gewonnenen Binär-Codes in einer Spalte angeordnet und die durch den Logikanalysator gewonnenen Binär-Daten in einer zweiten Spalte. Die Binär-Codes weisen einen Code "DATA 0" und einen Code "DATA 4" auf. Mit dem Code "DATA 0" ist ein Zählschritt verbunden, welcher durch "COUNT 1" symbolisiert ist. Mit dem Code "DATA 4" ist ein Zählschritt verbunden, welcher durch "COUNT 2" symbolisiert ist. Die durch den Logikanalysator 14- gewonnenen Binär-Daten sind durch "DATA 1", "DATA 2", "DATA 3" und "DATA 5" symbolisiert. Mit diesen Daten sind Zählschritte verbunden, welche durch "COUNT 1", "COUNT 1", "COUNT 1" bzw. "COUNT 2" angezeigt sind. Mittels der vorliegenden Erfindung werden die durch den Emulator 12 gewonnenen Binär-Codes mit den Binär-Daten zeitlich koordiniert, indem die jeweils verbundenen Zählschritte verwendet werden. Ist die zeitliche Koordination abgeschlossen, so erscheint auf dem Bildschirm 20 eine Anzeige entsprechend Fig. 3B. Gemäß Fig. 3B v/erden unter Verwendung der Zählschritte, insbesondere des Zählschrittes "COUNT 1", die durch "DATA 1", "DATA 2" und "DATA 3" angezeigten Binär-Daten in chronologischer Reihenfolge mit dem durch "DATA $" angezeigten Code zeitlich koordiniert. Entsprechend werden unter Verwendung des "COUNT 2" die durch "DATA 5" angezeigten Binär-Daten in chronologischer Reihenfolge mit dem Binär-Cude "DATA 4" koordiniert. Die auf dem Bildschirm 20 wiedergegebene Anzeige wird in Fig. 4 erläutert. Die Fig. 4 entspricht im Format Fig. 3.
Der Betrieb, der in den Fig. 1 und 2 gezeigten Vorrichtung, dessen Ergebnis in den Fig. 3B und 4 dargestellt ist, wird nachfolgend näher erläutert.
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Ol Der Mikroprozessor 1OA wird aus dem Prototyp-Schaltkreis 10 entfernt, und der mit dem Emulator 12 vorgesehene Abtaster wird entsprechend eingeschoben. Ein mit dem Logikanalysator 14 verbundener Abtaster wird mit den Bauteilen des zugehörigen Schaltkreises 1OB im Prototyp-Schaltkreis 10 verbunden. Der Emulator 12 beginnt einen Satz von Befehlen auszuführen, welche in ihm gespeichert sind und den Befehlen entsprechen, welche sonst vom Mikroprozessor 1OA ausgeführt -werden, welcher in dem Prototyp-Schaltkreis 10 vorgesehen ist. Wenn jeder Befehl durch den Emulator-Abschnitt 12B des Emulators 12 ausgeführt ist, wird durch ihn ein Binär-Code gewonnen und im Speicher gespeichert. Gleichzeitig damit erzeugt der mit dem Emulator 12 verbundene Trigger-Ablauffolge-Analysator 12C an seinem Ausgang einen Puls, um den mit dem Zustandsabtaster 16 verbundenen Zähler 16A um ein Inkrement zu erhöhen. Der Zähler 16A erzeugt ein Ausgangssignal, welches seinen Zählzustand anzeigt. Gewinnt also der Logikanalysator 14 Binär-Daten aus den im Schaltkreis 1OB in der Prototyp-Schaltung 10 vorgesehenen Bauteilen, so sind die Binär-Daten mit einem Zählwert des Zählers 16A versehen und werden im Logikanalysator 14 gespeichert. Ist der Befehl durch den Emulator 12 vollständig ausgeführt, wird ein Trigger-Puls am weiteren Ausgangsanschluß (12Cl) des Trigger-Ablauffolge-Analysators 12C erzeugt. Dieser Trigger-Puls wird vom Logikanalysator 14- empfangen und verhindert, daß der Logikanalysator 14 weiterhin Binär-Daten von den Bauteilen des Schaltkreises 1OB gewinnt.
Wird ein weiterer Befehl durch den Emulator 12 ausgeführt, so wird ein anderer Binär-Code darin gewonnen und gespeichert.
Gleichzeitig damit wird ein anderer Ausgangspuls durch den Trigger-Ablauffolge-Analysator 12C an dessen Ausgang erzeugt, um
den Zähler 16A um ein InkremenT zu erhöhen. Der Zähler 16A erzeugt dann ein weiteres Ausgangssignal, welches den weiteren Zählschritt anzeigt und welches vom Logikanalysator 14 empfangen wird- Beginnt also der Logikanalysator 14- wiederum, binäre Daten von den Bauteilen des zugehörigen Schaltkreises 1OB zu gewinnen, so wird der erhöhte Zählwert den wiedergewonnenen Binär-Daten zugeordnet. Die wiedergewonnenen Binär-Daten und der ihnen zugeordnete erhöhte Zählwert werden im Logikanalysator 14- gespeichert. Hat der Emulator 12 den weiteren Befehl vollständig ausgeführt, so wird durch den Trigger-Ablauffolge-Analysator 12C wiederum ein Trigger-Puls an seinem Ausgang erzeugt, um den Logikanalysator 14 daran zu hindern, weiterhin Binär-Daten von den Bauteilen des Schaltkreises 1OB zu gewinnen.
Ist der Satz von Binär-Codes und entsprechender Zählwerte vollständig vom Emulator 12 gewonnen und darin gespeichert und ist die Vielzahl von Binär-Daten und entsprechender Zählwerte vollständig vom Logikanalysator 14 gewonnen und darin gespeichert, so werden der Satz von Binär-Codes, die Vielzahl von Binär-Daten und die jeweils entsprechenden Zählwerte dem Minicomputer 18 übertragen. Gemäß einem darin gespeicherten Programm koordiniert der Minicomputer 18 in chronologischer Reihenfolge die vom Logikanalysator 14 gewonnenen Binär-Daten mit den vom Emulator 12 gewonnenen Binär-Codes, wobei die jeweils entsprechenden Zählwerte Verwendung finden. Beispielsweise benutzt der Minicomputer 18 gemäß Fig. 3A die betreffenden Zählwerte und koordiniert der Zeit nach die Daten "DATA 5", welche den durch den Logikanalysator 14 gewonnenen Binär-Daten entsprechen, mit den "DATA 4", welche den vom Emulator 12 gewonnenen Binär-Codes zugeordnet sind. Weiterhin koordiniert der Minicomputer 18 die Daten "DATA 1", "DATA 2" und "DATA 3", welche zu den vom Logikanalysator 14 gewonnenen Binär-Daten gehören, mit den Daten "DATA J#", welche zu den vom Emulator 12 gewonnenen Binär-Codes gehören. Aufgrund dieser zeit-
Ol lichen Koordinierung erzeugt der Minicomputer 18 ein Ausgangssignal, welches am Bildschirm 20 empfangen wird, welcher eine Anzeige erzeugt, deren Format dem in Fig. 3B gezeigten entspricht. Es ist darauf hinzuweisen, daß die "DATA 1", "DATA 2" und "DATA 3" zeitlich in chronologischer Reihenfolge mit den "DATA 0" koordiniert sind und daß die "DATA 5" zeitlich mit den "DATA 4" koordiniert sind. Das auf dem Bildschirm 20 erzeugte Display ist ähnlich dem in Fig. 4 gezeigten.
Nachfolgend ist die digitale Schaltungsanordnung mit Funktionsangabe (DDL) zur Durchführung der erfindungsgemäßen Zeitkoordination mittels des Minicomputers 18 beschrieben.
Die digitale Schaltungsanordnung mit Funktionsangabe (DDL) ermöglicht dem Benutzer im wesentlichen zweierlei. Zunächst ermöglicht sie, daß der Logikanalysator 14 und der Minicomputer 18 (Tektronix Typ 8560) miteinander kommunizieren. Diese Kommunikation ermöglicht den Datenaustausch zwischen dem Logikanalysator 14 und dem Minicomputer 18 und die Übertragung von Befehlen vom Minicomputer 18 auf den Logikanalysator 14. Diese Verbindung ist insbesondere deshalb vorteilhaft, weil der Minicomputer 18 einen Massenspeicher (Plattenspeicher) aufweist, in welchem Daten, Initialisierungen und Steuerdaten des Logikanalysators 14 speicherbar sind. Auch ist der Minicomputer 18 in der Lage, vom Logikanalysator 14 erhaltene Dateien zu verarbeiten.
Die zweite Hauptaufgabe der DDL ist es, bei der Fehlersuche die Emulationsfunktionen und die Trigger-Ablauffolgefunktionen des Minicomputers sowie die Funktionen des Logikanalysators zusammenzuführen. Die Emulation ermöglicht eine Veranschaulichung der Operationen des Prototyps in dem Sinne, daß einzelne Operationen des Prototyp-Prozessors beobachtbar und steuerbar sind (siehe Fig. 1). Wird jedoch nur ein Emulator benutzt, so werden über die Operationen im Bereich des Prototyps, welche elektrisch vom Mikroprozessor
Ol isoliert, sind ("zugeordnete Schaltungen" in Fig. 1) oder welche zwischen den Bus-Systemen erfolgen, nur geringe Kenntnisse verlangen. Informationen über diese Operationen können aber mittels eines Logikanalysators gewonnen werden.
Ein Problem bei der Beobachtung/Steuerung eines Prototyps mit sowohl einem Emulator/Trigger-Ablauffolge-Analysator und einem L )gikanalysator besteht darin, daß die vom Emulator/Trigger-Ab-L-uffolge-Analysator und vom Logikanalysator erhaltenen Daten iiicht zeitlich koordiniert sind. Es ist also häufig unklar, welche auf dem Display des Logikanalysators angezeigten Ereignisse bestimmten Ereignissen entsprechen, welche auf der Emulator-Steuerung angezeigt sind. Die DDL löst dieses Problem derart, daß dem Logikanalysator ein Zeit-Referenzsignal zugefügt wird, welches bei "!'-der seiner Datengewinnungen ausgelesen wird. Dieses Zeit-Referenzsignal wird dann nachfolgend entsprechender Zeit-Kcordinierungs-Software zugrundegelegr.
i'ind die Datengewinnungen seitens des Emulaiors/Trigger-AbJauffolgo-Analysators (TTA) und des Logikanalysators abgeschlossen, so werden die Daten eines jeden der Systeme in den Minicomputer 18 eingegeben, wo sie zeitlich koordiniert und nachfolgend auf dem Display angezeigt werden.
Die erste Aufgabe der digitalen Schaltungsanordnung mit Funktionsangabe (DDLK nämlich die Verbindung zwischen dem Logikanalysator und dem Minicomputer, wird mittels einer permanent im Hauptspeicher verfügbaren Software und dem RS-232-Kabel gelöst, weiches den Logikanalysator und den Minicomputer verbindet. Die zeitliche Koordinierung erfolgt mittels der oben erwähnien Software und dem RS-232-Kabel sov/ie einem Zustandstaster für den Logikanalysator.
Gemäß Fig. 1 weist die Schaltungsanordnung einen Emulator mit Trigger-Ablauffolge-Analysator (Tektronix Typ 8540) auf sowie einen Minicomputer (Tektronix Typ 8560), einen Logikanalysator, einen
BAD
Ol Zustandstaster, ein RS-232-Kabel und ein Terminal (CTB 500). Per Zustandstaster liefert ein gemeinsames Zeit-Referenzsignal für den Logikanalysator und den Trigger-Ablauffolge-Analysator, und das RS-232-Kabel verbindet, den Logikanalysator und den Minicomputer. Die zum Betrieb der digitalen Schallungsanordnung (DDL) erforderliche Software ist ha uptsäch 1 ich im Minicomputer verfügbar. Die entsprechende Software steuert den Datenaustausch zwischen dem Logikanalysator und dem Minicomputer und leistet die zeitliche Koordinierung der Logikanalysator/Trigger-Ablauffolge-Analysator-Daten. Auch erzeugt sie ein entsprechendes Display.
Die digitale Schaltungsanordnung (DDL) wird typischerweise für die Fehlersuche bei einzelnen oder einer Vielzahl von Prozessor-Prototypen eingesetzt, bei welchen ein Prozessor emuliert wird und andere, nichtsynchrone Aktivitäten beobachtbar sein sollen. Die "anderen, nichtsynchronen Aktivitäten" kennten in einem anderen Prozessor der Schaltung oder auch woanders erfolgen.
Bei der Verwendung der digitalen Schaltungsanordnung DDL verbindet der Benutzer den Emulator wunschgemäß, verbindet die Logikanalysator-Tastleitungen mit den gewünschten Punkten, stellt den Trigger-Ablauffolge-Analysator (TTA) und den Logikanalysator entsprechend ein und gibt sodann das Signal "Start" in das Terminal des Minicomputers ein. Wird seitens des TTA ein Haltepunktereignis ermittelt, so wird der Emulator gestoppt, und der TTA (Trigger-Ablauffolge-Analysator) übermittelt dem Logikanalysator ein Signal, welches dessen Datengewinnung stoppt. Der Benutzer gibt sodann den "duplod"-Befehl, um die Daten des Logikanalysators und des TTA im Minicomputer einzuspeichern. Nach der Speicherung gibt der Benutzer den "ddisp"-Befehl. Hierauf erscheinen die zeitlich koordinierten Daten des Logikanalysators und des TTA auf dem Terminal des Minicomputers.
Gemäß Fig. L, sind dabei die Logikanalysator-Daten mit den Daten des Trigger-Ablauffolge-Ana lysators derart angeordnet, daß die Daten in chronologischer Reihenfolge erscheinen. Im gezeigten Beispiel
SAD ORIGINAL
u -
Ol er folgte die Datengewinnung 1 (ACQ) zeitlich vor der Datengewinnung (SEQ) 8 des Logikanalysator. Datengewinnungen des Logikanalysators, welche auf dem Display unter SEQ mit einer bestimmten Nummer versehen sind, entsprechen solchen Datengewinnungen, welche auf dem Logikanalysatorfeld mit der gleichen Nummer unter SEQ versehen sind. Nachdem der Benutzer ein ihn interessierendes Ereignis auf dem Terminal erkannt und dessen SEQ-Nummer notiert hat, bewegt er den Logikanalysator-Cursor zum entsprechenden Punkt im Logikanalysator-Display. Die Verschiebung des Cursors erfolgt entweder über das Logikanalysator-Tastfeld oder das Terminal des Minicomputers.
Die Hardware der digitalen Schaltungsanordnung rrit Funktionsangabe weist also insbesondere auch einen Zustandstaster 16 auf '.Fig. 1). Der Zustandstaster verbindet den TTA (Trigger-Ablauffolge-Analysator) und den Logikanalysator. An einem Ende des Zustandstasters sind drei BNC-Stecker vorgesehen, welche mit entsprechenden Steckern am Trigger-Ablauffolge-Analysator verbunden
sind.
20
Der Zustandstaster übermittelt dem Logikanalysator 8 Bit, von denen 7 das Ausgangssignal eines Gray-Code-Zählers enthalten, der im Zustandstaster vorgesehen ist. Die Zählung wird jeweils um ein I.nkrement erhöht mittels eines Pulses, der vom Trigger-Ablauffolge-Analysator (TTA) jedes Mal dann abgegeben wird, wenn er eine Datengewinnung ausführt. Die Zähldaten werden vom Logikanalysai or jedes Mal dann gelesen, wenn er Daten gewinnt, wobei sie später durch den Minicompuier mittels geeigneter Software dazu verwendet v/erden, die Daten des Emulators (TTA) zeitlich zu koordinieren.
Das verbleibende Bit (Bit 7) wird zum triggern des Logikanalysators verwendet. Erfolgt im Trigger-Ablauffolge-Analysator ein Halte-Ereignis, so wird ein entsprechender Puls an dessen Ausgang erzeugt. Dieser Puls wird auf eine Länge von etwa 1 Sekunde mittels des Zustandstasters gedehnt und sodann in den Logikanalysator eingegeben.
BAD ORIGINAL

Claims (1)

  1. STRASSE & STOFFRBGBN
    Patentanwälte · European Patent Attorneys
    Dipl.-Ing:. Joachim Strasse. München · Dlpl.-Phys. Dr. Hans-Herbert Stoffregen, Hanau Zweibrückenstraße IS · D-SOOO München 2 (Gegenüber dem Patentamt) . Telefon (089) 22 25 96 . Telex S 22 054
    Tektronix, Inc. München, 18. November 1983
    Beaverton, Oregon 97077 str-zö 14 436
    Verfahren und Vorrichtung zum zeitlichen
    Koordinieren von Daten
    Patentansprüche 10
    Vorrichtung für die zeitliche Koordinierung eines Datensatzes mit einem anderen Datensatz,
    gekennzeichnet durch folgende Merkmale:
    Erste Einrichtungen (12) zum Gewinnen eines ersten Datensatzes; zweite Einrichtungen (14) zum Gewinnen eines zweiten Datensatzes;
    Einrichtungen (12C), welche auf die Gewinnung des ersten Datensatzes ansprechen und ein Identifiziersignal erzeugen, wobei ein dem Identifiziersignal entsprechender Identifizierer dem ersten Datensatz und dem zweiten Datensatz zugeordnet ist; und
    Einrichtungen (18), welche mit den genannten ersten und zweiten Einrichtungen (12,14) zum Aufnehmen des ersten Datensatzes, des zweiten Datensatzes und des diesem entsprechenden Identifizierers verbunden sind, um den zweiten Datensatz mit dem ersten Datensatz unter Verwendung des entsprechenden Identifizierers zeitlich zu koordinieren.
    Ol 2. Verfahren zum zeitlichen Koordinieren eines ersten Datensatzes mit einem zweiten Datensatz,
    gekennzeichnet durch
    folgende Schritte:
    Gewinnung eines ersten Datensatzes;
    Gewinnung eines zweiten Datensatzes;
    Markierung eines jeden gewonnenen zweiten Datensatzes mit einem Identifizierer in Ansprache auf die Gewinnung eines der ersten Datensätze, welcher mit dem Identifizierer markiert wird; und
    Anordnung des mit dem Identifizierer markierten zweiten Datensatzes in chronologischer Reihenfolge in bezug auf den ersten Datensatz, welcher ebenfalls mit dem Identifizierer versehen ist.
    BAD ORIGINAL
DE3341766A 1982-11-19 1983-11-18 Verfahren und Vorrichtung zur Identifikation von Daten Expired DE3341766C2 (de)

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